JPH10308497A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10308497A JPH10308497A JP9117793A JP11779397A JPH10308497A JP H10308497 A JPH10308497 A JP H10308497A JP 9117793 A JP9117793 A JP 9117793A JP 11779397 A JP11779397 A JP 11779397A JP H10308497 A JPH10308497 A JP H10308497A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】
【課題】 同一チップ上にメモリデバイスとロジックデ
バイスが混載された半導体装置を提供することを目的と
する。 【解決手段】 半導体基板１の第１の素子領域Ｃ，Ｄと
第２の素子領域Ａ，Ｂが、分離領域５１によって互いに
離されて形成されている。分離領域５１の上にフローテ
ィングの導電膜５０が設けられている。
バイスが混載された半導体装置を提供することを目的と
する。 【解決手段】 半導体基板１の第１の素子領域Ｃ，Ｄと
第２の素子領域Ａ，Ｂが、分離領域５１によって互いに
離されて形成されている。分離領域５１の上にフローテ
ィングの導電膜５０が設けられている。
Description
【０００１】
【発明の属する技術分野】この発明は、一般に半導体装
置に関するものであり、より特定的には、１チップ内に
メモリデバイスとロジックデバイスの混載された半導体
装置に関する。この発明は、また、そのような半導体装
置の製造方法に関する。
置に関するものであり、より特定的には、１チップ内に
メモリデバイスとロジックデバイスの混載された半導体
装置に関する。この発明は、また、そのような半導体装
置の製造方法に関する。
【０００２】
【従来の技術】図２６を参照して、従来は、ロジックデ
バイスとメモリデバイスは、別個のチップ上に形成さ
れ、それが１つのボードに置かれていた。しかし、メモ
リデバイスとロジックデバイスを別チップに構成する構
造では、高速性を保持することが困難であった。そこ
で、最近は、図２７に示すような、メモリデバイスとロ
ジックデバイスが１つのチップ上に混載されたデバイス
である、いわゆるｅＲＡＭ（embeded Random Acces Mem
ory ）が提案されている。
バイスとメモリデバイスは、別個のチップ上に形成さ
れ、それが１つのボードに置かれていた。しかし、メモ
リデバイスとロジックデバイスを別チップに構成する構
造では、高速性を保持することが困難であった。そこ
で、最近は、図２７に示すような、メモリデバイスとロ
ジックデバイスが１つのチップ上に混載されたデバイス
である、いわゆるｅＲＡＭ（embeded Random Acces Mem
ory ）が提案されている。
【０００３】このようなｅＲＡＭデバイスにおいては、
ロジックデバイスのトランジスタの駆動能力の向上が必
須の課題になっている。トランジスタの駆動能力を向上
させるには、トランジスタのゲート酸化膜の薄膜化が最
も有効な手段である。一方、メモリデバイス、特にＤＲ
ＡＭデバイスにおいては、ゲート酸化膜の薄膜化はＤＲ
ＡＭ固有の問題（電源電圧が高いので、昇電圧レベルを
高くしないと、動かないという問題）を引起こす。した
がって、双方のトランジスタのゲート酸化膜を同時に薄
くすることには限度がある。
ロジックデバイスのトランジスタの駆動能力の向上が必
須の課題になっている。トランジスタの駆動能力を向上
させるには、トランジスタのゲート酸化膜の薄膜化が最
も有効な手段である。一方、メモリデバイス、特にＤＲ
ＡＭデバイスにおいては、ゲート酸化膜の薄膜化はＤＲ
ＡＭ固有の問題（電源電圧が高いので、昇電圧レベルを
高くしないと、動かないという問題）を引起こす。した
がって、双方のトランジスタのゲート酸化膜を同時に薄
くすることには限度がある。
【０００４】そこで、メモリデバイスのロジックデバイ
スのそれぞれのゲート酸化膜の作り分けが考えられる。
従来の技術で考えられる作り分けの方法を、図を用いて
説明する。
スのそれぞれのゲート酸化膜の作り分けが考えられる。
従来の技術で考えられる作り分けの方法を、図を用いて
説明する。
【０００５】図２８を参照して、シリコン基板１を準備
する。ＤＲＡＭデバイスとロジックデバイスの混載デバ
イスの場合、トランジスタの種類は５種類あり、それぞ
れ、Ａ、Ｂ、Ｃ、Ｄ、Ｅの部分に形成される。Ａに形成
されるトランジスタはロジック系ＮＭＯＳトランジス
タ、Ｂに形成されるトランジスタはロジック系ＰＭＯＳ
トランジスタ、Ｃに形成されるトランジスタはＤＲＡＭ
セルトランジスタ、Ｄに形成されるトランジスタはＤＲ
ＡＭアレイ系ＮＭＯＳトランジスタ、Ｅに形成されるト
ランジスタはＤＲＡＭアレイ系ＰＭＯＳトランジスタで
ある。図中、Ｚは、ｅＲＡＭデバイスの境界部、すなわ
ちメモリデバイスとロジックデバイスの境界部を表わし
ている。
する。ＤＲＡＭデバイスとロジックデバイスの混載デバ
イスの場合、トランジスタの種類は５種類あり、それぞ
れ、Ａ、Ｂ、Ｃ、Ｄ、Ｅの部分に形成される。Ａに形成
されるトランジスタはロジック系ＮＭＯＳトランジス
タ、Ｂに形成されるトランジスタはロジック系ＰＭＯＳ
トランジスタ、Ｃに形成されるトランジスタはＤＲＡＭ
セルトランジスタ、Ｄに形成されるトランジスタはＤＲ
ＡＭアレイ系ＮＭＯＳトランジスタ、Ｅに形成されるト
ランジスタはＤＲＡＭアレイ系ＰＭＯＳトランジスタで
ある。図中、Ｚは、ｅＲＡＭデバイスの境界部、すなわ
ちメモリデバイスとロジックデバイスの境界部を表わし
ている。
【０００６】図２９を参照して、シリコン基板１の主表
面中に、ＬＯＣＯＳ法により分離酸化膜２を形成する。
次に、必要に応じて、ウェルを形成（図示せず）した
後、ゲート酸化膜３を形成する。
面中に、ＬＯＣＯＳ法により分離酸化膜２を形成する。
次に、必要に応じて、ウェルを形成（図示せず）した
後、ゲート酸化膜３を形成する。
【０００７】図３０を参照して、ゲート酸化膜を薄くし
たい部分（つまり、駆動能力が要求されるロジック系ト
ランジスタＡ，Ｂに相当する部分）以外の部分に、レジ
ストパターン４を形成する。
たい部分（つまり、駆動能力が要求されるロジック系ト
ランジスタＡ，Ｂに相当する部分）以外の部分に、レジ
ストパターン４を形成する。
【０００８】図３０と図３１を参照して、レジストパタ
ーン４をマスクにして、Ａ，Ｂ部分のゲート酸化膜３を
除去し、シリコン基板の表面１１を露出させる。その
後、レジストパターン４を除去する。
ーン４をマスクにして、Ａ，Ｂ部分のゲート酸化膜３を
除去し、シリコン基板の表面１１を露出させる。その
後、レジストパターン４を除去する。
【０００９】図３２を参照して、シリコン基板１の表面
を酸化し、再度通常のゲート酸化膜を形成する。このと
き、ゲート酸化膜３１の膜厚は、ゲート酸化膜３２の膜
厚よりも厚くなる。すなわち、トランジスタＡ，Ｂ部分
のゲート酸化膜３２とトランジスタＣ，Ｄ，Ｅのゲート
酸化膜３１の膜厚が異なることになり、駆動能力が要求
されるトランジスタＡ，Ｂ部分のゲート酸化膜３２が、
トランジスタＣ，Ｄ，Ｅのゲート酸化膜３１に比べて薄
くなる。
を酸化し、再度通常のゲート酸化膜を形成する。このと
き、ゲート酸化膜３１の膜厚は、ゲート酸化膜３２の膜
厚よりも厚くなる。すなわち、トランジスタＡ，Ｂ部分
のゲート酸化膜３２とトランジスタＣ，Ｄ，Ｅのゲート
酸化膜３１の膜厚が異なることになり、駆動能力が要求
されるトランジスタＡ，Ｂ部分のゲート酸化膜３２が、
トランジスタＣ，Ｄ，Ｅのゲート酸化膜３１に比べて薄
くなる。
【００１０】図３３を参照して、トランジスタのゲート
電極膜５をシリコン基板１の表面全面に形成する。
電極膜５をシリコン基板１の表面全面に形成する。
【００１１】図３４を参照して、ゲート電極膜５の上
に、酸化膜６を形成する。図３５を参照して、ゲート電
極を形成したい部分に、レジストパターン１３１，１３
２を形成する。
に、酸化膜６を形成する。図３５を参照して、ゲート電
極を形成したい部分に、レジストパターン１３１，１３
２を形成する。
【００１２】図３５と３６を参照して、レジストパター
ン１３１，１３２をマスクにして、酸化膜６をエッチン
グする。その後、レジストパターン１３１，１３２を除
去する。
ン１３１，１３２をマスクにして、酸化膜６をエッチン
グする。その後、レジストパターン１３１，１３２を除
去する。
【００１３】図３６を参照して、得られた酸化膜のパタ
ーン６１１，９１１を参照して、ゲート電極５を選択的
にエッチングし、ゲート電極５１１，８１１を形成す
る。
ーン６１１，９１１を参照して、ゲート電極５を選択的
にエッチングし、ゲート電極５１１，８１１を形成す
る。
【００１４】図３７を参照して、シリコン基板１の表面
全面に層間絶縁膜１４を形成する。層間絶縁膜１４中
に、コンタクトホールを形成し、配線層１５を形成する
と、ｅＲＡＭが得られる。
全面に層間絶縁膜１４を形成する。層間絶縁膜１４中
に、コンタクトホールを形成し、配線層１５を形成する
と、ｅＲＡＭが得られる。
【００１５】
【発明が解決しようとする課題】ゲート酸化膜の作り分
けには、以上の方法が考えられる。しかしながら、この
方法では、次のような問題点がある。
けには、以上の方法が考えられる。しかしながら、この
方法では、次のような問題点がある。
【００１６】すなわち、図３０を参照して、ゲート酸化
膜３１の上に、直接、レジストパターン４が形成されて
いる。したがって、ゲート酸化膜３１がレジストパター
ン４中に含まれる各種の不純物（特に、金属不純物）に
接するため、ゲート酸化膜３１中に金属不純物が注入さ
れ、ゲート酸化膜３１の信頼性に影響を及ぼすという問
題点が考えられる。
膜３１の上に、直接、レジストパターン４が形成されて
いる。したがって、ゲート酸化膜３１がレジストパター
ン４中に含まれる各種の不純物（特に、金属不純物）に
接するため、ゲート酸化膜３１中に金属不純物が注入さ
れ、ゲート酸化膜３１の信頼性に影響を及ぼすという問
題点が考えられる。
【００１７】それゆえに、この発明の目的は、半導体基
板上に２種類以上のＭＯＳ構造を有する半導体装置を提
供することにある。
板上に２種類以上のＭＯＳ構造を有する半導体装置を提
供することにある。
【００１８】この発明の他の目的は、１チップ内にメモ
リデバイスとロジックデバイスの混載されたｅＲＡＭデ
バイスを提供することにある。
リデバイスとロジックデバイスの混載されたｅＲＡＭデ
バイスを提供することにある。
【００１９】この発明のさらに他の目的は、ｅＲＡＭデ
バイスにおいて、ロジックデバイスのトランジスタ駆動
能力を高めることにある。
バイスにおいて、ロジックデバイスのトランジスタ駆動
能力を高めることにある。
【００２０】この発明のさらに他の目的は、ゲート酸化
膜の信頼性が高められたｅＲＡＭデバイスを提供するこ
とにある。
膜の信頼性が高められたｅＲＡＭデバイスを提供するこ
とにある。
【００２１】この発明のさらに他の目的は、そのような
半導体装置の製造方法を提供することにある。
半導体装置の製造方法を提供することにある。
【００２２】
【課題を解決するための手段】請求項１に記載の半導体
装置は、半導体基板を備える。上記半導体基板の上に第
１の素子領域と第２の素子領域が互いに離されて形成さ
れている。上記半導体基板の上に、上記第１の素子領域
と上記第２の素子領域を分離する分離領域が設けられて
いる。上記第１の素子領域に、第１のゲート電極および
第１のゲート絶縁膜を有する第１のＭＯＳ構造が設けら
れている。上記第２の素子領域に、第２のゲート電極お
よび第２のゲート絶縁膜を有する第２のＭＯＳ構造が設
けられている。上記分離領域上に、導電膜が設けられて
いる。
装置は、半導体基板を備える。上記半導体基板の上に第
１の素子領域と第２の素子領域が互いに離されて形成さ
れている。上記半導体基板の上に、上記第１の素子領域
と上記第２の素子領域を分離する分離領域が設けられて
いる。上記第１の素子領域に、第１のゲート電極および
第１のゲート絶縁膜を有する第１のＭＯＳ構造が設けら
れている。上記第２の素子領域に、第２のゲート電極お
よび第２のゲート絶縁膜を有する第２のＭＯＳ構造が設
けられている。上記分離領域上に、導電膜が設けられて
いる。
【００２３】請求項２に係る半導体装置によれば、上記
第１のゲート絶縁膜の膜厚と上記第２のゲート絶縁膜の
膜厚は異なっている。
第１のゲート絶縁膜の膜厚と上記第２のゲート絶縁膜の
膜厚は異なっている。
【００２４】請求項３に係る半導体装置によれば、上記
第１の素子領域はメモリデバイス領域を含み、上記第２
の素子領域はロジックデバイス領域を含む。
第１の素子領域はメモリデバイス領域を含み、上記第２
の素子領域はロジックデバイス領域を含む。
【００２５】請求項４に係る半導体装置によれば、上記
導電膜は、上記メモリデバイス領域を取囲むように設け
られている。
導電膜は、上記メモリデバイス領域を取囲むように設け
られている。
【００２６】請求項５に係る半導体装置によれば、上記
導電膜は、上記第１のゲート電極と同一成分で形成され
た第１の導電膜と、上記第２のゲート電極と同一成分で
形成された第２の導電膜とを含み、上記第２の導電膜
は、該第２の導電膜の一部が上記第１の導電膜の上に重
なるように設けられている。
導電膜は、上記第１のゲート電極と同一成分で形成され
た第１の導電膜と、上記第２のゲート電極と同一成分で
形成された第２の導電膜とを含み、上記第２の導電膜
は、該第２の導電膜の一部が上記第１の導電膜の上に重
なるように設けられている。
【００２７】請求項６に係る半導体装置によれば、上記
分離領域はＳｉＯ2 膜で形成されている。
分離領域はＳｉＯ2 膜で形成されている。
【００２８】請求項７に係る半導体装置によれば、上記
記第１の導電膜は、上記第１の導電膜の上に設けられ
た、該第１の導電膜と同じ幅を有する、第１の絶縁膜を
含み、上記第２の導電膜は、該第２の導電膜の上に設け
られた、該第２の導電膜と同じ幅を有する、第２の絶縁
膜を含んでいる。
記第１の導電膜は、上記第１の導電膜の上に設けられ
た、該第１の導電膜と同じ幅を有する、第１の絶縁膜を
含み、上記第２の導電膜は、該第２の導電膜の上に設け
られた、該第２の導電膜と同じ幅を有する、第２の絶縁
膜を含んでいる。
【００２９】請求項８に係る半導体装置によれば、上記
第２の導電膜の上記一部と上記第１の導電膜は、耐酸化
膜を介在させて、重なっている。
第２の導電膜の上記一部と上記第１の導電膜は、耐酸化
膜を介在させて、重なっている。
【００３０】請求項９に係る半導体装置によれば、上記
第２の導電膜の側壁にはサイドウォールスペーサが設け
られている。
第２の導電膜の側壁にはサイドウォールスペーサが設け
られている。
【００３１】請求項１０に係る半導体装置の製造方法に
おいては、まず、半導体基板の上に第１の素子領域と第
２の素子領域を分離する分離領域を形成する（第１工
程）。上記第１の素子領域および上記第２の素子領域の
上に第１のゲート絶縁膜を形成する（第２工程）。上記
半導体基板の表面全面に、導電膜を形成し、さらに該導
電膜の上に耐酸化膜を形成する（第３工程）。上記導電
膜および上記耐酸化膜を選択的にエッチングすることに
より、パターニングし、それによって、その端部が上記
分離領域の上に乗り上がる、第１の導電膜と耐酸化膜を
有する、第１のＭＯＳ構造の第１のゲート電極になる前
の第１の先駆体膜を上記第１の素子領域の上に形成する
と同時に、上記第２の素子領域の表面を露出させる（第
４工程）。露出した上記第２の素子領域の表面を酸化し
て第２のゲート絶縁膜を形成する（第５工程）。上記第
２の素子領域の上に、上記分離絶縁膜の上に形成された
上記第１の先駆体膜の上記端部に、その端部が乗り上が
るように、第２のＭＯＳ構造の第２のゲート電極になる
前の第２の先駆体膜を形成する（第６工程）。上記第１
の素子領域に第１のＭＯＳ構造の第１のゲート電極が残
り、上記第２の素子領域に第２のＭＯＳ構造の第２のゲ
ート電極が残り、上記分離領域の上に、上記第１の先駆
体膜の上記端部と上記第２の先駆体膜の上記端部とが重
なって形成された導電膜が残るように、上記第１の先駆
体膜および上記第２の先駆体膜をパターニングする（第
７工程）。
おいては、まず、半導体基板の上に第１の素子領域と第
２の素子領域を分離する分離領域を形成する（第１工
程）。上記第１の素子領域および上記第２の素子領域の
上に第１のゲート絶縁膜を形成する（第２工程）。上記
半導体基板の表面全面に、導電膜を形成し、さらに該導
電膜の上に耐酸化膜を形成する（第３工程）。上記導電
膜および上記耐酸化膜を選択的にエッチングすることに
より、パターニングし、それによって、その端部が上記
分離領域の上に乗り上がる、第１の導電膜と耐酸化膜を
有する、第１のＭＯＳ構造の第１のゲート電極になる前
の第１の先駆体膜を上記第１の素子領域の上に形成する
と同時に、上記第２の素子領域の表面を露出させる（第
４工程）。露出した上記第２の素子領域の表面を酸化し
て第２のゲート絶縁膜を形成する（第５工程）。上記第
２の素子領域の上に、上記分離絶縁膜の上に形成された
上記第１の先駆体膜の上記端部に、その端部が乗り上が
るように、第２のＭＯＳ構造の第２のゲート電極になる
前の第２の先駆体膜を形成する（第６工程）。上記第１
の素子領域に第１のＭＯＳ構造の第１のゲート電極が残
り、上記第２の素子領域に第２のＭＯＳ構造の第２のゲ
ート電極が残り、上記分離領域の上に、上記第１の先駆
体膜の上記端部と上記第２の先駆体膜の上記端部とが重
なって形成された導電膜が残るように、上記第１の先駆
体膜および上記第２の先駆体膜をパターニングする（第
７工程）。
【００３２】請求項１１に係る半導体装置の製造方法に
よれば、上記耐酸化膜を上記導電膜の上に形成するに先
立ち、上記導電膜の上に第１の絶縁膜を形成する。
よれば、上記耐酸化膜を上記導電膜の上に形成するに先
立ち、上記導電膜の上に第１の絶縁膜を形成する。
【００３３】請求項１２に係る半導体装置の製造方法に
よれば、上記第２の先駆体膜は、上記第２の導電膜と、
該第２の導電膜の上に設けられた第２の絶縁膜とからな
る。
よれば、上記第２の先駆体膜は、上記第２の導電膜と、
該第２の導電膜の上に設けられた第２の絶縁膜とからな
る。
【００３４】請求項１３に係る半導体装置の製造方法に
よれば、上記第６の工程の後、上記第７の工程に先立
ち、上記第２の先駆体膜の上記端部の側壁にサイドウォ
ールスペーサを形成する。
よれば、上記第６の工程の後、上記第７の工程に先立
ち、上記第２の先駆体膜の上記端部の側壁にサイドウォ
ールスペーサを形成する。
【００３５】請求項１４に係る半導体装置の製造方法に
よれば、上記第１の素子領域はメモリデバイス領域を含
み、上記第２の素子領域はロジックデバイス領域を含
み、上記導電膜は、上記メモリデバイス領域を取囲むよ
うに形成される。
よれば、上記第１の素子領域はメモリデバイス領域を含
み、上記第２の素子領域はロジックデバイス領域を含
み、上記導電膜は、上記メモリデバイス領域を取囲むよ
うに形成される。
【００３６】
【発明の実施の形態】以下、この発明の実施の形態を図
について説明する。
について説明する。
【００３７】実施の形態１ 図１は、この発明の実施の形態１に係る半導体装置の断
面図である。図２は、実施の形態１に係る半導体装置の
平面図である（図１は図２におけるＩ−Ｉ線に沿う断面
図である）。図３は、実施の形態１に係る半導体装置が
形成されているチップの平面図である（図２は、図３の
Ｐ領域の平面図である）。
面図である。図２は、実施の形態１に係る半導体装置の
平面図である（図１は図２におけるＩ−Ｉ線に沿う断面
図である）。図３は、実施の形態１に係る半導体装置が
形成されているチップの平面図である（図２は、図３の
Ｐ領域の平面図である）。
【００３８】これらの図を参照して、実施の形態１に係
るｅＲＡＭデバイスは、シリコン基板１の上に形成され
た、ロジック系ＮＭＯＳトランジスタＡ、ロジック系Ｐ
ＭＯＳトランジスタＢ、ＤＲＡＭセルトランジスタＣ、
ＤＲＡＭアレイ系ＮＭＯＳトランジスタＤ、ＤＲＡＭア
レイ系ＰＭＯＳトランジスタＥを含む。シリコン基板１
の上には、メモリデバイスとロジックデバイスの境界部
である、ｅＲＡＭデバイスの境界部Ｚが設けられてい
る。境界部Ｚに設けられた分離酸化膜５１の上に、フロ
ーティングの導電膜５０が設けられている。フローティ
ング導電膜５０は、メモリデバイス領域（Ｃ，Ｄ，Ｅ）
を取囲むように設けられている。フローティング導電膜
５０は、ゲート電極５１１と同成分で形成された第１の
導電膜１１５と、ゲート電極８１１と同一成分で形成さ
れた第２の導電膜１１８とを含む。第２の導電膜１１８
は、第２の導電膜１１８の一部が、第１の導電膜１１５
の上に重なるように設けられている。第１の導電膜１１
５の上には、第１の導電膜１１５と同じ幅を有する第１
の絶縁膜１１６が設けられている。第２の導電膜１１８
の上に、第２の導電膜１１８と同じ幅を有する第２の絶
縁膜１１９が設けられている。第２の導電膜１１８の一
部と第１の絶縁膜１１６の間には、耐酸化膜７１１が介
在している。
るｅＲＡＭデバイスは、シリコン基板１の上に形成され
た、ロジック系ＮＭＯＳトランジスタＡ、ロジック系Ｐ
ＭＯＳトランジスタＢ、ＤＲＡＭセルトランジスタＣ、
ＤＲＡＭアレイ系ＮＭＯＳトランジスタＤ、ＤＲＡＭア
レイ系ＰＭＯＳトランジスタＥを含む。シリコン基板１
の上には、メモリデバイスとロジックデバイスの境界部
である、ｅＲＡＭデバイスの境界部Ｚが設けられてい
る。境界部Ｚに設けられた分離酸化膜５１の上に、フロ
ーティングの導電膜５０が設けられている。フローティ
ング導電膜５０は、メモリデバイス領域（Ｃ，Ｄ，Ｅ）
を取囲むように設けられている。フローティング導電膜
５０は、ゲート電極５１１と同成分で形成された第１の
導電膜１１５と、ゲート電極８１１と同一成分で形成さ
れた第２の導電膜１１８とを含む。第２の導電膜１１８
は、第２の導電膜１１８の一部が、第１の導電膜１１５
の上に重なるように設けられている。第１の導電膜１１
５の上には、第１の導電膜１１５と同じ幅を有する第１
の絶縁膜１１６が設けられている。第２の導電膜１１８
の上に、第２の導電膜１１８と同じ幅を有する第２の絶
縁膜１１９が設けられている。第２の導電膜１１８の一
部と第１の絶縁膜１１６の間には、耐酸化膜７１１が介
在している。
【００３９】次に、図１に示すｅＲＡＭの製造方法につ
いて説明する。図４を参照して、シリコン基板１を準備
する。図５を参照して、シリコン基板１の主表面中に、
ＬＯＣＯＳ法により分離酸化膜２を形成する。その後、
必要に応じて、ウェルを形成する（図示せず）。
いて説明する。図４を参照して、シリコン基板１を準備
する。図５を参照して、シリコン基板１の主表面中に、
ＬＯＣＯＳ法により分離酸化膜２を形成する。その後、
必要に応じて、ウェルを形成する（図示せず）。
【００４０】図６を参照して、シリコン基板１の上にゲ
ート酸化膜３を形成する。ゲート酸化膜３の上に多結晶
シリコンなどで、トランジスタのゲート電極膜５を形成
する。ゲート電極膜５の上に減圧ＣＶＤ法により酸化膜
６を形成する。酸化膜６の上に、窒化膜および窒化酸化
膜などの耐酸化膜７を形成する。耐酸化膜７を形成する
目的は、後述する。
ート酸化膜３を形成する。ゲート酸化膜３の上に多結晶
シリコンなどで、トランジスタのゲート電極膜５を形成
する。ゲート電極膜５の上に減圧ＣＶＤ法により酸化膜
６を形成する。酸化膜６の上に、窒化膜および窒化酸化
膜などの耐酸化膜７を形成する。耐酸化膜７を形成する
目的は、後述する。
【００４１】次に、ゲート酸化膜を薄く形成したい部分
（つまり、駆動能力が要求されるロジック系トランジス
タＡ，Ｂに相当する部分）以外の部分の上にレジストパ
ターン４を形成する。
（つまり、駆動能力が要求されるロジック系トランジス
タＡ，Ｂに相当する部分）以外の部分の上にレジストパ
ターン４を形成する。
【００４２】図６と図７を参照して、レジストパターン
４をマスクにして、ゲート電極膜５、酸化膜６および耐
酸化膜７を、パターニングする。これにより、ゲート酸
化膜３１、ゲート電極膜５１、酸化膜６１および耐酸化
膜７１が形成され、シリコン基板１の表面１１が露出す
る。このとき、ゲート酸化膜３１、ゲート電極膜５１、
酸化膜６１、耐酸化膜７１の端面４１が形成される。図
７と図８と図１５を参照して、レジストパターン４を除
去する。
４をマスクにして、ゲート電極膜５、酸化膜６および耐
酸化膜７を、パターニングする。これにより、ゲート酸
化膜３１、ゲート電極膜５１、酸化膜６１および耐酸化
膜７１が形成され、シリコン基板１の表面１１が露出す
る。このとき、ゲート酸化膜３１、ゲート電極膜５１、
酸化膜６１、耐酸化膜７１の端面４１が形成される。図
７と図８と図１５を参照して、レジストパターン４を除
去する。
【００４３】図９と図１６を参照して、再度通常のゲー
ト酸化膜３２を、熱酸化により形成する。この熱酸化
時、ゲート酸化膜３１、ゲート電極膜５１は、耐酸化膜
７１と酸化膜６１により保護されているため、熱酸化の
影響を受けない。引続き、Ａ，Ｂ部分に形成されるトラ
ンジスタの基礎となる、ゲート電極膜８、酸化膜９を、
シリコン基板１の表面全面に形成する。なお、前述のゲ
ート酸化膜３２は、ゲート酸化膜３１よりも薄く形成さ
れる。ゲート電極膜８、酸化膜９は、ゲート電極膜５
０、酸化膜６１と、その膜質および膜厚が異なっても構
わない。
ト酸化膜３２を、熱酸化により形成する。この熱酸化
時、ゲート酸化膜３１、ゲート電極膜５１は、耐酸化膜
７１と酸化膜６１により保護されているため、熱酸化の
影響を受けない。引続き、Ａ，Ｂ部分に形成されるトラ
ンジスタの基礎となる、ゲート電極膜８、酸化膜９を、
シリコン基板１の表面全面に形成する。なお、前述のゲ
ート酸化膜３２は、ゲート酸化膜３１よりも薄く形成さ
れる。ゲート電極膜８、酸化膜９は、ゲート電極膜５
０、酸化膜６１と、その膜質および膜厚が異なっても構
わない。
【００４４】図１０と図１７を参照して、メモリデバイ
ス部に形成されたゲート電極膜８、酸化膜９の部分を露
出させる開口部を有するレジストパターン１０を形成す
る。
ス部に形成されたゲート電極膜８、酸化膜９の部分を露
出させる開口部を有するレジストパターン１０を形成す
る。
【００４５】図１０と図１１と図１８を参照して、レジ
ストパターン１０をマスクにして、ゲート電極膜８と酸
化膜９を選択的に除去する。これによって、ゲート電極
膜８１と酸化膜９１が形成される。ゲート電極膜８１お
よび酸化膜９１の端部は、ゲート電極膜５１および酸化
膜６１の上に乗り上がり、乗り上げ部１１ができる。ま
た、ゲート電極膜８１と酸化膜９１の端面１０１が露出
する。また、耐酸化膜の一部７１１が残る。
ストパターン１０をマスクにして、ゲート電極膜８と酸
化膜９を選択的に除去する。これによって、ゲート電極
膜８１と酸化膜９１が形成される。ゲート電極膜８１お
よび酸化膜９１の端部は、ゲート電極膜５１および酸化
膜６１の上に乗り上がり、乗り上げ部１１ができる。ま
た、ゲート電極膜８１と酸化膜９１の端面１０１が露出
する。また、耐酸化膜の一部７１１が残る。
【００４６】なお、耐酸化膜７１は、上記のエッチング
の条件により、なくなることもあるが、酸化膜６１の上
に残る場合もある。図１１では、耐酸化膜７１が酸化膜
６１の上から完全に除去された場合を示している。
の条件により、なくなることもあるが、酸化膜６１の上
に残る場合もある。図１１では、耐酸化膜７１が酸化膜
６１の上から完全に除去された場合を示している。
【００４７】図１２と図１９を参照して、ゲート電極を
形成する部分にレジストパターン１３１，１３２を形成
する。同時に、乗り上げ部１１の上に端面１２１，１２
２を有するレジストパターン１２を形成する。
形成する部分にレジストパターン１３１，１３２を形成
する。同時に、乗り上げ部１１の上に端面１２１，１２
２を有するレジストパターン１２を形成する。
【００４８】図１２と図１９と図１３を参照して、レジ
ストパターン１２，１３１，１３２をマスクにして、異
方性エッチングにより、酸化膜６１および酸化膜９１を
選択的にエッチング除去する。その後、レジストパター
ン１２，１３１，１３２を除去する。次に、得られた酸
化膜のパターンをマスクにして、ゲート電極膜８１，５
１を選択的にエッチングし、ゲート電極５１１，８１１
を形成する。このとき、上部酸化膜１１９と上部電極１
１８と、下部酸化膜１１６と上部電極１１５および耐酸
化膜７１１からなる乗り上げ部１１１も同時に形成され
る。
ストパターン１２，１３１，１３２をマスクにして、異
方性エッチングにより、酸化膜６１および酸化膜９１を
選択的にエッチング除去する。その後、レジストパター
ン１２，１３１，１３２を除去する。次に、得られた酸
化膜のパターンをマスクにして、ゲート電極膜８１，５
１を選択的にエッチングし、ゲート電極５１１，８１１
を形成する。このとき、上部酸化膜１１９と上部電極１
１８と、下部酸化膜１１６と上部電極１１５および耐酸
化膜７１１からなる乗り上げ部１１１も同時に形成され
る。
【００４９】なお、レジストパターン１３１，１３２で
酸化膜６１，９１およびゲート電極膜５１，８１を一挙
にエッチングしないのは次の理由による。すなわち、ゲ
ート酸化膜３１とゲート酸化膜３２の膜厚が異なるた
め、ゲート電極膜５１，８１とゲート酸化膜３１，３２
との選択比を考慮すると、酸化膜をマスクとするエッチ
ング処理の方が、そのプロセスマージンが増えるからで
ある。
酸化膜６１，９１およびゲート電極膜５１，８１を一挙
にエッチングしないのは次の理由による。すなわち、ゲ
ート酸化膜３１とゲート酸化膜３２の膜厚が異なるた
め、ゲート電極膜５１，８１とゲート酸化膜３１，３２
との選択比を考慮すると、酸化膜をマスクとするエッチ
ング処理の方が、そのプロセスマージンが増えるからで
ある。
【００５０】その後、従来のソース／ドレインの形成工
程を経る。図１４を参照して、層間絶縁膜１４をシリコ
ン基板１の上に形成し、コンタクトホールを形成し、配
線層１５を形成すると、ｅＲＡＭが完成する。
程を経る。図１４を参照して、層間絶縁膜１４をシリコ
ン基板１の上に形成し、コンタクトホールを形成し、配
線層１５を形成すると、ｅＲＡＭが完成する。
【００５１】次に、図１１において乗り上げ部１１を形
成する理由について説明する。図１０と図２０を比較参
照して、乗り上げ部を形成できないようなレジストパタ
ーン２０を形成すると、図２１に示すような、残物とし
て、酸化膜残物９１１とゲート電極残物８１１が形成さ
れる。図２１と図２２を参照して、ゲート電極５１１，
８１１を形成した後においても、酸化膜残物９１２とゲ
ート電極残物８１２が残り、この残物は、パーティクル
等になり、半導体装置の性能に悪影響を与える。このよ
うな残物８１２，９１２を形成させないために、図１１
に示すような乗り上げ部１１を設けることが必要であ
る。
成する理由について説明する。図１０と図２０を比較参
照して、乗り上げ部を形成できないようなレジストパタ
ーン２０を形成すると、図２１に示すような、残物とし
て、酸化膜残物９１１とゲート電極残物８１１が形成さ
れる。図２１と図２２を参照して、ゲート電極５１１，
８１１を形成した後においても、酸化膜残物９１２とゲ
ート電極残物８１２が残り、この残物は、パーティクル
等になり、半導体装置の性能に悪影響を与える。このよ
うな残物８１２，９１２を形成させないために、図１１
に示すような乗り上げ部１１を設けることが必要であ
る。
【００５２】実施の形態２ 実施の形態１では、図１３を参照して、乗り上げ部１１
１には、上部酸化膜１１９と上部電極１１８のそれぞれ
の端面１０１，１０２が形成される。これらの端面１０
１，１０２は、異方性エッチングで形成されるため、垂
直形状を有し、段差が発生する。この段差が原因で、次
の工程である、メモリデバイス、特にＤＲＡＭデバイス
のデータ線を形成する工程において、エッチング残渣が
発生する。実施の形態２は、これを回避するための方法
を提供する。実施の形態１の図１１の処理を行なった
後、図２３を参照してシリコン基板１の表面全面に酸化
膜１６を形成する。
１には、上部酸化膜１１９と上部電極１１８のそれぞれ
の端面１０１，１０２が形成される。これらの端面１０
１，１０２は、異方性エッチングで形成されるため、垂
直形状を有し、段差が発生する。この段差が原因で、次
の工程である、メモリデバイス、特にＤＲＡＭデバイス
のデータ線を形成する工程において、エッチング残渣が
発生する。実施の形態２は、これを回避するための方法
を提供する。実施の形態１の図１１の処理を行なった
後、図２３を参照してシリコン基板１の表面全面に酸化
膜１６を形成する。
【００５３】図２３と図２４を参照して、酸化膜１６
を、全面的にエッチバックし、フレーム１６１とフレー
ム１６２を形成する。次に、図１２の処理を行なうと、
図２５に示す半導体装置が得られる。その後、図１４に
示す処理を行なうと、ｅＲＡＭが完成する。この実施の
形態によれば、フレーム１６１，１６２の存在により、
段差が緩和され、エッチング残渣は生じない。
を、全面的にエッチバックし、フレーム１６１とフレー
ム１６２を形成する。次に、図１２の処理を行なうと、
図２５に示す半導体装置が得られる。その後、図１４に
示す処理を行なうと、ｅＲＡＭが完成する。この実施の
形態によれば、フレーム１６１，１６２の存在により、
段差が緩和され、エッチング残渣は生じない。
【００５４】実施の形態３ 実施の形態１では、図１３を参照して、ゲート電極５１
１，８１１の上に酸化膜６１１および９１１を形成する
場合を説明したが、酸化膜６１１，９１１を形成せず
に、工程を進めてもよい。この場合は、図６における、
酸化膜６の形成工程が省略される。後は、実施の形態１
と同様の処理を経ると、酸化膜６１１，９１１の存在し
ないｅＲＡＭが完成する。
１，８１１の上に酸化膜６１１および９１１を形成する
場合を説明したが、酸化膜６１１，９１１を形成せず
に、工程を進めてもよい。この場合は、図６における、
酸化膜６の形成工程が省略される。後は、実施の形態１
と同様の処理を経ると、酸化膜６１１，９１１の存在し
ないｅＲＡＭが完成する。
【００５５】実施の形態４ 実施の形態１では、図１３を参照して、ゲート電極５１
１，８１１を多結晶シリコンで形成した場合を例示した
が、この発明はこれに限られるものではなく、ポリサイ
ド構造、サリサイド構造であってもよい。
１，８１１を多結晶シリコンで形成した場合を例示した
が、この発明はこれに限られるものではなく、ポリサイ
ド構造、サリサイド構造であってもよい。
【００５６】実施の形態５ 実施の形態２では、図２３を参照して、シリコン基板１
の全面に酸化膜１６を形成する場合を例示したが、この
発明はこれに限られるものではなく、他の絶縁性を有す
るもの、たとえば窒化膜および窒化酸化膜を形成しても
よい。
の全面に酸化膜１６を形成する場合を例示したが、この
発明はこれに限られるものではなく、他の絶縁性を有す
るもの、たとえば窒化膜および窒化酸化膜を形成しても
よい。
【００５７】
【発明の効果】請求項１に係る半導体装置によれば、分
離領域の上に導電膜が設けられている。このような半導
体装置は、ゲート酸化膜の信頼性が高まる製造方法を用
いて形成できるという効果を奏する。
離領域の上に導電膜が設けられている。このような半導
体装置は、ゲート酸化膜の信頼性が高まる製造方法を用
いて形成できるという効果を奏する。
【００５８】請求項２に係る半導体装置によれば、第１
のゲート絶縁膜の膜厚と第２のゲート絶縁膜の膜厚が異
なっているので、駆動能力が要求されるロジック系トラ
ンジスタ部分のゲート酸化膜を薄く形成し、メモリデバ
イス系トランジスタのゲート酸化膜を厚くすることがで
きる。
のゲート絶縁膜の膜厚と第２のゲート絶縁膜の膜厚が異
なっているので、駆動能力が要求されるロジック系トラ
ンジスタ部分のゲート酸化膜を薄く形成し、メモリデバ
イス系トランジスタのゲート酸化膜を厚くすることがで
きる。
【００５９】請求項３に係る半導体装置によれば、第１
の素子領域がメモリデバイス領域を含み、第２の素子領
域がロジックデバイス領域を含むので、メモリデバイス
とロジックデバイスの混載デバイスとなる。
の素子領域がメモリデバイス領域を含み、第２の素子領
域がロジックデバイス領域を含むので、メモリデバイス
とロジックデバイスの混載デバイスとなる。
【００６０】請求項４に係る半導体装置によれば、フロ
ーティング導電膜は、メモリデバイス領域を取囲むよう
に設けられている。このような半導体装置は、ゲート酸
化膜の信頼性を高めることができる製造方法によって形
成される。
ーティング導電膜は、メモリデバイス領域を取囲むよう
に設けられている。このような半導体装置は、ゲート酸
化膜の信頼性を高めることができる製造方法によって形
成される。
【００６１】請求項５に係る半導体装置によれば、第２
の導電膜が、該第２の導電膜の一部が第１の導電膜の上
に重なるように設けられているので、後の製造工程にお
いて、半導体装置の汚染の原因となるパーティクルが発
生しない。
の導電膜が、該第２の導電膜の一部が第１の導電膜の上
に重なるように設けられているので、後の製造工程にお
いて、半導体装置の汚染の原因となるパーティクルが発
生しない。
【００６２】請求項６に係る半導体装置によれば、分離
領域がＳｉＯ2 膜で形成されているので、汎用のＬＯＣ
ＯＳ法により形成できる。
領域がＳｉＯ2 膜で形成されているので、汎用のＬＯＣ
ＯＳ法により形成できる。
【００６３】請求項７に係る半導体装置によれば、第１
導電膜が第１の絶縁膜を含み、第２の導電膜が第２の絶
縁膜を含んでいるので、このような半導体装置は、プロ
セスマージンが増える方法によって形成され得る。
導電膜が第１の絶縁膜を含み、第２の導電膜が第２の絶
縁膜を含んでいるので、このような半導体装置は、プロ
セスマージンが増える方法によって形成され得る。
【００６４】請求項８に係る半導体装置によれば、第２
導電膜の一部と第１の導電膜が、耐酸化性の膜を介在さ
せて重なっているので、このような半導体装置は、メモ
リ系トランジスタの信頼性が高まる方法によって形成さ
れ得る。
導電膜の一部と第１の導電膜が、耐酸化性の膜を介在さ
せて重なっているので、このような半導体装置は、メモ
リ系トランジスタの信頼性が高まる方法によって形成さ
れ得る。
【００６５】請求項９に係る半導体装置によれば、第２
の導電膜の側壁にはサイドウォールスペーサが設けられ
ているので、エッチング残の問題を生じさせず、信頼性
の高い半導体装置となる。
の導電膜の側壁にはサイドウォールスペーサが設けられ
ているので、エッチング残の問題を生じさせず、信頼性
の高い半導体装置となる。
【００６６】請求項１０に係る半導体装置の製造方法に
よれば、メモリトランジスタのゲート酸化膜の上に、直
接レジストパターンが形成されないので、ゲート酸化膜
の信頼性が高まる。
よれば、メモリトランジスタのゲート酸化膜の上に、直
接レジストパターンが形成されないので、ゲート酸化膜
の信頼性が高まる。
【００６７】請求項１１に係る半導体装置の製造方法に
よれば、耐酸化膜を導電膜を形成するに先立ち、導電膜
の上に第１の絶縁膜を形成するので、この第１の絶縁膜
のマスクで、ゲート電極膜をエッチングできる。その結
果、プロセスマージンが増える。
よれば、耐酸化膜を導電膜を形成するに先立ち、導電膜
の上に第１の絶縁膜を形成するので、この第１の絶縁膜
のマスクで、ゲート電極膜をエッチングできる。その結
果、プロセスマージンが増える。
【００６８】請求項１２に係る半導体装置の製造方法に
よれば、第２の絶縁膜のマスクを用いて、ゲート電極膜
をエッチングできるので、プロセスマージンが増える。
よれば、第２の絶縁膜のマスクを用いて、ゲート電極膜
をエッチングできるので、プロセスマージンが増える。
【００６９】請求項１３に係る半導体装置の製造方法に
よれば、第２のＭＯＳ構造の先駆体膜の端部の側壁にサ
イドウォールスペーサを形成するので、段差が緩和さ
れ、エッチング残の問題を生じさせない。
よれば、第２のＭＯＳ構造の先駆体膜の端部の側壁にサ
イドウォールスペーサを形成するので、段差が緩和さ
れ、エッチング残の問題を生じさせない。
【００７０】請求項１４に係る半導体装置の製造方法に
よれば、第１の素子領域はメモリデバイス領域を含み、
第２の素子領域はロジックデバイス領域を含み、フロー
ティング導電膜はメモリデバイス領域を取囲むように形
成されるので、信頼性の高い、メモリデバイスとロジッ
クデバイスが混載されたｅＲＡＭが得られる。
よれば、第１の素子領域はメモリデバイス領域を含み、
第２の素子領域はロジックデバイス領域を含み、フロー
ティング導電膜はメモリデバイス領域を取囲むように形
成されるので、信頼性の高い、メモリデバイスとロジッ
クデバイスが混載されたｅＲＡＭが得られる。
【図１】 実施の形態１に係るｅＲＡＭの断面図である
【図２】 図１に示すｅＲＡＭの平面図である。
【図３】 実施の形態１に係るｅＲＡＭが搭載されたチ
ップの全体図である。
ップの全体図である。
【図４】 実施の形態１に係る半導体装置の製造方法の
順序の第１の工程における半導体装置の断面図である。
順序の第１の工程における半導体装置の断面図である。
【図５】 実施の形態１に係る半導体装置の製造方法の
順序の第２の工程における半導体装置の断面図である。
順序の第２の工程における半導体装置の断面図である。
【図６】 実施の形態１に係る半導体装置の製造方法の
順序の第３の工程における半導体装置の断面図である。
順序の第３の工程における半導体装置の断面図である。
【図７】 実施の形態１に係る半導体装置の製造方法の
順序の第４の工程における半導体装置の断面図である。
順序の第４の工程における半導体装置の断面図である。
【図８】 実施の形態１に係る半導体装置の製造方法の
順序の第５の工程における半導体装置の断面図である。
順序の第５の工程における半導体装置の断面図である。
【図９】 実施の形態１に係る半導体装置の製造方法の
順序の第６の工程における半導体装置の断面図である。
順序の第６の工程における半導体装置の断面図である。
【図１０】 実施の形態１に係る半導体装置の製造方法
の順序の第７の工程における半導体装置の断面図であ
る。
の順序の第７の工程における半導体装置の断面図であ
る。
【図１１】 実施の形態１に係る半導体装置の製造方法
の順序の第８の工程における半導体装置の断面図であ
る。
の順序の第８の工程における半導体装置の断面図であ
る。
【図１２】 実施の形態１に係る半導体装置の製造方法
の順序の第９の工程における半導体装置の断面図であ
る。
の順序の第９の工程における半導体装置の断面図であ
る。
【図１３】 実施の形態１に係る半導体装置の製造方法
の順序の第１０の工程における半導体装置の断面図であ
る。
の順序の第１０の工程における半導体装置の断面図であ
る。
【図１４】 実施の形態１に係る半導体装置の製造方法
の順序の第１１の工程における半導体装置の断面図であ
る。
の順序の第１１の工程における半導体装置の断面図であ
る。
【図１５】 図８に示す半導体装置の平面図である。
【図１６】 図９に示す半導体装置の平面図である。
【図１７】 図１０に示す半導体装置の平面図である。
【図１８】 図１１に示す半導体装置の平面図である。
【図１９】 図１２に示す半導体装置の平面図である。
【図２０】 本発明の効果を補助的に説明するための第
１の工程における半導体装置の断面図である。
１の工程における半導体装置の断面図である。
【図２１】 本発明の効果を補助的に説明するための第
２の工程における半導体装置の断面図である。
２の工程における半導体装置の断面図である。
【図２２】 本発明の効果を補助的に説明するための第
３の工程における半導体装置の断面図である。
３の工程における半導体装置の断面図である。
【図２３】 実施の形態２に係る半導体装置の製造方法
の順序の第１の工程における半導体装置の断面図であ
る。
の順序の第１の工程における半導体装置の断面図であ
る。
【図２４】 実施の形態２に係る半導体装置の製造方法
の順序の第２の工程における半導体装置の断面図であ
る。
の順序の第２の工程における半導体装置の断面図であ
る。
【図２５】 実施の形態２に係る半導体装置の製造方法
の順序の第３の工程における半導体装置の断面図であ
る。
の順序の第３の工程における半導体装置の断面図であ
る。
【図２６】 従来の、ボード上に搭載されたメモリデバ
イスチップとロジックデバイスチップの平面図である。
イスチップとロジックデバイスチップの平面図である。
【図２７】 ｅＲＡＭデバイスの平面図である。
【図２８】 従来技術で考えられる、ｅＲＡＭデバイス
の製造方法の順序の第１の工程における半導体装置の断
面図である。
の製造方法の順序の第１の工程における半導体装置の断
面図である。
【図２９】 従来技術で考えられる、ｅＲＡＭデバイス
の製造方法の順序の第２の工程における半導体装置の断
面図である。
の製造方法の順序の第２の工程における半導体装置の断
面図である。
【図３０】 従来技術で考えられる、ｅＲＡＭデバイス
の製造方法の順序の第３の工程における半導体装置の断
面図である。
の製造方法の順序の第３の工程における半導体装置の断
面図である。
【図３１】 従来技術で考えられる、ｅＲＡＭデバイス
の製造方法の順序の第４の工程における半導体装置の断
面図である。
の製造方法の順序の第４の工程における半導体装置の断
面図である。
【図３２】 従来技術で考えられる、ｅＲＡＭデバイス
の製造方法の順序の第５の工程における半導体装置の断
面図である。
の製造方法の順序の第５の工程における半導体装置の断
面図である。
【図３３】 従来技術で考えられる、ｅＲＡＭデバイス
の製造方法の順序の第６の工程における半導体装置の断
面図である。
の製造方法の順序の第６の工程における半導体装置の断
面図である。
【図３４】 従来技術で考えられる、ｅＲＡＭデバイス
の製造方法の順序の第７の工程における半導体装置の断
面図である。
の製造方法の順序の第７の工程における半導体装置の断
面図である。
【図３５】 従来技術で考えられる、ｅＲＡＭデバイス
の製造方法の順序の第８の工程における半導体装置の断
面図である。
の製造方法の順序の第８の工程における半導体装置の断
面図である。
【図３６】 従来技術で考えられる、ｅＲＡＭデバイス
の製造方法の順序の第９の工程における半導体装置の断
面図である。
の製造方法の順序の第９の工程における半導体装置の断
面図である。
【図３７】 従来技術で考えられる、ｅＲＡＭデバイス
の製造方法の順序の第１０の工程における半導体装置の
断面図である。
の製造方法の順序の第１０の工程における半導体装置の
断面図である。
１ 半導体基板、５０ 導電膜、５１ 分離領域、５１
１ 第１のゲート電極、８１１ 第２のゲート電極。
１ 第１のゲート電極、８１１ 第２のゲート電極。
【手続補正書】
【提出日】平成９年６月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】請求項４に係る半導体装置によれば、上記
導電膜は、上記メモリデバイス領域またはロジックデバ
イス領域を取囲むように設けられている。
導電膜は、上記メモリデバイス領域またはロジックデバ
イス領域を取囲むように設けられている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】これらの図を参照して、実施の形態１に係
るｅＲＡＭデバイスは、シリコン基板１の上に形成され
た、ロジック系ＮＭＯＳトランジスタＡ、ロジック系Ｐ
ＭＯＳトランジスタＢ、ＤＲＡＭセルトランジスタＣ、
ＤＲＡＭアレイ系ＮＭＯＳトランジスタＤ、ＤＲＡＭア
レイ系ＰＭＯＳトランジスタＥを含む。シリコン基板１
の上には、メモリデバイスとロジックデバイスの境界部
である、ｅＲＡＭデバイスの境界部Ｚが設けられてい
る。境界部Ｚに設けられた分離酸化膜２の上に、フロー
ティングの導電膜５０が設けられている。フローティン
グ導電膜５０は、メモリデバイス領域（Ｃ，Ｄ，Ｅ）を
取囲むように設けられている。フローティング導電膜５
０は、ゲート電極５１１と同成分で形成された第１の導
電膜１１５と、ゲート電極８１１と同一成分で形成され
た第２の導電膜１１８とを含む。第２の導電膜１１８
は、第２の導電膜１１８の一部が、第１の導電膜１１５
の上に重なるように設けられている。第１の導電膜１１
５の上には、第１の導電膜１１５と同じ幅を有する第１
の絶縁膜１１６が設けられている。第２の導電膜１１８
の上に、第２の導電膜１１８と同じ幅を有する第２の絶
縁膜１１９が設けられている。第２の導電膜１１８の一
部と第１の絶縁膜１１６の間には、耐酸化膜７１１が介
在している。
るｅＲＡＭデバイスは、シリコン基板１の上に形成され
た、ロジック系ＮＭＯＳトランジスタＡ、ロジック系Ｐ
ＭＯＳトランジスタＢ、ＤＲＡＭセルトランジスタＣ、
ＤＲＡＭアレイ系ＮＭＯＳトランジスタＤ、ＤＲＡＭア
レイ系ＰＭＯＳトランジスタＥを含む。シリコン基板１
の上には、メモリデバイスとロジックデバイスの境界部
である、ｅＲＡＭデバイスの境界部Ｚが設けられてい
る。境界部Ｚに設けられた分離酸化膜２の上に、フロー
ティングの導電膜５０が設けられている。フローティン
グ導電膜５０は、メモリデバイス領域（Ｃ，Ｄ，Ｅ）を
取囲むように設けられている。フローティング導電膜５
０は、ゲート電極５１１と同成分で形成された第１の導
電膜１１５と、ゲート電極８１１と同一成分で形成され
た第２の導電膜１１８とを含む。第２の導電膜１１８
は、第２の導電膜１１８の一部が、第１の導電膜１１５
の上に重なるように設けられている。第１の導電膜１１
５の上には、第１の導電膜１１５と同じ幅を有する第１
の絶縁膜１１６が設けられている。第２の導電膜１１８
の上に、第２の導電膜１１８と同じ幅を有する第２の絶
縁膜１１９が設けられている。第２の導電膜１１８の一
部と第１の絶縁膜１１６の間には、耐酸化膜７１１が介
在している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正内容】
【００６０】請求項４に係る半導体装置によれば、フロ
ーティング導電膜は、メモリデバイス領域またはロジッ
クデバイス領域を取囲むように設けられている。このよ
うな半導体装置は、ゲート酸化膜の信頼性を高めること
ができる製造方法によって形成される。
ーティング導電膜は、メモリデバイス領域またはロジッ
クデバイス領域を取囲むように設けられている。このよ
うな半導体装置は、ゲート酸化膜の信頼性を高めること
ができる製造方法によって形成される。
Claims (14)
- 【請求項１】 半導体基板と、 前記半導体基板の上に互いに離されて形成された第１の
素子領域と第２の素子領域と、 前記半導体基板の上に設けられ、前記第１の素子領域と
前記第２の素子領域を分離する分離領域と、 前記第１の素子領域に設けられた、第１のゲート電極お
よび第１のゲート絶縁膜を有する第１のＭＯＳ構造と、 前記第２の素子領域に設けられた、第２のゲート電極お
よび第２のゲート絶縁膜を有する第２のＭＯＳ構造と、 前記分離領域上に設けられた導電膜と、を備えた半導体
装置。 - 【請求項２】 前記第１のゲート絶縁膜の膜厚と前記第
２のゲート絶縁膜の膜厚は異なっている、請求項１に記
載の半導体装置。 - 【請求項３】 前記第１の素子領域はメモリデバイス領
域を含み、前記第２の素子領域はロジックデバイス領域
を含む、請求項１に記載の半導体装置。 - 【請求項４】 前記導電膜は、前記メモリデバイス領域
を取囲むように設けられている、請求項３に記載の半導
体装置。 - 【請求項５】 前記導電膜は、前記第１のゲート電極と
同一成分で形成された第１の導電膜と、前記第２のゲー
ト電極と同一成分で形成された第２の導電膜とを含み、 前記第２の導電膜は、該第２の導電膜の一部が前記第１
の導電膜の上に重なるように設けられている、請求項４
に記載の半導体装置。 - 【請求項６】 前記分離領域は、ＳｉＯ2 膜で形成され
ている、請求項１に記載の半導体装置。 - 【請求項７】 前記第１の導電膜は、前記第１の導電膜
の上に設けられた該第１の導電膜と同じ幅を有する、第
１の絶縁膜を含み、 前記第２の導電膜は、該第２の導電膜の上に設けられた
該第２の導電膜と同じ幅を有する第２の絶縁膜を含んで
いる、請求項５に記載の半導体装置。 - 【請求項８】 前記第２の導電膜の前記一部と前記第１
の導電膜は、耐酸化膜をその間に介在させて、重なって
いる、請求項７に記載の半導体装置。 - 【請求項９】 前記第２の導電膜の側壁にはサイドウォ
ールスペーサが設けられている、請求項８に記載の半導
体装置。 - 【請求項１０】 半導体基板の上に第１の素子領域と第
２の素子領域を分離する分離領域を形成する第１工程
と、 前記第１の素子領域および第２の素子領域の上に第１の
ゲート絶縁膜を形成する第２工程と、 前記半導体基板の表面全面に導電膜を形成し、さらに該
導電膜の上に耐酸化膜を形成する第３工程と、 前記導電膜および前記耐酸化膜を選択的にエッチングす
ることによりパターニングし、それによって、その端部
が前記分離領域の上に乗り上がる、第１の導電膜と耐酸
化膜を有する、第１のＭＯＳ構造の第１のゲート電極に
なる前の第１の先駆体膜を前記第１の素子領域の上に形
成すると同時に、前記第２の素子領域の表面を露出させ
る第４工程と、 露出した前記第２の素子領域の表面を酸化して第２のゲ
ート絶縁膜を形成する第５工程と、 前記第２の素子領域の上に、前記分離絶縁膜の上に形成
された前記第１の先駆体膜の前記端部に、その端部が乗
り上がるように第２のＭＯＳ構造の第２のゲート電極に
なる前の第２の先駆体膜を形成する第６工程と、 前記第１の素子領域に第１のＭＯＳ構造の第１のゲート
電極が残り、前記第２の素子領域に第２のＭＯＳ構造の
第２のゲート電極が残り、前記分離領域の上に、前記第
１の先駆体膜の前記端部と前記第２の先駆体膜の前記端
部とが重なって形成された導電膜が残るように、前記第
１の先駆体膜および前記第２の先駆体膜をパターニング
する第７工程と、を備えた半導体装置の製造方法。 - 【請求項１１】 前記耐酸化膜を前記導電膜の上に形成
するに先立ち、該導電膜の上に第１の絶縁膜を形成する
工程を、さらに備える、請求項１０に記載の半導体装置
の製造方法。 - 【請求項１２】 前記第２の先駆体膜は、第２の導電膜
と、該第２の導電膜の上に設けられた第２の絶縁膜とか
らなる、請求項１０に記載の半導体装置の製造方法。 - 【請求項１３】 前記第６の工程の後、前記第７の工程
に先立ち、前記第２の先駆体膜の前記端部の側壁にサイ
ドウォールスペーサを形成する工程をさらに備える、請
求項１０に記載の半導体装置の製造方法。 - 【請求項１４】 前記第１の素子領域はメモリデバイス
領域を含み、 前記第２の素子領域はロジックデバイス領域を含み、 前記導電膜は前記メモリデバイス領域を取囲むように形
成される、請求項１０に記載の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9117793A JPH10308497A (ja) | 1997-05-08 | 1997-05-08 | 半導体装置およびその製造方法 |
| TW086111609A TW353191B (en) | 1997-05-08 | 1997-08-13 | Semiconductor device and process for producing the same |
| DE19745582A DE19745582C2 (de) | 1997-05-08 | 1997-10-15 | Halbleitereinrichtung mit Isolierbereich und leitender Schicht darauf und zugehöriges Herstellungsverfahren |
| US08/967,614 US5962907A (en) | 1997-05-08 | 1997-11-10 | Semiconductor device and method of manufacturing the same |
| KR1019970059793A KR100259688B1 (ko) | 1997-05-08 | 1997-11-13 | 반도체 장치 및 그 제조 방법 |
| US09/357,916 US6162674A (en) | 1997-05-08 | 1999-07-21 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9117793A JPH10308497A (ja) | 1997-05-08 | 1997-05-08 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10308497A true JPH10308497A (ja) | 1998-11-17 |
Family
ID=14720440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9117793A Withdrawn JPH10308497A (ja) | 1997-05-08 | 1997-05-08 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5962907A (ja) |
| JP (1) | JPH10308497A (ja) |
| KR (1) | KR100259688B1 (ja) |
| DE (1) | DE19745582C2 (ja) |
| TW (1) | TW353191B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000277627A (ja) * | 1999-03-29 | 2000-10-06 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2007234861A (ja) * | 2006-03-01 | 2007-09-13 | Renesas Technology Corp | 半導体装置の製造方法 |
Families Citing this family (3)
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|---|---|---|---|---|
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| JP2000349164A (ja) * | 1999-06-08 | 2000-12-15 | Nec Corp | 素子分離絶縁膜を有する半導体装置の製造方法 |
| US7652923B2 (en) * | 2007-02-02 | 2010-01-26 | Macronix International Co., Ltd. | Semiconductor device and memory and method of operating thereof |
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|---|---|---|---|---|
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| JP3363502B2 (ja) * | 1993-02-01 | 2003-01-08 | 三菱電機株式会社 | 半導体記憶装置の製造方法 |
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| US5595922A (en) * | 1994-10-28 | 1997-01-21 | Texas Instruments | Process for thickening selective gate oxide regions |
| KR0144906B1 (ko) * | 1995-03-31 | 1998-07-01 | 김광호 | 불휘발성 메모리 소자 및 그 제조방법 |
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| US5856691A (en) * | 1996-02-23 | 1999-01-05 | Nippon Steel Corporation | Element-to-element interconnection in semiconductor device |
-
1997
- 1997-05-08 JP JP9117793A patent/JPH10308497A/ja not_active Withdrawn
- 1997-08-13 TW TW086111609A patent/TW353191B/zh active
- 1997-10-15 DE DE19745582A patent/DE19745582C2/de not_active Expired - Fee Related
- 1997-11-10 US US08/967,614 patent/US5962907A/en not_active Expired - Fee Related
- 1997-11-13 KR KR1019970059793A patent/KR100259688B1/ko not_active IP Right Cessation
-
1999
- 1999-07-21 US US09/357,916 patent/US6162674A/en not_active Expired - Fee Related
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