JPH04348065A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04348065A JPH04348065A JP3298887A JP29888791A JPH04348065A JP H04348065 A JPH04348065 A JP H04348065A JP 3298887 A JP3298887 A JP 3298887A JP 29888791 A JP29888791 A JP 29888791A JP H04348065 A JPH04348065 A JP H04348065A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- H—ELECTRICITY
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-
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Microelectronics & Electronic Packaging (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、一般的には大規模集
積回路装置（ＬＳＩ）等の半導体装置に関し、より特定
的には、１つのチップ（半導体基板）内に相補型の絶縁
ゲート電界効果トランジスタとバイポーラトランジスタ
とが混在した半導体装置に関するものである。この発明
は、いわゆるＢｉ−ＣＭＯＳ（Ｂｉｐｏｌａｒ−Ｃｏｍ
ｐｌｅｍｅｎｔａｒｙ−Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の半導体装置に関して
特に有用である。また、この発明は、そのような半導体
装置の製造方法に関する。
積回路装置（ＬＳＩ）等の半導体装置に関し、より特定
的には、１つのチップ（半導体基板）内に相補型の絶縁
ゲート電界効果トランジスタとバイポーラトランジスタ
とが混在した半導体装置に関するものである。この発明
は、いわゆるＢｉ−ＣＭＯＳ（Ｂｉｐｏｌａｒ−Ｃｏｍ
ｐｌｅｍｅｎｔａｒｙ−Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の半導体装置に関して
特に有用である。また、この発明は、そのような半導体
装置の製造方法に関する。
【０００２】
【従来の技術】この発明は、１つのチップ内にＣＭＯＳ
トランジスタとバイポーラトランジスタとが混在するＬ
ＳＩ、いわゆるＢｉ−ＣＭＯＳ型の半導体装置に適用さ
れたとき、最も好ましい効果が得られる。図２４〜図２
９は従来のＢｉ−ＣＭＯＳ型の半導体装置の製造方法を
工程順に示す断面図である。これらの図を参照して、従
来のＢｉ−ＣＭＯＳ型半導体装置の構造と製造工程につ
いて説明する。
トランジスタとバイポーラトランジスタとが混在するＬ
ＳＩ、いわゆるＢｉ−ＣＭＯＳ型の半導体装置に適用さ
れたとき、最も好ましい効果が得られる。図２４〜図２
９は従来のＢｉ−ＣＭＯＳ型の半導体装置の製造方法を
工程順に示す断面図である。これらの図を参照して、従
来のＢｉ−ＣＭＯＳ型半導体装置の構造と製造工程につ
いて説明する。
【０００３】図２４を参照して、ｐ型シリコン半導体基
板１の上に、たとえば熱酸化等によりシリコン酸化膜が
形成される。このシリコン酸化膜をパターニングするこ
とにより、所定の領域のみを露出するシリコン酸化膜２
ａ，２ｂ，２ｃが形成される。このシリコン酸化膜２ａ
，２ｂ，２ｃをマスクとして用いて、アンチモン（Ｓｂ
）等のｎ型不純物がイオン注入等によりｐ型シリコン半
導体基板１内に導入され、拡散させられる。これにより
、ｎ＋ 拡散層３，５が同時に形成される。
板１の上に、たとえば熱酸化等によりシリコン酸化膜が
形成される。このシリコン酸化膜をパターニングするこ
とにより、所定の領域のみを露出するシリコン酸化膜２
ａ，２ｂ，２ｃが形成される。このシリコン酸化膜２ａ
，２ｂ，２ｃをマスクとして用いて、アンチモン（Ｓｂ
）等のｎ型不純物がイオン注入等によりｐ型シリコン半
導体基板１内に導入され、拡散させられる。これにより
、ｎ＋ 拡散層３，５が同時に形成される。
【０００４】次に、図２５を参照して、シリコン酸化膜
２ａ，２ｂ，２ｃが除去される。その後、再び、ｐ型シ
リコン半導体基板１の全面上にシリコン酸化膜６が形成
される。このシリコン酸化膜６の上にはフォト・レジス
ト膜が形成される。このフォト・レジスト膜をパターニ
ングすることにより、所定のシリコン酸化膜６の表面領
域のみを露出するようにフォト・レジスト膜７ａ，７ｂ
が形成される。このフォト・レジスト膜７ａ，７ｂをマ
スクとして用いて、ボロン（Ｂ）等のｐ型不純物がｐ型
シリコン半導体基板１内に導入され、拡散させられる。 このようにして、ｐ＋ 拡散層８が形成される。
２ａ，２ｂ，２ｃが除去される。その後、再び、ｐ型シ
リコン半導体基板１の全面上にシリコン酸化膜６が形成
される。このシリコン酸化膜６の上にはフォト・レジス
ト膜が形成される。このフォト・レジスト膜をパターニ
ングすることにより、所定のシリコン酸化膜６の表面領
域のみを露出するようにフォト・レジスト膜７ａ，７ｂ
が形成される。このフォト・レジスト膜７ａ，７ｂをマ
スクとして用いて、ボロン（Ｂ）等のｐ型不純物がｐ型
シリコン半導体基板１内に導入され、拡散させられる。 このようにして、ｐ＋ 拡散層８が形成される。
【０００５】その後、図２６に示すように、フォト・レ
ジスト膜７ａ，７ｂとシリコン酸化膜６が順次除去され
る。
ジスト膜７ａ，７ｂとシリコン酸化膜６が順次除去され
る。
【０００６】図２７に示すように、ｐ型シリコン半導体
基板１の全面上にシリコンがエピタキシャル成長させら
れる。これにより、約２μｍ程度の厚みを有するエピタ
キシャル層９が形成される。このとき、ｎ＋ 拡散層３
，５およびｐ＋ 拡散層８はエピタキシャル成長中の熱
処理工程により、ｎ＋ 埋め込み層３ａ，５ａおよびｐ
＋ 埋め込み層８ａとなる。
基板１の全面上にシリコンがエピタキシャル成長させら
れる。これにより、約２μｍ程度の厚みを有するエピタ
キシャル層９が形成される。このとき、ｎ＋ 拡散層３
，５およびｐ＋ 拡散層８はエピタキシャル成長中の熱
処理工程により、ｎ＋ 埋め込み層３ａ，５ａおよびｐ
＋ 埋め込み層８ａとなる。
【０００７】図２８を参照して、たとえばリン（Ｐ）等
のｎ型不純物がｎ＋ 埋め込み層３ａ，５ａの上方のエ
ピタキシャル層９内にイオン注入等によって導入される
。 このｎ型不純物が拡散させられることにより、ｎ− ウ
ェル領域１０，１２がそれぞれｎ＋ 埋め込み層３ａ，
５ａの上に形成される。また、たとえばボロン（Ｂ）等
のｐ型不純物がｐ＋ 埋め込み層８ａの上方のエピタキ
シャル層９内にイオン注入等により導入される。このｐ
型不純物が拡散させられることにより、ｐ− ウェル領
域１１がｐ＋ 埋め込み層８ａの上に形成される。これ
らのｎ−ウェル領域１０，１２とｐ− ウェル領域１１
とが順次形成された後、たとえばＬＯＣＯＳ（Ｌｏｃａ
ｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ
）法を用いて素子分離用酸化膜１３ａ〜１３ｅが形成さ
れる。
のｎ型不純物がｎ＋ 埋め込み層３ａ，５ａの上方のエ
ピタキシャル層９内にイオン注入等によって導入される
。 このｎ型不純物が拡散させられることにより、ｎ− ウ
ェル領域１０，１２がそれぞれｎ＋ 埋め込み層３ａ，
５ａの上に形成される。また、たとえばボロン（Ｂ）等
のｐ型不純物がｐ＋ 埋め込み層８ａの上方のエピタキ
シャル層９内にイオン注入等により導入される。このｐ
型不純物が拡散させられることにより、ｐ− ウェル領
域１１がｐ＋ 埋め込み層８ａの上に形成される。これ
らのｎ−ウェル領域１０，１２とｐ− ウェル領域１１
とが順次形成された後、たとえばＬＯＣＯＳ（Ｌｏｃａ
ｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ
）法を用いて素子分離用酸化膜１３ａ〜１３ｅが形成さ
れる。
【０００８】最後に、図２９に示すように、たとえばリ
ン（Ｐ）等のｎ型不純物が素子分離用酸化膜１３ａおよ
び１３ｂの間の領域内に拡散させられることにより、コ
レクタ引出し用のｎ＋ 拡散層１４が形成される。その
後、ＭＯＳトランジスタのゲート酸化膜１５ａ，１５ｂ
、ゲート電極１６ａ，１６ｂ、ｎ＋ ソース・ドレイン
拡散層１７ａ，１７ｂ、ｐ＋ ソース・ドレイン拡散層
１８ａ，１８ｂ、ベース引出し用のｐ＋ 拡散層１８ｃ
、さらにｐ− 真性ベース領域１９、ｎ＋ エミッタ領
域２０が順次形成される。
ン（Ｐ）等のｎ型不純物が素子分離用酸化膜１３ａおよ
び１３ｂの間の領域内に拡散させられることにより、コ
レクタ引出し用のｎ＋ 拡散層１４が形成される。その
後、ＭＯＳトランジスタのゲート酸化膜１５ａ，１５ｂ
、ゲート電極１６ａ，１６ｂ、ｎ＋ ソース・ドレイン
拡散層１７ａ，１７ｂ、ｐ＋ ソース・ドレイン拡散層
１８ａ，１８ｂ、ベース引出し用のｐ＋ 拡散層１８ｃ
、さらにｐ− 真性ベース領域１９、ｎ＋ エミッタ領
域２０が順次形成される。
【０００９】以上のようにして、ｎｐｎバイポーラトラ
ンジスタ２１、ｎチャネルＭＯＳトランジスタ２２、ｐ
チャネルＭＯＳトランジスタ２３が形成される。これに
より、Ｂｉ−ＣＭＯＳ型半導体装置が完成する。
ンジスタ２１、ｎチャネルＭＯＳトランジスタ２２、ｐ
チャネルＭＯＳトランジスタ２３が形成される。これに
より、Ｂｉ−ＣＭＯＳ型半導体装置が完成する。
【００１０】
【発明が解決しようとする課題】まず、図２４に示され
るように、ｎｐｎバイポーラトランジスタ２１が形成さ
れる領域のｎ＋ 埋め込み層３ａがアンチモン注入によ
って形成されているが、この背景について述べる。
るように、ｎｐｎバイポーラトランジスタ２１が形成さ
れる領域のｎ＋ 埋め込み層３ａがアンチモン注入によ
って形成されているが、この背景について述べる。
【００１１】従来からスケーリング則に従ってバイポー
ラトランジスタを縮小した場合のメリットとして、集積
度向上によるコスト低減以外に、寄生容量、寄生抵抗、
キャリア走行時間が減少することにより、トランジスタ
が高速化するということが知られている。そこで、スケ
ーリング則に従って、たとえばシリコン・エピタキシャ
ル層の厚みを薄くしていくと、たとえば図３０に示され
るように、バイポーラトランジスタの高速性の指標であ
るｆＴ （遮断周波数）は向上するが、コレクタ・エミ
ッタ間耐圧ＢＶＣＥＯ が著しく劣化してしまうことが
明らかにされている。
ラトランジスタを縮小した場合のメリットとして、集積
度向上によるコスト低減以外に、寄生容量、寄生抵抗、
キャリア走行時間が減少することにより、トランジスタ
が高速化するということが知られている。そこで、スケ
ーリング則に従って、たとえばシリコン・エピタキシャ
ル層の厚みを薄くしていくと、たとえば図３０に示され
るように、バイポーラトランジスタの高速性の指標であ
るｆＴ （遮断周波数）は向上するが、コレクタ・エミ
ッタ間耐圧ＢＶＣＥＯ が著しく劣化してしまうことが
明らかにされている。
【００１２】最近ではこのシリコン・エピタキシャル層
の厚みは２μｍ以下にまでスケーリングされており、バ
イポーラトランジスタの高速化を図りつつ、いかにして
ＢＶＣＥＯ を確保するかが問題となっている。
の厚みは２μｍ以下にまでスケーリングされており、バ
イポーラトランジスタの高速化を図りつつ、いかにして
ＢＶＣＥＯ を確保するかが問題となっている。
【００１３】そこで、このＢＶＣＥＯ を確保する手段
としては、次の２つの方策が考えられる。
としては、次の２つの方策が考えられる。
【００１４】（ｉ）たとえば、図２９で示される従来の
Ｂｉ−ＣＭＯＳ型半導体装置において、ｎｐｎバイポー
ラトランジスタ２１の真性ベース領域１９の不純物濃度
を高くする。
Ｂｉ−ＣＭＯＳ型半導体装置において、ｎｐｎバイポー
ラトランジスタ２１の真性ベース領域１９の不純物濃度
を高くする。
【００１５】（ｉｉ）図２９で示される従来のＢｉ−Ｃ
ＭＯＳ型半導体装置において、ｎ− ウェル領域１０の
不純物濃度を低くするとともに、ｎ＋ 埋め込み層３ａ
のオートドーピングによるエピタキシャル層９側への浮
き上がりを極力抑える。ただし、ｎ＋ 埋め込み層３ａ
の不純物濃度自体は寄生抵抗低減という意味から、なる
べく高くする必要がある。
ＭＯＳ型半導体装置において、ｎ− ウェル領域１０の
不純物濃度を低くするとともに、ｎ＋ 埋め込み層３ａ
のオートドーピングによるエピタキシャル層９側への浮
き上がりを極力抑える。ただし、ｎ＋ 埋め込み層３ａ
の不純物濃度自体は寄生抵抗低減という意味から、なる
べく高くする必要がある。
【００１６】ここで、オートドーピングとは基板中の不
純物がエピタキシャル層９の成長中において、一旦気相
中に飛び出し、それが再びエピタキシャル層中に取りこ
まれる現象をいい、たとえば図３１は代表的なｎｐｎバ
イポーラトランジスタの深さ方向の不純物濃度プロファ
イルを示すが、この図から、ｎ＋ 埋め込み層の不純物
濃度プロファイルにおいてエピタキシャル層（エピ層）
側にだれＱを生じているのがわかる。
純物がエピタキシャル層９の成長中において、一旦気相
中に飛び出し、それが再びエピタキシャル層中に取りこ
まれる現象をいい、たとえば図３１は代表的なｎｐｎバ
イポーラトランジスタの深さ方向の不純物濃度プロファ
イルを示すが、この図から、ｎ＋ 埋め込み層の不純物
濃度プロファイルにおいてエピタキシャル層（エピ層）
側にだれＱを生じているのがわかる。
【００１７】つまり、オートドーピングとは、エピタキ
シャル成長中に基板から直接不純物が拡散していく、い
わゆる外方拡散とは本質的に異なる現象である。
シャル成長中に基板から直接不純物が拡散していく、い
わゆる外方拡散とは本質的に異なる現象である。
【００１８】まず、（ｉ）の場合、真性ベース領域１９
の不純物濃度を高くすると、バイポーラトランジスタの
重要な特性の１つである電流増幅率ｈＦＥが大きく劣化
してしまう。
の不純物濃度を高くすると、バイポーラトランジスタの
重要な特性の１つである電流増幅率ｈＦＥが大きく劣化
してしまう。
【００１９】なぜなら、ｈＦＥは近似的にｈＦＥ＝ＮＥ
／（ＮＢ ・ＷＢ ） で表わされる（ここで、ＮＥ はエミッタ濃度、ＮＢ
はベース濃度、ＷＢ はベース幅である。）が、ベース
濃度ＮＢ が高くなると、ｈＦＥは低下してしまうため
である。
／（ＮＢ ・ＷＢ ） で表わされる（ここで、ＮＥ はエミッタ濃度、ＮＢ
はベース濃度、ＷＢ はベース幅である。）が、ベース
濃度ＮＢ が高くなると、ｈＦＥは低下してしまうため
である。
【００２０】したがって、通常のバイポーラトランジス
タが有する１００前後のｈＦＥを維持することは困難に
なるため、（ｉ）の方策は実用上困難であった。
タが有する１００前後のｈＦＥを維持することは困難に
なるため、（ｉ）の方策は実用上困難であった。
【００２１】そこで、（ｉｉ）の場合、ｎ− ウェル領
域１０の不純物濃度をあまり低くすると、ｐ− 真性ベ
ース領域１９を形成する不純物の拡散をもたらし、ベー
ス幅ＷＢ の増加を招くため、前記のｈＦＥの式で示さ
れるようにｈＦＥが劣化する、あるいはベース走行時間
が増加するためｆＴ が劣化し、トランジスタの高速化
が阻害されるという問題が引き起こされる。したがって
、ｎ− ウェル領域１０の不純物濃度は実用上約１０１
６ ／ｃｍ３ 程度までしか低くすることができなか
った。
域１０の不純物濃度をあまり低くすると、ｐ− 真性ベ
ース領域１９を形成する不純物の拡散をもたらし、ベー
ス幅ＷＢ の増加を招くため、前記のｈＦＥの式で示さ
れるようにｈＦＥが劣化する、あるいはベース走行時間
が増加するためｆＴ が劣化し、トランジスタの高速化
が阻害されるという問題が引き起こされる。したがって
、ｎ− ウェル領域１０の不純物濃度は実用上約１０１
６ ／ｃｍ３ 程度までしか低くすることができなか
った。
【００２２】そこで、ｎ＋ 埋め込み層３ａのオートド
ーピングによるエピタキシャル層９側への浮き上がりを
極力抑えるために、オートドーピングの少ない不純物を
用いる必要があった。
ーピングによるエピタキシャル層９側への浮き上がりを
極力抑えるために、オートドーピングの少ない不純物を
用いる必要があった。
【００２３】図３２はｎ型の不純物であるリン（Ｐ）、
砒素（Ａｓ）、アンチモン（Ｓｂ）のシリコン中の拡散
係数の温度依存性を示すグラフである。図３２によれば
、ある一定の温度範囲においては、シリコン中の拡散係
数はリン（Ｐ）＞アンチモン（Ｓｂ）＞砒素（Ａｓ）の
順に大きい。しかしながら、オートドーピングは前述し
たように外方拡散とは異なるため、図３２に示されるよ
うな拡散係数自体には依存しない。オートドーピングは
、シリコン・エピタキシャル成長条件や、特にドーパン
トの種類自体で変化し、ｎ型不純物ではリン（Ｐ）＞砒
素（Ａｓ）＞＞アンチモン（Ｓｂ）の順に大きくなる。
砒素（Ａｓ）、アンチモン（Ｓｂ）のシリコン中の拡散
係数の温度依存性を示すグラフである。図３２によれば
、ある一定の温度範囲においては、シリコン中の拡散係
数はリン（Ｐ）＞アンチモン（Ｓｂ）＞砒素（Ａｓ）の
順に大きい。しかしながら、オートドーピングは前述し
たように外方拡散とは異なるため、図３２に示されるよ
うな拡散係数自体には依存しない。オートドーピングは
、シリコン・エピタキシャル成長条件や、特にドーパン
トの種類自体で変化し、ｎ型不純物ではリン（Ｐ）＞砒
素（Ａｓ）＞＞アンチモン（Ｓｂ）の順に大きくなる。
【００２４】以上の理由により、シリコン・エピタキシ
ャル層のスケーリングによって、バイポーラトランジス
タの高速化を図りつつＢＶＣＥＯ を確保するために、
ｎ− ウェル領域１０の不純物濃度を約１０１ ６ ／
ｃｍ３ 程度とし、ｎ＋ 埋め込み層３ａの形成にはア
ンチモン（Ｓｂ）が用いられてきた。
ャル層のスケーリングによって、バイポーラトランジス
タの高速化を図りつつＢＶＣＥＯ を確保するために、
ｎ− ウェル領域１０の不純物濃度を約１０１ ６ ／
ｃｍ３ 程度とし、ｎ＋ 埋め込み層３ａの形成にはア
ンチモン（Ｓｂ）が用いられてきた。
【００２５】また、通常Ｂｉ−ＣＭＯＳ型半導体装置の
製造においては、たとえば図２８に示されるように、ｎ
ｐｎバイポーラトランジスタ２１が形成される領域とし
てのｎ− ウェル領域１０はｐチャネルＭＯＳトランジ
スタ２３が形成される領域としてのｎ− ウェル領域１
２と同時にかつ同一の不純物濃度で形成されていた。ま
た、図２４、図２７に示されるように、ｎｐｎバイポー
ラトランジスタ２１が形成される領域のｎ＋ 埋め込み
層３ａは、ｐチャネルＭＯＳトランジスタ２３が形成さ
れる領域のｎ＋ 埋め込み層５ａと同時にかつ同一不純
物濃度で形成されていた。
製造においては、たとえば図２８に示されるように、ｎ
ｐｎバイポーラトランジスタ２１が形成される領域とし
てのｎ− ウェル領域１０はｐチャネルＭＯＳトランジ
スタ２３が形成される領域としてのｎ− ウェル領域１
２と同時にかつ同一の不純物濃度で形成されていた。ま
た、図２４、図２７に示されるように、ｎｐｎバイポー
ラトランジスタ２１が形成される領域のｎ＋ 埋め込み
層３ａは、ｐチャネルＭＯＳトランジスタ２３が形成さ
れる領域のｎ＋ 埋め込み層５ａと同時にかつ同一不純
物濃度で形成されていた。
【００２６】このため、バイポーラトランジスタの性能
劣化を抑えるために上述のようにｎ− ウェル領域１０
の不純物濃度を１０１６／ｃｍ３ と低くし、かつｎ＋
埋め込み層３ａの形成に不純物としてアンチモン（Ｓ
ｂ）を用いた場合、ｐチャネルＭＯＳトランジスタ２３
が形成される領域のｎ− ウェル領域１２の不純物濃度
も同様に１０１６／ｃｍ３ と低くなってしまう。これ
により、ｐチャネルＭＯＳトランジスタにおいて、ドレ
イン空乏層が延びやすくなり、ソース・ドレイン間のパ
ンチスルーが生じやすくなるという問題があった。ここ
でパンチスルーとは、ドレイン空乏層がソースに近付き
、ドレイン空乏層とソース空乏層がつながってしまい、
ドレイン電界がソース側にまで影響を及ぼしてソース・
ウェル間の拡散電位を低下させるため、チャネルが形成
されていなくてもソース・ドレイン間に電流が流れるよ
うになる現象をいう。このパンチスルー現象の発生のみ
を防止するために、ｎ− ウェル領域１２の不純物濃度
をバイポーラトランジスタが形成される領域のｎ− ウ
ェル領域１０の不純物濃度に比べて高くすることが本願
発明者らによって特開平２−１０６９６１号公報に提案
されている。
劣化を抑えるために上述のようにｎ− ウェル領域１０
の不純物濃度を１０１６／ｃｍ３ と低くし、かつｎ＋
埋め込み層３ａの形成に不純物としてアンチモン（Ｓ
ｂ）を用いた場合、ｐチャネルＭＯＳトランジスタ２３
が形成される領域のｎ− ウェル領域１２の不純物濃度
も同様に１０１６／ｃｍ３ と低くなってしまう。これ
により、ｐチャネルＭＯＳトランジスタにおいて、ドレ
イン空乏層が延びやすくなり、ソース・ドレイン間のパ
ンチスルーが生じやすくなるという問題があった。ここ
でパンチスルーとは、ドレイン空乏層がソースに近付き
、ドレイン空乏層とソース空乏層がつながってしまい、
ドレイン電界がソース側にまで影響を及ぼしてソース・
ウェル間の拡散電位を低下させるため、チャネルが形成
されていなくてもソース・ドレイン間に電流が流れるよ
うになる現象をいう。このパンチスルー現象の発生のみ
を防止するために、ｎ− ウェル領域１２の不純物濃度
をバイポーラトランジスタが形成される領域のｎ− ウ
ェル領域１０の不純物濃度に比べて高くすることが本願
発明者らによって特開平２−１０６９６１号公報に提案
されている。
【００２７】また、図２９に示されるように、ｎ＋ 埋
め込み層３ａはバイポーラトランジスタのコレクタとし
て用いられるため、前述したように、なるべく低抵抗化
、つまり高濃度化されるのが好ましい。しかしながら、
ｎ＋ 埋め込み層３ａの形成に不純物としてアンチモン
（Ｓｂ）を用いると、その高濃度化に限界がある。図３
３はシリコン中への砒素（Ａｓ）、リン（Ｐ）、アンチ
モン（Ｓｂ）の固溶度を示すグラフである。図２８に示
されるように、アンチモン（Ｓｂ）のシリコン中への固
溶度が他のｎ型不純物である砒素（Ａｓ）、リン（Ｐ）
と比べて低い。そのため、ｎ＋ 埋め込み層３ａの形成
にアンチモン（Ｓｂ）を用いると、実用上、最高でも１
０１９／ｃｍ３ 程度の濃度の埋め込み層しか形成する
ことができない。これにより、上述のような１０１６／
ｃｍ３ 程度の低濃度のｎ− ウェル領域１２内にｐチ
ャネルＭＯＳトランジスタが形成されると、相補型ＭＯ
Ｓトランジスタのラッチアップ耐性を改善することが困
難になるという問題点があった。
め込み層３ａはバイポーラトランジスタのコレクタとし
て用いられるため、前述したように、なるべく低抵抗化
、つまり高濃度化されるのが好ましい。しかしながら、
ｎ＋ 埋め込み層３ａの形成に不純物としてアンチモン
（Ｓｂ）を用いると、その高濃度化に限界がある。図３
３はシリコン中への砒素（Ａｓ）、リン（Ｐ）、アンチ
モン（Ｓｂ）の固溶度を示すグラフである。図２８に示
されるように、アンチモン（Ｓｂ）のシリコン中への固
溶度が他のｎ型不純物である砒素（Ａｓ）、リン（Ｐ）
と比べて低い。そのため、ｎ＋ 埋め込み層３ａの形成
にアンチモン（Ｓｂ）を用いると、実用上、最高でも１
０１９／ｃｍ３ 程度の濃度の埋め込み層しか形成する
ことができない。これにより、上述のような１０１６／
ｃｍ３ 程度の低濃度のｎ− ウェル領域１２内にｐチ
ャネルＭＯＳトランジスタが形成されると、相補型ＭＯ
Ｓトランジスタのラッチアップ耐性を改善することが困
難になるという問題点があった。
【００２８】なお、ここでラッチアップとは、相補型Ｍ
ＯＳトランジスタにおいてｐｎｐとｎｐｎの寄生バイポ
ーラトランジスタが形成され、これらのバイポーラトラ
ンジスタが電源電位（ＶＤＤ）と接地電位ＧＮＤ（ＶＳ
Ｓ）との間にｐｎｐｎのサイリスタを構成することによ
り、外来ノイズが一度印加されると、ＶＤＤとＧＮＤと
の間に電流が流れ続け、ついには破壊を招く現象をいう
。
ＯＳトランジスタにおいてｐｎｐとｎｐｎの寄生バイポ
ーラトランジスタが形成され、これらのバイポーラトラ
ンジスタが電源電位（ＶＤＤ）と接地電位ＧＮＤ（ＶＳ
Ｓ）との間にｐｎｐｎのサイリスタを構成することによ
り、外来ノイズが一度印加されると、ＶＤＤとＧＮＤと
の間に電流が流れ続け、ついには破壊を招く現象をいう
。
【００２９】図３４は、たとえば図２９を用いて説明し
たものと同様のＢｉ−ＣＭＯＳ型半導体装置において、
相補型ＭＯＳトランジスタ部分に形成された寄生サイリ
スタの一例を示す模式的な断面図である。図３４におい
てｎ＋ 埋め込み層とｐ＋ 埋め込み層の不純物濃度が
低いと、何らかのサージノイズが印加された場合、これ
らの埋め込み層に電流が流れたときの電圧降下（抵抗Ｒ
ｎ，Ｒｐに相当する電圧降下）が大きくなる。これによ
り、寄生ｐｎｐバイポーラトランジスタＱ１、寄生ｎｐ
ｎバイポーラトランジスタＱ２のエミッタ・ベース間が
バイアスされる。その結果、これらの寄生トランジスタ
が動作することにより、上述のラッチアップ現象が起こ
りやすくなる。
たものと同様のＢｉ−ＣＭＯＳ型半導体装置において、
相補型ＭＯＳトランジスタ部分に形成された寄生サイリ
スタの一例を示す模式的な断面図である。図３４におい
てｎ＋ 埋め込み層とｐ＋ 埋め込み層の不純物濃度が
低いと、何らかのサージノイズが印加された場合、これ
らの埋め込み層に電流が流れたときの電圧降下（抵抗Ｒ
ｎ，Ｒｐに相当する電圧降下）が大きくなる。これによ
り、寄生ｐｎｐバイポーラトランジスタＱ１、寄生ｎｐ
ｎバイポーラトランジスタＱ２のエミッタ・ベース間が
バイアスされる。その結果、これらの寄生トランジスタ
が動作することにより、上述のラッチアップ現象が起こ
りやすくなる。
【００３０】また、他の先行技術として、特開昭６４−
８２６４８号公報には、バイポーラトランジスタ領域の
埋め込み層までの深さをＭＯＳトランジスタ領域の埋め
込み層までの深さよりも浅くした半導体装置が開示され
ている。この半導体装置においては、スケーリング則に
従ってエピタキシャル層の厚みを薄くしていくと、耐圧
ＢＶＣＥＯ を確保することが困難になる。逆に耐圧Ｂ
ＶＣＥＯ を確保しようとすると、上述のようにベース
領域の不純物濃度を高める等の対策が必要となる。ベー
ス領域の不純物濃度を高めると、前述のようにバイポー
ラトランジスタの電流増幅率ｈＦＥが劣化してしまう。 その結果、高い性能を有するバイポーラトランジスタを
維持することは困難になる。
８２６４８号公報には、バイポーラトランジスタ領域の
埋め込み層までの深さをＭＯＳトランジスタ領域の埋め
込み層までの深さよりも浅くした半導体装置が開示され
ている。この半導体装置においては、スケーリング則に
従ってエピタキシャル層の厚みを薄くしていくと、耐圧
ＢＶＣＥＯ を確保することが困難になる。逆に耐圧Ｂ
ＶＣＥＯ を確保しようとすると、上述のようにベース
領域の不純物濃度を高める等の対策が必要となる。ベー
ス領域の不純物濃度を高めると、前述のようにバイポー
ラトランジスタの電流増幅率ｈＦＥが劣化してしまう。 その結果、高い性能を有するバイポーラトランジスタを
維持することは困難になる。
【００３１】さらに、特開平１−２５９５５４号公報に
開示された半導体装置の製造方法によれば、バイポーラ
トランジスタ領域の埋め込み層とＭＯＳトランジスタ領
域の埋め込み層とを形成するために、不純物の種類とし
て拡散係数の異なるものが用いられている。しかしなが
ら、実際には埋め込み層がどのような不純物で形成され
ているかによってその上に形成されるトランジスタの特
性が影響されるわけではない。埋め込み層の位置ととも
にその不純物濃度がトランジスタの性能に大きな影響を
与える。たとえば、バイポーラトランジスタの形成領域
において、拡散係数の大きい不純物を用いてｎ＋ 埋め
込み層を形成し、ｎ＋ 埋め込み層とｐ− ベース層と
によって挟まれた領域を小さくしたとしても、ｎ＋ 埋
め込み層自体の不純物濃度が低いと逆にコレクタ抵抗が
大きくなってしまうなどの他の問題が生じてしまう。こ
のように、埋め込み層の不純物濃度を考慮しなければ、
バイポーラトランジスタの性能を維持することは困難で
ある。
開示された半導体装置の製造方法によれば、バイポーラ
トランジスタ領域の埋め込み層とＭＯＳトランジスタ領
域の埋め込み層とを形成するために、不純物の種類とし
て拡散係数の異なるものが用いられている。しかしなが
ら、実際には埋め込み層がどのような不純物で形成され
ているかによってその上に形成されるトランジスタの特
性が影響されるわけではない。埋め込み層の位置ととも
にその不純物濃度がトランジスタの性能に大きな影響を
与える。たとえば、バイポーラトランジスタの形成領域
において、拡散係数の大きい不純物を用いてｎ＋ 埋め
込み層を形成し、ｎ＋ 埋め込み層とｐ− ベース層と
によって挟まれた領域を小さくしたとしても、ｎ＋ 埋
め込み層自体の不純物濃度が低いと逆にコレクタ抵抗が
大きくなってしまうなどの他の問題が生じてしまう。こ
のように、埋め込み層の不純物濃度を考慮しなければ、
バイポーラトランジスタの性能を維持することは困難で
ある。
【００３２】この発明の目的は、上記のような問題点を
解消することであり、バイポーラトランジスタの性能を
維持するとともに、電界効果トランジスタのソース・ド
レイン間のパンチスルーの発生を防止し、かつ相補型の
絶縁ゲート電界効果トランジスタの部分でのラッチアッ
プ耐性を改善することが可能な、相補型の絶縁ゲート電
界効果トランジスタとバイポーラトランジスタとが混在
した半導体装置およびその製造方法を提供することであ
る。
解消することであり、バイポーラトランジスタの性能を
維持するとともに、電界効果トランジスタのソース・ド
レイン間のパンチスルーの発生を防止し、かつ相補型の
絶縁ゲート電界効果トランジスタの部分でのラッチアッ
プ耐性を改善することが可能な、相補型の絶縁ゲート電
界効果トランジスタとバイポーラトランジスタとが混在
した半導体装置およびその製造方法を提供することであ
る。
【００３３】
【課題を解決するための手段】この発明の１つの局面に
従った半導体装置は、半導体基板と、第１埋め込み半導
体層と、第２埋め込み半導体層と、第１半導体層と、第
２半導体層と、バイポーラトランジスタと、電界効果ト
ランジスタとを備える。半導体基板は主表面を有する。 第１埋め込み半導体層は第１導電型の不純物を第１の濃
度で含有し、半導体基板の主表面に形成されている。第
２埋め込み半導体層は、第１導電型の不純物を第１の濃
度よりも高い第２の濃度で含有し、半導体基板の主表面
に形成されている。第１導電型の第１半導体層は第１埋
め込み半導体層の上に形成されている。第１導電型の第
２半導体層は第２埋め込み半導体層の上に形成されてい
る。バイポーラトランジスタは第２導電型の半導体領域
をベースとし、第１半導体層の領域内に形成されている
。第２導電型の電界効果トランジスタは第２半導体層の
領域内に形成されている。
従った半導体装置は、半導体基板と、第１埋め込み半導
体層と、第２埋め込み半導体層と、第１半導体層と、第
２半導体層と、バイポーラトランジスタと、電界効果ト
ランジスタとを備える。半導体基板は主表面を有する。 第１埋め込み半導体層は第１導電型の不純物を第１の濃
度で含有し、半導体基板の主表面に形成されている。第
２埋め込み半導体層は、第１導電型の不純物を第１の濃
度よりも高い第２の濃度で含有し、半導体基板の主表面
に形成されている。第１導電型の第１半導体層は第１埋
め込み半導体層の上に形成されている。第１導電型の第
２半導体層は第２埋め込み半導体層の上に形成されてい
る。バイポーラトランジスタは第２導電型の半導体領域
をベースとし、第１半導体層の領域内に形成されている
。第２導電型の電界効果トランジスタは第２半導体層の
領域内に形成されている。
【００３４】この発明のもう１つの局面に従った半導体
装置の製造方法によれば、まず、第１導電型の不純物を
第１の濃度で含有する第１埋め込み半導体層が半導体基
板の主表面に形成される。第１導電型の不純物を第１の
濃度よりも高い第２の濃度で含有する第２埋め込み半導
体層は半導体基板の主表面に形成される。第１導電型の
第１半導体層は第１埋め込み半導体層の上に形成される
。第１導電型の第２半導体層は第２埋め込み半導体層の
上に形成される。第２導電型の半導体領域をベースとす
るバイポーラトランジスタは第１半導体層の領域内に形
成される。第２導電型の電界効果トランジスタは第２半
導体層の領域内に形成される。
装置の製造方法によれば、まず、第１導電型の不純物を
第１の濃度で含有する第１埋め込み半導体層が半導体基
板の主表面に形成される。第１導電型の不純物を第１の
濃度よりも高い第２の濃度で含有する第２埋め込み半導
体層は半導体基板の主表面に形成される。第１導電型の
第１半導体層は第１埋め込み半導体層の上に形成される
。第１導電型の第２半導体層は第２埋め込み半導体層の
上に形成される。第２導電型の半導体領域をベースとす
るバイポーラトランジスタは第１半導体層の領域内に形
成される。第２導電型の電界効果トランジスタは第２半
導体層の領域内に形成される。
【００３５】
【作用】この発明に従った半導体装置においては、電界
効果トランジスタが形成される領域の下部の第２埋め込
み半導体層の不純物濃度が第１埋め込み半導体層の不純
物濃度よりも高いため、その電界効果トランジスタのド
レイン空乏層の半導体基板に向かう方向への延びが著し
く抑えられる。これにより、第２半導体層内部に形成さ
れる電界効果トランジスタのソース・ドレイン間のパン
チスルーの発生が防止され得る。
効果トランジスタが形成される領域の下部の第２埋め込
み半導体層の不純物濃度が第１埋め込み半導体層の不純
物濃度よりも高いため、その電界効果トランジスタのド
レイン空乏層の半導体基板に向かう方向への延びが著し
く抑えられる。これにより、第２半導体層内部に形成さ
れる電界効果トランジスタのソース・ドレイン間のパン
チスルーの発生が防止され得る。
【００３６】また、電界効果トランジスタが形成される
領域の下部の第２埋め込み半導体層の不純物濃度が高い
ため、寄生サイリスタを構成する２つの寄生バイポーラ
トランジスタが動作しがたくなる。これにより、相補型
の絶縁ゲート電界効果トランジスタとバイポーラトラン
ジスタとが混在した半導体装置において、ラッチアップ
耐性を改善することができる。
領域の下部の第２埋め込み半導体層の不純物濃度が高い
ため、寄生サイリスタを構成する２つの寄生バイポーラ
トランジスタが動作しがたくなる。これにより、相補型
の絶縁ゲート電界効果トランジスタとバイポーラトラン
ジスタとが混在した半導体装置において、ラッチアップ
耐性を改善することができる。
【００３７】さらに、上記のように相補型の絶縁ゲート
電界効果トランジスタ部分の性能を改善した状態で、バ
イポーラトランジスタ部分も劣化することなく、所望の
性能を維持することができる。
電界効果トランジスタ部分の性能を改善した状態で、バ
イポーラトランジスタ部分も劣化することなく、所望の
性能を維持することができる。
【００３８】
【実施例】この発明の実施例について図を参照して説明
する。
する。
【００３９】第１の実施例
図１〜図１０はこの発明に従ったＢｉ−ＣＭＯＳ型半導
体装置の製造方法の一実施例を工程順に示す断面図であ
る。
体装置の製造方法の一実施例を工程順に示す断面図であ
る。
【００４０】図１を参照して、ｐ型シリコン半導体基板
１の全面上にたとえば、熱酸化等により約１０００〜３
０００オングストロームのシリコン酸化膜が形成される
。このシリコン酸化膜を通常の写真製版技術とシリコン
酸化膜エッチング技術を用いてパターニングすることに
より、ｐ型シリコン半導体基板１の所定の表面領域のみ
を露出するようにシリコン酸化膜２ａ，２ｂが形成され
る。その後、このシリコン酸化膜２ａ，２ｂをマスクと
して用いて、ｎ型の不純物としてアンチモン（Ｓｂ）が
約５０ｋｅＶで約１．０〜５．０×１０１５／ｃｍ２
のドーズ量でｐ型シリコン半導体基板１内にイオン注入
される。これにより、その上方に後にｎｐｎバイポーラ
トランジスタが形成されるべき領域にｎ＋ 拡散層３が
形成される。
１の全面上にたとえば、熱酸化等により約１０００〜３
０００オングストロームのシリコン酸化膜が形成される
。このシリコン酸化膜を通常の写真製版技術とシリコン
酸化膜エッチング技術を用いてパターニングすることに
より、ｐ型シリコン半導体基板１の所定の表面領域のみ
を露出するようにシリコン酸化膜２ａ，２ｂが形成され
る。その後、このシリコン酸化膜２ａ，２ｂをマスクと
して用いて、ｎ型の不純物としてアンチモン（Ｓｂ）が
約５０ｋｅＶで約１．０〜５．０×１０１５／ｃｍ２
のドーズ量でｐ型シリコン半導体基板１内にイオン注入
される。これにより、その上方に後にｎｐｎバイポーラ
トランジスタが形成されるべき領域にｎ＋ 拡散層３が
形成される。
【００４１】次に図２を参照して、全面上にフォト・レ
ジスト膜が塗布される。このフォト・レジスト膜がパタ
ーニングされることにより、シリコン酸化膜２ｂの所定
の表面領域のみを露出するようにフォト・レジスト膜４
が形成される。このフォト・レジスト膜４を用いてエッ
チングされることにより、ｐ型シリコン半導体基板１の
所定の表面領域のみを露出するようにシリコン酸化膜２
ｂ，２ｃが形成される。フォト・レジスト膜４をマスク
として用いて、ｎ型不純物としての砒素（Ａｓ）が約５
０ｋｅＶで約１．０〜５．０×１０１６／ｃｍ２ のド
ーズ量でｐ型シリコン半導体基板１内にイオン注入され
る。 これにより、その上方に後にｐチャネルＭＯＳトランジ
スタが形成されるべき領域にｎ＋ 拡散層５１が形成さ
れる。
ジスト膜が塗布される。このフォト・レジスト膜がパタ
ーニングされることにより、シリコン酸化膜２ｂの所定
の表面領域のみを露出するようにフォト・レジスト膜４
が形成される。このフォト・レジスト膜４を用いてエッ
チングされることにより、ｐ型シリコン半導体基板１の
所定の表面領域のみを露出するようにシリコン酸化膜２
ｂ，２ｃが形成される。フォト・レジスト膜４をマスク
として用いて、ｎ型不純物としての砒素（Ａｓ）が約５
０ｋｅＶで約１．０〜５．０×１０１６／ｃｍ２ のド
ーズ量でｐ型シリコン半導体基板１内にイオン注入され
る。 これにより、その上方に後にｐチャネルＭＯＳトランジ
スタが形成されるべき領域にｎ＋ 拡散層５１が形成さ
れる。
【００４２】さらに、図３に示すように、シリコン酸化
膜２ａ，２ｂ，２ｃとフォト・レジスト膜４が除去され
た後、再び、全面上に熱酸化等により約１０００〜２０
００オングストロームの膜厚を有するシリコン酸化膜６
が形成される。このシリコン酸化膜６の上にはフォト・
レジスト膜が塗布され、パターニングされることにより
、シリコン酸化膜６の所定の表面領域のみを露出するよ
うにフォト・レジスト膜７ａ，７ｂが形成される。この
フォト・レジスト膜７ａ，７ｂをマスクとして用いて、
ｐ型不純物であるボロン（Ｂ）が約５０ｋｅＶで約１．
０〜５．０×１０１３／ｃｍ２ のドーズ量でシリコン
酸化膜６越しにｐ型シリコン半導体基板１内にイオン注
入される。これにより、その上方に後にｎチャネルＭＯ
Ｓトランジスタが形成されるべき領域にｐ＋ 拡散層８
が形成される。
膜２ａ，２ｂ，２ｃとフォト・レジスト膜４が除去され
た後、再び、全面上に熱酸化等により約１０００〜２０
００オングストロームの膜厚を有するシリコン酸化膜６
が形成される。このシリコン酸化膜６の上にはフォト・
レジスト膜が塗布され、パターニングされることにより
、シリコン酸化膜６の所定の表面領域のみを露出するよ
うにフォト・レジスト膜７ａ，７ｂが形成される。この
フォト・レジスト膜７ａ，７ｂをマスクとして用いて、
ｐ型不純物であるボロン（Ｂ）が約５０ｋｅＶで約１．
０〜５．０×１０１３／ｃｍ２ のドーズ量でシリコン
酸化膜６越しにｐ型シリコン半導体基板１内にイオン注
入される。これにより、その上方に後にｎチャネルＭＯ
Ｓトランジスタが形成されるべき領域にｐ＋ 拡散層８
が形成される。
【００４３】図４に示すように、シリコン酸化膜６、フ
ォトレジスト膜７ａ，７ｂが除去される。
ォトレジスト膜７ａ，７ｂが除去される。
【００４４】図５を参照して、全面上にシリコンがエピ
タキシャル成長させられる。これにより、約０．５〜２
μｍの厚みを有するエピタキシャル層９が形成される。 このとき、エピタキシャル成長中の熱処理工程により、
ｎ＋ 拡散層３，５１とｐ＋ 拡散層８がそれぞれ、ｎ
＋ 埋め込み層３ａ，５１ａとｐ＋ 埋め込み層８ａと
なる。ｎ＋ 埋め込み層３ａは約１０１９／ｃｍ３ 程
度の不純物濃度を有する。ｎ＋ 埋め込み層５１ａは約
１０２０／ｃｍ３ 程度の不純物濃度を有する。ｐ＋
埋め込み層８ａは約１０１７／ｃｍ３ 程度の不純物濃
度を有する。
タキシャル成長させられる。これにより、約０．５〜２
μｍの厚みを有するエピタキシャル層９が形成される。 このとき、エピタキシャル成長中の熱処理工程により、
ｎ＋ 拡散層３，５１とｐ＋ 拡散層８がそれぞれ、ｎ
＋ 埋め込み層３ａ，５１ａとｐ＋ 埋め込み層８ａと
なる。ｎ＋ 埋め込み層３ａは約１０１９／ｃｍ３ 程
度の不純物濃度を有する。ｎ＋ 埋め込み層５１ａは約
１０２０／ｃｍ３ 程度の不純物濃度を有する。ｐ＋
埋め込み層８ａは約１０１７／ｃｍ３ 程度の不純物濃
度を有する。
【００４５】さらに、図６に示すように、後にｎｐｎバ
イポーラトランジスタとｐチャネルＭＯＳトランジスタ
が形成される領域のみに、リン（Ｐ）が選択的に約１．
０〜５．０×１０１２／ｃｍ２ のドーズ量でイオン注
入される。これにより、ｎ＋ 埋め込み層３ａ，５１ａ
のそれぞれ上方に同時にｎ− ウェル領域１０，１２が
形成される。また、同様に、後にｎチャネルＭＯＳトラ
ンジスタが形成される領域のみに、ボロン（Ｂ）が選択
的に約１．０〜５．０×１０１２／ｃｍ２ のドーズ量
でイオン注入される。これにより、ｐ＋ 埋め込み層８
ａの上方にｐ− ウェル領域１１が形成される。
イポーラトランジスタとｐチャネルＭＯＳトランジスタ
が形成される領域のみに、リン（Ｐ）が選択的に約１．
０〜５．０×１０１２／ｃｍ２ のドーズ量でイオン注
入される。これにより、ｎ＋ 埋め込み層３ａ，５１ａ
のそれぞれ上方に同時にｎ− ウェル領域１０，１２が
形成される。また、同様に、後にｎチャネルＭＯＳトラ
ンジスタが形成される領域のみに、ボロン（Ｂ）が選択
的に約１．０〜５．０×１０１２／ｃｍ２ のドーズ量
でイオン注入される。これにより、ｐ＋ 埋め込み層８
ａの上方にｐ− ウェル領域１１が形成される。
【００４６】図７に示すように、たとえば、ＬＯＣＯＳ
（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎｏｆ Ｓｉｌｉ
ｃｏｎ）法を用いて互いに間隔を有するように素子分離
用酸化膜１３ａ〜１３ｅが形成される。
（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎｏｆ Ｓｉｌｉ
ｃｏｎ）法を用いて互いに間隔を有するように素子分離
用酸化膜１３ａ〜１３ｅが形成される。
【００４７】その後、図８に示すように、素子分離用酸
化膜１３ａと１３ｂとの間の領域にたとえば、リン（Ｐ
）等のｎ型不純物がｎ− ウェル領域１０内に拡散させ
ることにより、コレクタ引出し用のｎ＋ 拡散層１４が
形成される。
化膜１３ａと１３ｂとの間の領域にたとえば、リン（Ｐ
）等のｎ型不純物がｎ− ウェル領域１０内に拡散させ
ることにより、コレクタ引出し用のｎ＋ 拡散層１４が
形成される。
【００４８】図９に示すように、ＭＯＳトランジスタの
ゲート酸化膜１５ａ，１５ｂ、ゲート電極１６ａ，１６
ｂ、ｎ＋ ソース・ドレイン拡散層１７ａ，１７ｂ、ｐ
＋ ソース・ドレイン拡散層１８ａ，１８ｂ、ベース引
出し用のｐ＋ 拡散層１８ｃが形成される。最後にｐ−
ベース領域１９、ｎ＋ エミッタ領域２０が形成され
ることにより、ｎｐｎバイポーラトランジスタ２１、ｎ
チャネルＭＯＳトランジスタ２２、ｐチャネルＭＯＳト
ランジスタ２３が形成される。その後、従来の大規模集
積回路装置（ＬＳＩ）と同様にコンタクトホールやアル
ミニウム配線層が形成されることにより、各トランジス
タ間に配線が施される。このようにしてこの発明に従っ
たＢｉ−ＣＭＯＳ型の半導体装置が完成する。
ゲート酸化膜１５ａ，１５ｂ、ゲート電極１６ａ，１６
ｂ、ｎ＋ ソース・ドレイン拡散層１７ａ，１７ｂ、ｐ
＋ ソース・ドレイン拡散層１８ａ，１８ｂ、ベース引
出し用のｐ＋ 拡散層１８ｃが形成される。最後にｐ−
ベース領域１９、ｎ＋ エミッタ領域２０が形成され
ることにより、ｎｐｎバイポーラトランジスタ２１、ｎ
チャネルＭＯＳトランジスタ２２、ｐチャネルＭＯＳト
ランジスタ２３が形成される。その後、従来の大規模集
積回路装置（ＬＳＩ）と同様にコンタクトホールやアル
ミニウム配線層が形成されることにより、各トランジス
タ間に配線が施される。このようにしてこの発明に従っ
たＢｉ−ＣＭＯＳ型の半導体装置が完成する。
【００４９】上記実施例によれば、砒素（Ａｓ）の方が
アンチモン（Ｓｂ）に比べてシリコン中への固溶度が高
いため、ｎ＋ 埋め込み層５１ａの不純物濃度が約１０
２０／ｃｍ３ 程度となり、ｎ＋ 埋め込み層３ａの不
純物濃度が約１０１９／ｃｍ３ 程度となる。このよう
に、ＭＯＳトランジスタが形成される領域のｎ＋埋め込
み層５１ａの不純物濃度がバイポーラトランジスタ形成
領域のｎ＋ 埋め込み層３ａよりも１桁高くなる。これ
により、ｎ− ウェル領域１２に形成されたｐチャネル
ＭＯＳトランジスタ２３のｐ＋ ソース・ドレイン拡散
層１８ａ，１８ｂ間のパンチスルーの発生が防止される
とともに、ｎチャネルＭＯＳトランジスタ２２とｐチャ
ネルＭＯＳトランジスタ２３とが形成されるＣＭＯＳ領
域でのラッチアップ耐性が改善され得る。
アンチモン（Ｓｂ）に比べてシリコン中への固溶度が高
いため、ｎ＋ 埋め込み層５１ａの不純物濃度が約１０
２０／ｃｍ３ 程度となり、ｎ＋ 埋め込み層３ａの不
純物濃度が約１０１９／ｃｍ３ 程度となる。このよう
に、ＭＯＳトランジスタが形成される領域のｎ＋埋め込
み層５１ａの不純物濃度がバイポーラトランジスタ形成
領域のｎ＋ 埋め込み層３ａよりも１桁高くなる。これ
により、ｎ− ウェル領域１２に形成されたｐチャネル
ＭＯＳトランジスタ２３のｐ＋ ソース・ドレイン拡散
層１８ａ，１８ｂ間のパンチスルーの発生が防止される
とともに、ｎチャネルＭＯＳトランジスタ２２とｐチャ
ネルＭＯＳトランジスタ２３とが形成されるＣＭＯＳ領
域でのラッチアップ耐性が改善され得る。
【００５０】第２の実施例
上記第１の実施例においては、ｎ＋ 埋め込み層３ａと
５１ａとはそれぞれ、アンチモン（Ｓｂ）と砒素（Ａｓ
）の異なる不純物を用いて形成されている。以下のよう
にアンチモン（Ｓｂ）と砒素（Ａｓ）を用いてｎ＋ 埋
め込み層３ａと５２ａとを形成してもよい。
５１ａとはそれぞれ、アンチモン（Ｓｂ）と砒素（Ａｓ
）の異なる不純物を用いて形成されている。以下のよう
にアンチモン（Ｓｂ）と砒素（Ａｓ）を用いてｎ＋ 埋
め込み層３ａと５２ａとを形成してもよい。
【００５１】図１１〜図１５はこの発明に従った半導体
装置における埋め込み層の形成方法の他の実施例を工程
順に示す断面図である。図１１を参照して、その上方に
後にｎｐｎバイポーラトランジスタとｐチャネルＭＯＳ
トランジスタとが形成される領域に、上記第１の実施例
と同様の方法でシリコン酸化膜２ａ，２ｂ，２ｃを形成
し、これをマスクとして用いてアンチモン（Ｓｂ）が上
記第１の実施例と同一の注入条件でｐ型シリコン半導体
基板１内にイオン注入される。これにより、ｎ＋ 拡散
層３，５２が形成される。
装置における埋め込み層の形成方法の他の実施例を工程
順に示す断面図である。図１１を参照して、その上方に
後にｎｐｎバイポーラトランジスタとｐチャネルＭＯＳ
トランジスタとが形成される領域に、上記第１の実施例
と同様の方法でシリコン酸化膜２ａ，２ｂ，２ｃを形成
し、これをマスクとして用いてアンチモン（Ｓｂ）が上
記第１の実施例と同一の注入条件でｐ型シリコン半導体
基板１内にイオン注入される。これにより、ｎ＋ 拡散
層３，５２が形成される。
【００５２】次に、図１２に示すように、上記第１の実
施例と同様に、その上方に後にｐチャネルＭＯＳトラン
ジスタが形成される領域にのみ、つまり、ｎ＋ 拡散層
５２の領域のみに砒素（Ａｓ）が上記第１の実施例と同
一の注入条件でシリコン酸化膜２ｂ，２ｃをマスクとし
て用いてイオン注入される。このとき、ｎ＋ 拡散層３
の領域はフォト・レジスト膜４で覆われている。このよ
うにして、ｐチャネルＭＯＳトランジスタ形成領域のｎ
＋ 拡散層５２が形成されても、上記第１の実施例と同
様の効果が得られる。
施例と同様に、その上方に後にｐチャネルＭＯＳトラン
ジスタが形成される領域にのみ、つまり、ｎ＋ 拡散層
５２の領域のみに砒素（Ａｓ）が上記第１の実施例と同
一の注入条件でシリコン酸化膜２ｂ，２ｃをマスクとし
て用いてイオン注入される。このとき、ｎ＋ 拡散層３
の領域はフォト・レジスト膜４で覆われている。このよ
うにして、ｐチャネルＭＯＳトランジスタ形成領域のｎ
＋ 拡散層５２が形成されても、上記第１の実施例と同
様の効果が得られる。
【００５３】なお、図１３および図１４に示されるｐ＋
拡散層８の形成工程は図３および図４で示される工程
と同様である。また、以降の工程は上記第１の実施例と
まったく同様である。
拡散層８の形成工程は図３および図４で示される工程
と同様である。また、以降の工程は上記第１の実施例と
まったく同様である。
【００５４】以上のようにして図１５に示されるように
この発明に従ったＢｉ−ＣＭＯＳ型の半導体装置が完成
する。なお、エピタキシャル層９の成長中の熱処理工程
により、ｎ＋ 拡散層３，５２とｐ＋ 拡散層８がそれ
ぞれ、ｎ＋ 埋め込み層３ａ，５２ａとｐ＋ 埋め込み
層８ａとなる。
この発明に従ったＢｉ−ＣＭＯＳ型の半導体装置が完成
する。なお、エピタキシャル層９の成長中の熱処理工程
により、ｎ＋ 拡散層３，５２とｐ＋ 拡散層８がそれ
ぞれ、ｎ＋ 埋め込み層３ａ，５２ａとｐ＋ 埋め込み
層８ａとなる。
【００５５】なお、第２の実施例ではアンチモンを注入
した後に、砒素をｎ＋ 拡散層５２の領域のみに追加注
入するという方法をとっているが、これは以下の理由に
よる。
した後に、砒素をｎ＋ 拡散層５２の領域のみに追加注
入するという方法をとっているが、これは以下の理由に
よる。
【００５６】つまり、第１の実施例では砒素およびアン
チモンは別々の写真製版工程によって形成された注入マ
スク（シリコン酸化膜２ａ，２ｂとフォトレジスト膜４
）を用いてそれぞれ注入されていることになる。しかし
、これによれば、図２に示されるフォトレジスト膜４を
写真製版技術を用いてパターニングする際にｎ＋ 拡散
層３に対する重ね合わせずれを起こしてしまい、ｎ＋
拡散層３と５１をセルフアラインで形成できないという
問題点がある。一方、第２の実施例によれば、砒素およ
びアンチモンは同一の写真製版工程によって形成された
注入マスク（シリコン酸化膜２ａ，２ｂ，２ｃ）を用い
てそれぞれ注入されているので、ｎ＋ 拡散層３と５２
がセルフアラインで形成され得る。
チモンは別々の写真製版工程によって形成された注入マ
スク（シリコン酸化膜２ａ，２ｂとフォトレジスト膜４
）を用いてそれぞれ注入されていることになる。しかし
、これによれば、図２に示されるフォトレジスト膜４を
写真製版技術を用いてパターニングする際にｎ＋ 拡散
層３に対する重ね合わせずれを起こしてしまい、ｎ＋
拡散層３と５１をセルフアラインで形成できないという
問題点がある。一方、第２の実施例によれば、砒素およ
びアンチモンは同一の写真製版工程によって形成された
注入マスク（シリコン酸化膜２ａ，２ｂ，２ｃ）を用い
てそれぞれ注入されているので、ｎ＋ 拡散層３と５２
がセルフアラインで形成され得る。
【００５７】ｎ＋ 拡散層３と５１を別々に不純物イオ
ンを注入して形成する場合においてもセルフアラインで
形成可能であるが、写真製版工程が１回余分に必要とな
るという問題点がある。図１６〜図１８はこの場合の製
造方法の実施例を工程順に示す断面図である。
ンを注入して形成する場合においてもセルフアラインで
形成可能であるが、写真製版工程が１回余分に必要とな
るという問題点がある。図１６〜図１８はこの場合の製
造方法の実施例を工程順に示す断面図である。
【００５８】まず、図１６に示すように第１および第２
の実施例の場合と同様にして、ｐ型シリコン半導体基板
１の全面上にたとえば熱酸化により約１０００〜３００
０Åのシリコン酸化膜が形成される。このシリコン酸化
膜を通常の写真製版技術およびシリコン酸化膜エッチン
グ技術を用いてパターニングすることにより、ｐ型シリ
コン半導体基板１の所定の表面領域のみを露出するよう
にシリコン酸化膜２ａ，２ｂ，２ｃが形成される。
の実施例の場合と同様にして、ｐ型シリコン半導体基板
１の全面上にたとえば熱酸化により約１０００〜３００
０Åのシリコン酸化膜が形成される。このシリコン酸化
膜を通常の写真製版技術およびシリコン酸化膜エッチン
グ技術を用いてパターニングすることにより、ｐ型シリ
コン半導体基板１の所定の表面領域のみを露出するよう
にシリコン酸化膜２ａ，２ｂ，２ｃが形成される。
【００５９】次に、図１７に示すように全面上にフォト
レジスト膜を塗布した後、パターニングし、フォトレジ
スト膜４ａを形成する。このフォトレジスト膜４ａおよ
びシリコン酸化膜２ａ，２ｂ，２ｃをマスクとして、ア
ンチモン（Ｓｂ）を約５０ｋｅＶで約１．０〜５．０×
１０１ ５ ／ｃｍ２ のドーズ量で注入し、後にｎｐ
ｎバイポーラトランジスタが形成される領域にのみｎ＋
拡散層３を形成する。
レジスト膜を塗布した後、パターニングし、フォトレジ
スト膜４ａを形成する。このフォトレジスト膜４ａおよ
びシリコン酸化膜２ａ，２ｂ，２ｃをマスクとして、ア
ンチモン（Ｓｂ）を約５０ｋｅＶで約１．０〜５．０×
１０１ ５ ／ｃｍ２ のドーズ量で注入し、後にｎｐ
ｎバイポーラトランジスタが形成される領域にのみｎ＋
拡散層３を形成する。
【００６０】続いて図１８に示すようにフォトレジスト
膜４ａを除去した後、全面上にフォトレジスト膜を塗布
して、パターニングし、フォトレジスト膜４ｂを形成す
る。このフォトレジスト膜４ｂおよびシリコン酸化膜２
ａ，２ｂ，２ｃをマスクとして、砒素（Ａｓ）を約５０
ｋｅＶで約１．０〜５．０×１０１６ ／ｃｍ２ のド
ーズ量で注入し、後にｐチャネルＭＯＳトランジスタが
形成される領域にのみｎ＋ 拡散層５１を形成する。
膜４ａを除去した後、全面上にフォトレジスト膜を塗布
して、パターニングし、フォトレジスト膜４ｂを形成す
る。このフォトレジスト膜４ｂおよびシリコン酸化膜２
ａ，２ｂ，２ｃをマスクとして、砒素（Ａｓ）を約５０
ｋｅＶで約１．０〜５．０×１０１６ ／ｃｍ２ のド
ーズ量で注入し、後にｐチャネルＭＯＳトランジスタが
形成される領域にのみｎ＋ 拡散層５１を形成する。
【００６１】以上のようにすれば、セルフアラインで形
成可能であるが、写真製版工程がｎ＋ 拡散層３と５１
の形成に計３回と１回余分に必要となり、製造コストが
増加するという問題点がある。
成可能であるが、写真製版工程がｎ＋ 拡散層３と５１
の形成に計３回と１回余分に必要となり、製造コストが
増加するという問題点がある。
【００６２】第３の実施例
上記２つの実施例はｎｐｎバイポーラトランジスタを形
成する場合を示しているが、ここではｐｎｐバイポーラ
トランジスタを形成する場合について説明する。
成する場合を示しているが、ここではｐｎｐバイポーラ
トランジスタを形成する場合について説明する。
【００６３】図１９〜図２３はｐｎｐバイポーラトラン
ジスタを含むＢｉ−ＣＭＯＳ型の半導体装置を形成する
場合において、埋め込み層の形成方法の一実施例を工程
順に示す断面図である。
ジスタを含むＢｉ−ＣＭＯＳ型の半導体装置を形成する
場合において、埋め込み層の形成方法の一実施例を工程
順に示す断面図である。
【００６４】図１９を参照して、ｐ型シリコン半導体基
板１の主表面にたとえば、熱酸化法等を用いて約１００
０〜２０００オングストロームのシリコン酸化膜２４が
形成される。このシリコン酸化膜２４の上にはフォト・
レジスト膜が形成される。このフォト・レジスト膜をパ
ターニングすることにより、シリコン酸化膜２４の所定
の平面領域のみを露出するようにフォト・レジスト膜２
５ａ，２５ｂ，２５ｃが形成される。このフォト・レジ
スト膜２５ａ，２５ｂ，２５ｃをマスクとして用いて、
ボロン（Ｂ）がたとえば約５０ｋｅＶで約１．０〜５．
０×１０１３／ｃｍ２ のドーズ量で矢印で示されるよ
うにシリコン酸化膜２４越しにｐ型シリコン半導体基板
１内にイオン注入される。これにより、その上方に後に
ｐｎｐバイポーラトランジスタとｎチャネルＭＯＳトラ
ンジスタが形成されるべき領域にｐ＋ 拡散層２６，８
１が形成される。
板１の主表面にたとえば、熱酸化法等を用いて約１００
０〜２０００オングストロームのシリコン酸化膜２４が
形成される。このシリコン酸化膜２４の上にはフォト・
レジスト膜が形成される。このフォト・レジスト膜をパ
ターニングすることにより、シリコン酸化膜２４の所定
の平面領域のみを露出するようにフォト・レジスト膜２
５ａ，２５ｂ，２５ｃが形成される。このフォト・レジ
スト膜２５ａ，２５ｂ，２５ｃをマスクとして用いて、
ボロン（Ｂ）がたとえば約５０ｋｅＶで約１．０〜５．
０×１０１３／ｃｍ２ のドーズ量で矢印で示されるよ
うにシリコン酸化膜２４越しにｐ型シリコン半導体基板
１内にイオン注入される。これにより、その上方に後に
ｐｎｐバイポーラトランジスタとｎチャネルＭＯＳトラ
ンジスタが形成されるべき領域にｐ＋ 拡散層２６，８
１が形成される。
【００６５】次に、図２０に示すように、全面上にフォ
ト・レジスト膜が形成される。その上方に後にｎチャネ
ルＭＯＳトランジスタが形成されるべき領域のみを露出
するようにそのフォト・レジスト膜が選択的に除去され
る。これにより、フォト・レジスト膜２７ａ，２７ｂが
形成される。その後、このフォト・レジスト膜２７ａ，
２７ｂをマスクとして用いて、ボロン（Ｂ）がたとえば
約５０ｋｅＶで約１．０〜５．０×１０１３／ｃｍ２
のドーズ量でシリコン酸化膜２４越しにｐ＋ 拡散層８
１にのみイオン注入される。
ト・レジスト膜が形成される。その上方に後にｎチャネ
ルＭＯＳトランジスタが形成されるべき領域のみを露出
するようにそのフォト・レジスト膜が選択的に除去され
る。これにより、フォト・レジスト膜２７ａ，２７ｂが
形成される。その後、このフォト・レジスト膜２７ａ，
２７ｂをマスクとして用いて、ボロン（Ｂ）がたとえば
約５０ｋｅＶで約１．０〜５．０×１０１３／ｃｍ２
のドーズ量でシリコン酸化膜２４越しにｐ＋ 拡散層８
１にのみイオン注入される。
【００６６】図２１に示すように、シリコン酸化膜２４
とフォト・レジスト膜２５ａ，２５ｂ，２５ｃ，２７ａ
，２７ｂが除去される。その後、再び、シリコン酸化膜
が全面上に形成される。その上方に後にｐチャネルＭＯ
Ｓトランジスタが形成されるべき領域のみを露出するよ
うに、そのシリコン酸化膜が選択的に除去されることに
より、シリコン酸化膜２８ａ，２８ｂが形成される。 このシリコン酸化膜２８ａ，２８ｂをマスクとして用い
、砒素（Ａｓ）が約５０ｋｅＶで約１．０〜５．０×１
０１６／ｃｍ２ 程度のドーズ量で矢印で示されるよう
にｐ型シリコン半導体基板１内にイオン注入される。こ
れにより、ｎ＋ 拡散層５１が形成される。
とフォト・レジスト膜２５ａ，２５ｂ，２５ｃ，２７ａ
，２７ｂが除去される。その後、再び、シリコン酸化膜
が全面上に形成される。その上方に後にｐチャネルＭＯ
Ｓトランジスタが形成されるべき領域のみを露出するよ
うに、そのシリコン酸化膜が選択的に除去されることに
より、シリコン酸化膜２８ａ，２８ｂが形成される。 このシリコン酸化膜２８ａ，２８ｂをマスクとして用い
、砒素（Ａｓ）が約５０ｋｅＶで約１．０〜５．０×１
０１６／ｃｍ２ 程度のドーズ量で矢印で示されるよう
にｐ型シリコン半導体基板１内にイオン注入される。こ
れにより、ｎ＋ 拡散層５１が形成される。
【００６７】図２２に示すように、シリコン酸化膜２８
ａ、２８ｂが除去される。その後、第１の実施例の場合
と同様に図５に示されるように、シリコンが全面上にエ
ピタキシャル成長させられる。このとき、ｐ＋ 拡散層
２６，８１とｎ＋ 拡散層５１はエピタキシャル成長中
の熱処理工程により、ｐ＋ 埋め込み層２６ａ，８１ａ
とｎ＋ 埋め込み層５１ａとなる（図２３）。この場合
、図５においてｎ＋ 埋め込み層３ａの代わりにｐ＋
埋め込み層２６ａが形成される。このようにして、ｐｎ
ｐバイポーラトランジスタ形成領域のｐ＋ 埋め込み層
２６ａの不純物濃度は約１０１７／ｃｍ３ 程度である
のに対して、ｎチャネルＭＯＳトランジスタ形成領域の
ｐ＋ 埋め込み層８１ａの不純物濃度は約１０１８／ｃ
ｍ３ 程度と１桁高くなる。
ａ、２８ｂが除去される。その後、第１の実施例の場合
と同様に図５に示されるように、シリコンが全面上にエ
ピタキシャル成長させられる。このとき、ｐ＋ 拡散層
２６，８１とｎ＋ 拡散層５１はエピタキシャル成長中
の熱処理工程により、ｐ＋ 埋め込み層２６ａ，８１ａ
とｎ＋ 埋め込み層５１ａとなる（図２３）。この場合
、図５においてｎ＋ 埋め込み層３ａの代わりにｐ＋
埋め込み層２６ａが形成される。このようにして、ｐｎ
ｐバイポーラトランジスタ形成領域のｐ＋ 埋め込み層
２６ａの不純物濃度は約１０１７／ｃｍ３ 程度である
のに対して、ｎチャネルＭＯＳトランジスタ形成領域の
ｐ＋ 埋め込み層８１ａの不純物濃度は約１０１８／ｃ
ｍ３ 程度と１桁高くなる。
【００６８】以降の工程は上記第１および第２の実施例
とほぼ同様にすればよい。すなわち、図２３に示すよう
にｎ− ウェル領域１２、ｐ−ウェル領域１１，２９、
素子分離用酸化膜１３ａ〜１３ｅ、コレクタ引出し用の
ｐ＋ 拡散層３０、ＭＯＳトランジスタのゲート酸化膜
１５ａ，１５ｂ、ゲート電極１６ａ，１６ｂ、ｎ＋ ソ
ース・ドレイン拡散層１７ａ，１７ｂ、ベース引出し用
のｎ＋ 拡散層１７ｃ、ｐ＋ ソース・ドレイン拡散層
１８ａ，１８ｂ、ｎ− ベース領域３１、ｐ＋ エミッ
タ領域３２を順次形成して、ｐｎｐバイポーラトランジ
スタ３３、ｎチャネルＭＯＳトランジスタ２２、ｐチャ
ネルＭＯＳトランジスタ２３が形成される。このように
してこの発明に従ったＢｉ−ＣＭＯＳ型の半導体装置が
完成する。
とほぼ同様にすればよい。すなわち、図２３に示すよう
にｎ− ウェル領域１２、ｐ−ウェル領域１１，２９、
素子分離用酸化膜１３ａ〜１３ｅ、コレクタ引出し用の
ｐ＋ 拡散層３０、ＭＯＳトランジスタのゲート酸化膜
１５ａ，１５ｂ、ゲート電極１６ａ，１６ｂ、ｎ＋ ソ
ース・ドレイン拡散層１７ａ，１７ｂ、ベース引出し用
のｎ＋ 拡散層１７ｃ、ｐ＋ ソース・ドレイン拡散層
１８ａ，１８ｂ、ｎ− ベース領域３１、ｐ＋ エミッ
タ領域３２を順次形成して、ｐｎｐバイポーラトランジ
スタ３３、ｎチャネルＭＯＳトランジスタ２２、ｐチャ
ネルＭＯＳトランジスタ２３が形成される。このように
してこの発明に従ったＢｉ−ＣＭＯＳ型の半導体装置が
完成する。
【００６９】以上のように、ｐｎｐバイポーラトランジ
スタを含むＢｉ−ＣＭＯＳ型半導体装置においても、ｎ
チャネルＭＯＳトランジスタ領域の埋め込み層の不純物
濃度をｐｎｐバイポーラトランジスタ領域の埋め込み層
の不純物濃度よりも高くすることができる。そのため、
上記第１の実施例と同様の効果が得られる。
スタを含むＢｉ−ＣＭＯＳ型半導体装置においても、ｎ
チャネルＭＯＳトランジスタ領域の埋め込み層の不純物
濃度をｐｎｐバイポーラトランジスタ領域の埋め込み層
の不純物濃度よりも高くすることができる。そのため、
上記第１の実施例と同様の効果が得られる。
【００７０】
【発明の効果】以上のようにこの発明によれば、絶縁ゲ
ート電界効果トランジスタ形成領域の埋め込み層の不純
物濃度がバイポーラトランジスタ形成領域の同一導電型
の埋め込み層の不純物濃度よりも高くなる。そのため、
絶縁ゲート電界効果トランジスタにおいてドレイン空乏
層の半導体基板に向かう方向への延びが著しく抑えられ
得る。これにより、その埋め込み層の上にエピタキシャ
ル成長によって形成される半導体層内部において電界効
果トランジスタのソース・ドレイン間のパンチスルーの
発生が効果的に防止され得る。
ート電界効果トランジスタ形成領域の埋め込み層の不純
物濃度がバイポーラトランジスタ形成領域の同一導電型
の埋め込み層の不純物濃度よりも高くなる。そのため、
絶縁ゲート電界効果トランジスタにおいてドレイン空乏
層の半導体基板に向かう方向への延びが著しく抑えられ
得る。これにより、その埋め込み層の上にエピタキシャ
ル成長によって形成される半導体層内部において電界効
果トランジスタのソース・ドレイン間のパンチスルーの
発生が効果的に防止され得る。
【００７１】また、相補型の絶縁ゲート電界効果トラン
ジスタ部分において寄生サイリスタの動作が抑制され得
る。そのため、この発明に従った半導体装置のラッチア
ップ耐性を改善することができる。
ジスタ部分において寄生サイリスタの動作が抑制され得
る。そのため、この発明に従った半導体装置のラッチア
ップ耐性を改善することができる。
【００７２】さらに、この発明の半導体装置においては
、上記の相補型の絶縁ゲート電界効果トランジスタ部分
の性能の改善とともに、バイポーラトランジスタ部分も
劣化することなく、所望の高い性能を維持することがで
きる。この発明によれば、エピタキシャル成長によって
形成される半導体層の厚みがスケーリング則に従って２
μｍ以下と薄くなった場合において上述の効果が特に発
揮され得る。
、上記の相補型の絶縁ゲート電界効果トランジスタ部分
の性能の改善とともに、バイポーラトランジスタ部分も
劣化することなく、所望の高い性能を維持することがで
きる。この発明によれば、エピタキシャル成長によって
形成される半導体層の厚みがスケーリング則に従って２
μｍ以下と薄くなった場合において上述の効果が特に発
揮され得る。
【図１】この発明に従った半導体装置の製造方法の第１
実施例の第１工程を示す断面図である。
実施例の第１工程を示す断面図である。
【図２】この発明に従った半導体装置の製造方法の第１
実施例の第２工程を示す断面図である。
実施例の第２工程を示す断面図である。
【図３】この発明に従った半導体装置の製造方法の第１
実施例の第３工程を示す断面図である。
実施例の第３工程を示す断面図である。
【図４】この発明に従った半導体装置の製造方法の第１
実施例の第４工程を示す断面図である。
実施例の第４工程を示す断面図である。
【図５】この発明に従った半導体装置の製造方法の第１
実施例の第５工程を示す断面図ある。
実施例の第５工程を示す断面図ある。
【図６】この発明に従った半導体装置の製造方法の第１
実施例の第６工程を示す断面図である。
実施例の第６工程を示す断面図である。
【図７】この発明に従った半導体装置の製造方法の第１
実施例の第７工程を示す断面図である。
実施例の第７工程を示す断面図である。
【図８】この発明に従った半導体装置の製造方法の第１
実施例の第８工程を示す断面図である。
実施例の第８工程を示す断面図である。
【図９】この発明に従った半導体装置の製造方法の第１
実施例の第９工程を示す断面図である。
実施例の第９工程を示す断面図である。
【図１０】この発明に従った半導体装置の製造方法の第
１実施例の第１０工程を示す断面図である。
１実施例の第１０工程を示す断面図である。
【図１１】この発明に従った半導体装置の製造方法の第
２実施例の第１工程を示す断面図である。
２実施例の第１工程を示す断面図である。
【図１２】この発明に従った半導体装置の製造方法の第
２実施例の第２工程を示す断面図である。
２実施例の第２工程を示す断面図である。
【図１３】この発明に従った半導体装置の製造方法の第
２実施例の第３工程を示す断面図である。
２実施例の第３工程を示す断面図である。
【図１４】この発明に従った半導体装置の製造方法の第
２実施例の第４工程を示す断面図である。
２実施例の第４工程を示す断面図である。
【図１５】この発明に従った半導体装置の製造方法の第
２実施例の第５工程を示す断面図である。
２実施例の第５工程を示す断面図である。
【図１６】この発明に従った半導体装置の製造方法の第
１実施例の変形例による第１工程を示す断面図である。
１実施例の変形例による第１工程を示す断面図である。
【図１７】この発明に従った半導体装置の製造方法の第
１実施例の変形例による第２工程を示す断面図である。
１実施例の変形例による第２工程を示す断面図である。
【図１８】この発明に従った半導体装置の製造方法の第
１実施例の変形例による第３工程を示す断面図である。
１実施例の変形例による第３工程を示す断面図である。
【図１９】この発明に従った半導体装置の製造方法の第
３実施例の第１工程を示す断面図ある。
３実施例の第１工程を示す断面図ある。
【図２０】この発明に従った半導体装置の製造方法の第
３実施例の第２工程を示す断面図である。
３実施例の第２工程を示す断面図である。
【図２１】この発明に従った半導体装置の製造方法の第
３実施例の第３工程を示す断面図である。
３実施例の第３工程を示す断面図である。
【図２２】この発明に従った半導体装置の製造方法の第
３実施例の第４工程を示す断面図である。
３実施例の第４工程を示す断面図である。
【図２３】この発明に従った半導体装置の製造方法の第
３実施例の第５工程を示す断面図である。
３実施例の第５工程を示す断面図である。
【図２４】従来の半導体装置の製造方法の第１工程を示
す断面図である。
す断面図である。
【図２５】従来の半導体装置の製造方法の第２工程を示
す断面図である。
す断面図である。
【図２６】従来の半導体装置の製造方法の第３工程を示
す断面図である。
す断面図である。
【図２７】従来の半導体装置の製造方法の第４工程を示
す断面図である。
す断面図である。
【図２８】従来の半導体装置の製造方法の第５工程を示
す断面図である。
す断面図である。
【図２９】従来の半導体装置の製造方法の第６工程を示
す断面図である。
す断面図である。
【図３０】バイポーラトランジスタのパラメータとエピ
タキシャル層の厚みとの関係を示すグラフである。
タキシャル層の厚みとの関係を示すグラフである。
【図３１】代表的なｎｐｎバイポーラトランジスタの深
さ方向の不純物濃度プロファイルを示すグラフである。
さ方向の不純物濃度プロファイルを示すグラフである。
【図３２】リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓ
ｂ）のシリコン中の拡散係数の温度依存性を示すグラフ
である。
ｂ）のシリコン中の拡散係数の温度依存性を示すグラフ
である。
【図３３】シリコン中への砒素（Ａｓ）、リン（Ｐ）、
アンチモン（Ｓｂ）の固溶度を示すグラフである。
アンチモン（Ｓｂ）の固溶度を示すグラフである。
【図３４】Ｂｉ−ＣＭＯＳ型半導体装置における相補型
ＭＯＳトランジスタ部分に形成された寄生サイリスタの
一例を模式的に示す断面図である。
ＭＯＳトランジスタ部分に形成された寄生サイリスタの
一例を模式的に示す断面図である。
１ ｐ型シリコン半導体基板
３ａ，５１ａ，５２ａ ｎ＋ 埋め込み層８ａ，２６
ａ，８１ａ ｐ＋ 埋め込み層９ エピタキシャル
層 １０，１２ ｎ− ウェル領域 １１，２９ ｐ− ウェル領域
ａ，８１ａ ｐ＋ 埋め込み層９ エピタキシャル
層 １０，１２ ｎ− ウェル領域 １１，２９ ｐ− ウェル領域
Claims (2)
- 【請求項１】 絶縁ゲート電界効果トランジスタとバ
イポーラトランジスタとが１つの半導体基板内に混在し
た半導体装置であって、主表面を有する半導体基板と、
第１導電型の不純物を第１の濃度で含有し、前記半導体
基板の主表面に形成された第１埋め込み半導体層と、第
１導電型の不純物を前記第１の濃度よりも高い第２の濃
度で含有し、前記半導体基板の主表面に形成された第２
埋め込み半導体層と、前記第１埋め込み半導体層の上に
形成された第１導電型の第１半導体層と、前記第２埋め
込み半導体層の上に形成された第１導電型の第２半導体
層と、前記第１半導体層の領域内に形成された、第２導
電型の半導体領域をベースとするバイポーラトランジス
タと、前記第２半導体層の領域内に形成された第２導電
型の電界効果トランジスタとを備えた、半導体装置。 - 【請求項２】 絶縁ゲート電界効果トランジスタとバ
イポーラトランジスタとが１つの半導体基板内に混在し
た半導体装置の製造方法であって、半導体基板の主表面
に第１導電型の不純物を第１の濃度で含有する第１埋め
込み半導体層を形成する工程と、前記半導体基板の主表
面に第１導電型の不純物を前記第１の濃度よりも高い第
２の濃度で含有する第２埋め込み半導体層を形成する工
程と、前記第１埋め込み半導体層の上に第１導電型の第
１半導体層を形成する工程と、前記第２埋め込み半導体
層の上に第１導電型の第２半導体層を形成する工程と、
前記第１半導体層の領域内に第２導電型の半導体領域を
ベースとするバイポーラトランジスタを形成する工程と
、前記第２半導体層の領域内に第２導電型の電界効果ト
ランジスタを形成する工程とを備えた、半導体装置の製
造方法。
Priority Applications (3)
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|---|---|---|---|
| JP03298887A JP3126766B2 (ja) | 1990-12-07 | 1991-11-14 | 半導体装置およびその製造方法 |
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| FR9115158A FR2670324B1 (fr) | 1990-12-07 | 1991-12-06 | Dispositif a semiconducteurs comprenant des transistors a effet de champ a grille isolee et des transistors bipolaires, et procede de fabrication |
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|---|---|---|---|
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| JP40095990 | 1990-12-07 | ||
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| FR2736207B1 (fr) * | 1995-06-30 | 1997-09-19 | Motorola Semiconducteurs | Procede perfectionne de fabrication de circuits integres |
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|---|---|---|---|---|
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| US4637125A (en) * | 1983-09-22 | 1987-01-20 | Kabushiki Kaisha Toshiba | Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor |
| JPS60154655A (ja) * | 1984-01-25 | 1985-08-14 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH01259554A (ja) * | 1988-04-11 | 1989-10-17 | Toshiba Corp | バイポーラ・ｍｏｓ混載半導体装置の製造方法 |
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-
1991
- 1991-11-14 JP JP03298887A patent/JP3126766B2/ja not_active Expired - Fee Related
- 1991-11-27 US US07/798,096 patent/US5245209A/en not_active Expired - Fee Related
- 1991-12-06 FR FR9115158A patent/FR2670324B1/fr not_active Expired - Fee Related
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|---|---|
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| FR2670324B1 (fr) | 1997-04-25 |
| FR2670324A1 (fr) | 1992-06-12 |
| US5245209A (en) | 1993-09-14 |
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