JPH09116039A - ＢｉＣＭＯＳ装置の製造方法 - Google Patents
ＢｉＣＭＯＳ装置の製造方法Info
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- JPH09116039A JPH09116039A JP8009207A JP920796A JPH09116039A JP H09116039 A JPH09116039 A JP H09116039A JP 8009207 A JP8009207 A JP 8009207A JP 920796 A JP920796 A JP 920796A JP H09116039 A JPH09116039 A JP H09116039A
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Abstract
(57)【要約】 （修正有）
【課題】 高精度の微細パターンを設ける精密なリソグ
ラフィー装置を使用しなくてもソース／ドレイン領域及
びゲート領域を具現することにある。 【解決手段】 第１の導電型の半導体基板３０上に、第
２の導電型の埋込み層３２を設け、バイポーラ素子形成
領域に第２の導電型のエピタキシャル層３４を形成し、
ＭＯＳ素子形成領域には第１の導電型のウェル３６を設
ける。全面にパッド酸化膜３８を設け、イオン注入によ
って不純物注入領域４０を設け、素子隔離用酸化膜４４
およびシンク領域４０ａを設ける。そして不純物イオン
注入を実行してエピタキシャル層の表面に内部ベース領
域４８を設ける。ゲート酸化膜５０を設け、この上にゲ
ート／エミッタ構造物のパターンを設ける。
ラフィー装置を使用しなくてもソース／ドレイン領域及
びゲート領域を具現することにある。 【解決手段】 第１の導電型の半導体基板３０上に、第
２の導電型の埋込み層３２を設け、バイポーラ素子形成
領域に第２の導電型のエピタキシャル層３４を形成し、
ＭＯＳ素子形成領域には第１の導電型のウェル３６を設
ける。全面にパッド酸化膜３８を設け、イオン注入によ
って不純物注入領域４０を設け、素子隔離用酸化膜４４
およびシンク領域４０ａを設ける。そして不純物イオン
注入を実行してエピタキシャル層の表面に内部ベース領
域４８を設ける。ゲート酸化膜５０を設け、この上にゲ
ート／エミッタ構造物のパターンを設ける。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
に関し、より詳しくはバイポーラ素子とＭＯＳ素子とが
同一のウェーハ上に形成されたＢｉＣＭＯＳ装置の製造
方法に関する。
に関し、より詳しくはバイポーラ素子とＭＯＳ素子とが
同一のウェーハ上に形成されたＢｉＣＭＯＳ装置の製造
方法に関する。
【０００２】
【従来の技術】サブミクロン級の半導体素子は大きさが
縮小されるほど、ホットキャリア（ｈｏｔ ｃａｒｒｉ
ｅｒ）に起因して素子特性が劣化する。ＭＯＳ素子にお
いては、ホットキャリア現象を防止するために多様な形
態の重合されたＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ
ｄｒａｉｎ）構造が開発されてきた。
縮小されるほど、ホットキャリア（ｈｏｔ ｃａｒｒｉ
ｅｒ）に起因して素子特性が劣化する。ＭＯＳ素子にお
いては、ホットキャリア現象を防止するために多様な形
態の重合されたＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ
ｄｒａｉｎ）構造が開発されてきた。
【０００３】このような重合されたＬＤＤ構造を用いた
素子は、ゲートによって誘導されたドレインの大量漏れ
電流（ｌａｒｇｅ ｇａｔｅ ｉｎｄｕｅｃｄ ｄｒａ
ｉｎｌｅａｃｋａｇｅ）を誘発することになり、そして
ゲートドレイン間の重合領域のキャパシタンス値が高い
ので、回路の性能を劣化させることになる。
素子は、ゲートによって誘導されたドレインの大量漏れ
電流（ｌａｒｇｅ ｇａｔｅ ｉｎｄｕｅｃｄ ｄｒａ
ｉｎｌｅａｃｋａｇｅ）を誘発することになり、そして
ゲートドレイン間の重合領域のキャパシタンス値が高い
ので、回路の性能を劣化させることになる。
【０００４】また、バイポーラ素子の場合には、狭い面
積に必要な構成要素をすべて包含しなければならないの
で、構成要素間の幅が狭小になる。このような幅の狭小
化は、エミッタベース接合が逆バイアスされるとき、高
濃度不純物がドープされたエミッタベース接合間に電界
集中による強い電界が形成され、そして、これによって
その接合中の電子を加速化させてホットキャリア効果に
よるバイポーラトランジスタの劣化現象が誘発される。
積に必要な構成要素をすべて包含しなければならないの
で、構成要素間の幅が狭小になる。このような幅の狭小
化は、エミッタベース接合が逆バイアスされるとき、高
濃度不純物がドープされたエミッタベース接合間に電界
集中による強い電界が形成され、そして、これによって
その接合中の電子を加速化させてホットキャリア効果に
よるバイポーラトランジスタの劣化現象が誘発される。
【０００５】しかも、サブミクロン級素子の製造におい
ては、精密なリソグラフィー技術が重要な製造技術とし
て使用される。このようなサブミクロン級のバイポーラ
素子の場合においては、エミッタ領域が自己整合（ｓｅ
ｌｆ−ａｌｉｇｎｍｅｎｔ）技術を用いて設けられた
が、ベース領域は精密な上記リソグラフィー技術を使用
して形成されていた。
ては、精密なリソグラフィー技術が重要な製造技術とし
て使用される。このようなサブミクロン級のバイポーラ
素子の場合においては、エミッタ領域が自己整合（ｓｅ
ｌｆ−ａｌｉｇｎｍｅｎｔ）技術を用いて設けられた
が、ベース領域は精密な上記リソグラフィー技術を使用
して形成されていた。
【０００６】
【発明が解決しようとする課題】このように従来の製造
方法は、エミッタ領域などを設けるために微細パターン
形成用マスクを使用するリソグラフィー技術が使用され
たので、高度の技術的熟練や高精度の装置を要する不都
合があった。
方法は、エミッタ領域などを設けるために微細パターン
形成用マスクを使用するリソグラフィー技術が使用され
たので、高度の技術的熟練や高精度の装置を要する不都
合があった。
【０００７】通常、前述の精密なリソグラフィー技術を
用いる場合には、微細パターンを設けるためのマスク位
置合わせにおいて当該位置合わせに余裕を持たせるのに
難しさがある。もし、パターン形成中にマスク位置合わ
せのバラツキが発生すれば、素子の性能や歩留まりの低
下が起るというのは、この技術分野に携わる者には明ら
かなことである。
用いる場合には、微細パターンを設けるためのマスク位
置合わせにおいて当該位置合わせに余裕を持たせるのに
難しさがある。もし、パターン形成中にマスク位置合わ
せのバラツキが発生すれば、素子の性能や歩留まりの低
下が起るというのは、この技術分野に携わる者には明ら
かなことである。
【０００８】したがって、この発明は前述の諸問題点を
解決するために提案されたものであり、ゲートとエミッ
タ用ポリシリコン層の上下側にバーズビーク状の形状を
有する酸化膜が設けられてＮＭＯＳ素子においてはゲー
ト構造物の側壁酸化膜として働き、そしてＮＰＮバイポ
ーラ素子においては電界効果を誘発するエミッタ構造物
の一部として使用されるようにする半導体装置の製造方
法を提供するのにその目的がある。
解決するために提案されたものであり、ゲートとエミッ
タ用ポリシリコン層の上下側にバーズビーク状の形状を
有する酸化膜が設けられてＮＭＯＳ素子においてはゲー
ト構造物の側壁酸化膜として働き、そしてＮＰＮバイポ
ーラ素子においては電界効果を誘発するエミッタ構造物
の一部として使用されるようにする半導体装置の製造方
法を提供するのにその目的がある。
【０００９】この発明の別の目的は、ＮＭＯＳ素子のソ
ースとドレーン領域とが自己整合的に設けられると同時
にＮＰＮバイポーラ素子の外部ベース領域も自己整合的
に設けられる半導体装置の製造方法を提供することにあ
る。
ースとドレーン領域とが自己整合的に設けられると同時
にＮＰＮバイポーラ素子の外部ベース領域も自己整合的
に設けられる半導体装置の製造方法を提供することにあ
る。
【００１０】この発明の更に別の目的は、ＮＭＯＳ素子
のＬＤＤ領域上に比較的厚い酸化膜を設けてゲートによ
って誘発されたドレインの漏れ電流を効率良く抑制し、
そしてゲートドレイン重合部分でのキャパシタンスも最
小化して、素子の動作速度を向上させることができる半
導体装置の製造方法を提供することにある。
のＬＤＤ領域上に比較的厚い酸化膜を設けてゲートによ
って誘発されたドレインの漏れ電流を効率良く抑制し、
そしてゲートドレイン重合部分でのキャパシタンスも最
小化して、素子の動作速度を向上させることができる半
導体装置の製造方法を提供することにある。
【００１１】この発明の別の目的は、電界効果トランジ
スタのゲート構造を有するＮＰＮバイポーラ素子が具現
されてエミッタ電極に逆バイアスが印加される時、上記
ゲート構造物の下方にｎ- チャンネルを設けることにな
って、ホットキャリアの効果を減らすことができる半導
体装置の製造方法を提供することにある。
スタのゲート構造を有するＮＰＮバイポーラ素子が具現
されてエミッタ電極に逆バイアスが印加される時、上記
ゲート構造物の下方にｎ- チャンネルを設けることにな
って、ホットキャリアの効果を減らすことができる半導
体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上述した目的を達成する
ための請求項１記載の第１の発明によると、バイポーラ
素子とＭＯＳ素子が同一の半導体基板上に形成されてい
る半導体装置の製造方法は、第１の導電型の半導体基板
上に、第２の導電型の埋込み層を設ける工程と、上記バ
イポーラ素子が形成される領域には上記埋込み層を含む
上記半導体基板上に第２の導電型のエピタキシャル層を
形成し、そして上記ＭＯＳ素子が形成される領域には第
１の導電型のウェルを設ける工程と、上記エピタキシャ
ル層と上記ウェル上にパッド酸化膜を設ける工程と、コ
レクタ形成用マスクを用いるイオン注入によって不純物
注入領域４０を上記エピタキシャル層３４の表面に設け
る工程と、上記パッド酸化膜上に所定のパターンの窒化
膜を設けて活性領域とフィールド領域とを限定し、そし
て酸化工程を実行して素子隔離用酸化膜および上記不純
物注入領域４０のイオン拡散によるシンク領域を設ける
工程と、上記窒化膜の除去後、上記パッド酸化膜と素子
隔離用酸化膜上に所定パターンの感光膜を設けて内部ベ
ース領域を区切り、それから不純物イオン注入を実行し
て上記エピタキシャル層の表面に上記内部ベース領域を
設ける工程と、上記所定パターンの感光膜の除去後、上
記活性領域上にゲート酸化膜を設ける工程と、上記ゲー
ト酸化膜上にゲート／エミッタ構造物のパターンを設け
る工程と、上記ゲート／エミッタ構造物のパターンをマ
スクとして使用して上記ＭＯＳ素子が形成される領域に
不純物を注入して上記ウェルの表面にソース／ドレイン
領域を設ける工程と、上記ゲート／エミッタ構造物の側
壁に側壁スペーサを設ける工程と、上記ソース／ドレイ
ン領域と上記内部ベース領域及び上記シンク領域上にの
み導電性のポリシリコン層を設ける工程と、上記全表面
上に酸化膜を設けて上記ゲート／エミッタ構造物の上下
部の側面でバーズビーク構造を有する酸化膜が設けられ
る工程と、垂直方向側壁を持つように上記エミッタ構造
物のポリシリコン層をエッチングする工程と、上記ゲー
ト／エミッタ構造物の上部にポリシリコン膜を設ける工
程とを有することを要旨とする。
ための請求項１記載の第１の発明によると、バイポーラ
素子とＭＯＳ素子が同一の半導体基板上に形成されてい
る半導体装置の製造方法は、第１の導電型の半導体基板
上に、第２の導電型の埋込み層を設ける工程と、上記バ
イポーラ素子が形成される領域には上記埋込み層を含む
上記半導体基板上に第２の導電型のエピタキシャル層を
形成し、そして上記ＭＯＳ素子が形成される領域には第
１の導電型のウェルを設ける工程と、上記エピタキシャ
ル層と上記ウェル上にパッド酸化膜を設ける工程と、コ
レクタ形成用マスクを用いるイオン注入によって不純物
注入領域４０を上記エピタキシャル層３４の表面に設け
る工程と、上記パッド酸化膜上に所定のパターンの窒化
膜を設けて活性領域とフィールド領域とを限定し、そし
て酸化工程を実行して素子隔離用酸化膜および上記不純
物注入領域４０のイオン拡散によるシンク領域を設ける
工程と、上記窒化膜の除去後、上記パッド酸化膜と素子
隔離用酸化膜上に所定パターンの感光膜を設けて内部ベ
ース領域を区切り、それから不純物イオン注入を実行し
て上記エピタキシャル層の表面に上記内部ベース領域を
設ける工程と、上記所定パターンの感光膜の除去後、上
記活性領域上にゲート酸化膜を設ける工程と、上記ゲー
ト酸化膜上にゲート／エミッタ構造物のパターンを設け
る工程と、上記ゲート／エミッタ構造物のパターンをマ
スクとして使用して上記ＭＯＳ素子が形成される領域に
不純物を注入して上記ウェルの表面にソース／ドレイン
領域を設ける工程と、上記ゲート／エミッタ構造物の側
壁に側壁スペーサを設ける工程と、上記ソース／ドレイ
ン領域と上記内部ベース領域及び上記シンク領域上にの
み導電性のポリシリコン層を設ける工程と、上記全表面
上に酸化膜を設けて上記ゲート／エミッタ構造物の上下
部の側面でバーズビーク構造を有する酸化膜が設けられ
る工程と、垂直方向側壁を持つように上記エミッタ構造
物のポリシリコン層をエッチングする工程と、上記ゲー
ト／エミッタ構造物の上部にポリシリコン膜を設ける工
程とを有することを要旨とする。
【００１３】請求項２記載の第２の発明は、上記ゲート
／エミッタ構造物のパターンを設ける工程は、上記ゲー
ト酸化膜上にポリシリコン層を設ける工程と、上記ポリ
シリコン層上に酸化膜と窒化膜とを順次設ける工程及
び、所定パターンのマスクを使用して上記積層された構
造を順次除去してゲート／エミッタ構造物を設ける工程
とを有することを要旨とする。
／エミッタ構造物のパターンを設ける工程は、上記ゲー
ト酸化膜上にポリシリコン層を設ける工程と、上記ポリ
シリコン層上に酸化膜と窒化膜とを順次設ける工程及
び、所定パターンのマスクを使用して上記積層された構
造を順次除去してゲート／エミッタ構造物を設ける工程
とを有することを要旨とする。
【００１４】請求項３記載の第３の発明は、上記側壁ス
ペーサの形成工程は、上記ゲート／エミッタ構造物を含
む全表面上に酸化膜を設ける工程と、この酸化膜をエッ
チングして上記側壁スペーサの形成とともに上記ゲート
酸化膜が除去される工程とを有することを要旨とする。
ペーサの形成工程は、上記ゲート／エミッタ構造物を含
む全表面上に酸化膜を設ける工程と、この酸化膜をエッ
チングして上記側壁スペーサの形成とともに上記ゲート
酸化膜が除去される工程とを有することを要旨とする。
【００１５】請求項４記載の第４の発明は、上記ゲート
／エミッタ構造物の上部に形成された上記ポリシリコン
膜上にケイ化物膜を設ける工程を加えることを要旨とす
る。上述の本発明にかかる製造方法によると、ＭＯＳ素
子のソース／ドレイン領域及びゲート領域がすべて自己
整合的に形成されると共にバイポーラ素子のエミッタと
外部ベース領域とが自己整合的に形成されるので、高精
度の微細パターンを設ける精密なリソグラフィー装置を
使用しなくても上記領域等を具現することができる。
／エミッタ構造物の上部に形成された上記ポリシリコン
膜上にケイ化物膜を設ける工程を加えることを要旨とす
る。上述の本発明にかかる製造方法によると、ＭＯＳ素
子のソース／ドレイン領域及びゲート領域がすべて自己
整合的に形成されると共にバイポーラ素子のエミッタと
外部ベース領域とが自己整合的に形成されるので、高精
度の微細パターンを設ける精密なリソグラフィー装置を
使用しなくても上記領域等を具現することができる。
【００１６】
【発明の実施の形態】以下、この発明の実施形態を添付
図面の図１（Ａ）から図５に基づいて詳細に説明する。
図面の図１（Ａ）から図５に基づいて詳細に説明する。
【００１７】図１（Ａ）によると、ｐ型の半導体基板３
０上にｎ+ 型の埋込み層（ａ ｂｕｒｉｅｄ ｌａｙｅ
ｒ）３２を形成したのち、該埋込み層３２と上記半導体
基板３０上にｎ- 型のエピタキシャル層３４を成長させ
る。上記埋込み層３２は実質的に上記半導体基板３０上
にフォトリソグラフィー技術によって所定パターンの酸
化膜（図示せず）を設ける段階と上記所定パターンの酸
化膜をマスクとして使用するイオン注入段階により設け
られる。そして、図１（Ａ）に示されたようなプロファ
イルを有する埋込み層３２は、その上に上記ｎ- 型エピ
タキシャル層３４を成長させる過程のうち設けられるも
のである。次いで、上記エピタキシャル層３４の成長
後、所定パターンのマスクを使用して図１（Ａ）のよう
なｐ型ウェル（Ｐ−ｗｅｌｌ）３６を設ける。
０上にｎ+ 型の埋込み層（ａ ｂｕｒｉｅｄ ｌａｙｅ
ｒ）３２を形成したのち、該埋込み層３２と上記半導体
基板３０上にｎ- 型のエピタキシャル層３４を成長させ
る。上記埋込み層３２は実質的に上記半導体基板３０上
にフォトリソグラフィー技術によって所定パターンの酸
化膜（図示せず）を設ける段階と上記所定パターンの酸
化膜をマスクとして使用するイオン注入段階により設け
られる。そして、図１（Ａ）に示されたようなプロファ
イルを有する埋込み層３２は、その上に上記ｎ- 型エピ
タキシャル層３４を成長させる過程のうち設けられるも
のである。次いで、上記エピタキシャル層３４の成長
後、所定パターンのマスクを使用して図１（Ａ）のよう
なｐ型ウェル（Ｐ−ｗｅｌｌ）３６を設ける。
【００１８】上記半導体基板３０はほぼ１０−３０Ω−
ｃｍ（一種の固有抵抗あるいは比抵抗の単位）範囲の比
抵抗と同じ結晶方向のすべての集合をそれぞれ表す＜１
１１＞あるいは＜１００＞の結晶方向を有し、上記埋込
み層３２はほぼ１０−３０Ω／□（面抵抗の単位）範囲
の抵抗を有する。上記エピタキシャル層３４はほぼ０．
３−０．１Ω−ｃｍ範囲の比抵抗とほぼ０．８−２．０
μｍ範囲の厚さを有し、そして上記ｐ型ウェル３６はほ
ぼ１０００−５０００Ω／□範囲の抵抗を有するように
設けられている。
ｃｍ（一種の固有抵抗あるいは比抵抗の単位）範囲の比
抵抗と同じ結晶方向のすべての集合をそれぞれ表す＜１
１１＞あるいは＜１００＞の結晶方向を有し、上記埋込
み層３２はほぼ１０−３０Ω／□（面抵抗の単位）範囲
の抵抗を有する。上記エピタキシャル層３４はほぼ０．
３−０．１Ω−ｃｍ範囲の比抵抗とほぼ０．８−２．０
μｍ範囲の厚さを有し、そして上記ｐ型ウェル３６はほ
ぼ１０００−５０００Ω／□範囲の抵抗を有するように
設けられている。
【００１９】なお、図１（Ａ）を参照して、上記ｐ型ウ
ェル３６と上記ｎ- 型エピタキシャル層３４上にほぼ３
００−６００オングストローム範囲の厚さを有するパッ
ド酸化膜３８を形成した後、所定パターンのマスクを使
用して上記エピタキシャル層３４の一部表面にコレクタ
層として使用される不純物注入領域４０を形成し、それ
からフォトリソグラフィー技術に基づいて上記ｐ型ウェ
ル３６と上記ｎ- 型エピタキシャル層３４上に所定パタ
ーンの窒化膜４２を設けて素子の活性領域とフィールド
領域とを区切る。上記不純物注入領域４０は、リン（ｐ
ｈｏｓｐｈｏｒｕｓ）を使用してほぼ３−８Ｅ１５ｉｏ
ｎｓ／ｃｍ2 ，３０−８０ＫｅＶの条件のもとで実行さ
れるイオン注入によって設けられる。
ェル３６と上記ｎ- 型エピタキシャル層３４上にほぼ３
００−６００オングストローム範囲の厚さを有するパッ
ド酸化膜３８を形成した後、所定パターンのマスクを使
用して上記エピタキシャル層３４の一部表面にコレクタ
層として使用される不純物注入領域４０を形成し、それ
からフォトリソグラフィー技術に基づいて上記ｐ型ウェ
ル３６と上記ｎ- 型エピタキシャル層３４上に所定パタ
ーンの窒化膜４２を設けて素子の活性領域とフィールド
領域とを区切る。上記不純物注入領域４０は、リン（ｐ
ｈｏｓｐｈｏｒｕｓ）を使用してほぼ３−８Ｅ１５ｉｏ
ｎｓ／ｃｍ2 ，３０−８０ＫｅＶの条件のもとで実行さ
れるイオン注入によって設けられる。
【００２０】次いで、図１（Ｂ）に示されたように、上
記窒化膜４２によって限定されたフィールド領域をＬＯ
ＣＯＣ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉ
ｌｉｃｏｎ）技術によって酸化することによって、ほぼ
４０００−７０００オングストロームの厚さを有する素
子隔離用酸化膜４４が設けられる。このＬＯＣＯＳ技術
が行われる過程において、上記不純物注入領域４０が上
記埋込み層３２まで拡散されて図示されたようなプロフ
ァイルを有するシンク領域４０ａが設けられる。さら
に，フォト工程を通して上記パッド酸化膜３８，４４上
に所定パターンの感光膜４６を設けて内部ベース領域を
限定してから、不純物イオン注入工程を実行して上記エ
ピタキシャル層４０の表面に内部ベース領域４８を設け
る。この不純物注入工程はボロン（ｂｏｒｏｎ）を使用
し、ほぼ２−６Ｅ１３ｉｏｎｓ／ｃｍ2 、ほぼ１５−３
０ＫｅＶ範囲の条件のもとで実行される。なお、上記内
部ベース領域４８の形成後、酸化工程を施すとほぼ７０
−２００オングストローム範囲の厚さを有するゲート酸
化膜５０が設けられる。
記窒化膜４２によって限定されたフィールド領域をＬＯ
ＣＯＣ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉ
ｌｉｃｏｎ）技術によって酸化することによって、ほぼ
４０００−７０００オングストロームの厚さを有する素
子隔離用酸化膜４４が設けられる。このＬＯＣＯＳ技術
が行われる過程において、上記不純物注入領域４０が上
記埋込み層３２まで拡散されて図示されたようなプロフ
ァイルを有するシンク領域４０ａが設けられる。さら
に，フォト工程を通して上記パッド酸化膜３８，４４上
に所定パターンの感光膜４６を設けて内部ベース領域を
限定してから、不純物イオン注入工程を実行して上記エ
ピタキシャル層４０の表面に内部ベース領域４８を設け
る。この不純物注入工程はボロン（ｂｏｒｏｎ）を使用
し、ほぼ２−６Ｅ１３ｉｏｎｓ／ｃｍ2 、ほぼ１５−３
０ＫｅＶ範囲の条件のもとで実行される。なお、上記内
部ベース領域４８の形成後、酸化工程を施すとほぼ７０
−２００オングストローム範囲の厚さを有するゲート酸
化膜５０が設けられる。
【００２１】図１（Ｃ）において、ゲート／エミッタ形
成用マスクを使用して順次積層された所定パターンのポ
リシリコン層５２、酸化膜５４及び窒化膜５６を設け
る。すなわち、図１（Ｂ）の構造物から上記感光膜４６
を除去したのち、その構造物上にほぼ１０００−３００
０オングストローム範囲の厚さを有するポリシリコン層
を形成し、そして、このポリシリコン層が導電性を有す
るようにｎ+ 型高濃度不純物イオンが上記ポリシリコン
層に注入される。このように形成された導電性のポリシ
リコン層５２上に順番にほぼ７０−１５０オングストロ
ーム範囲の厚さを有する酸化膜５４とほぼ５００−１５
００オングストローム範囲の厚さを有する窒化膜５６を
形成したのち、ゲート／エミッタ形成用マスクを使用す
るフォトリソグラフィー技術によってパターンニングさ
れたゲート／エミッタポリシリコン層５２が設けられ
る。つづいて、感光膜を全ての構造物上に形成してか
ら、ＮＭＯＳトランジスタが形成される部分のみを開口
（ｏｐｅｎｉｎｇ）し、そしてＮＰＮバイポーラトラン
ジスタが形成される部分には覆われているように現像さ
れた感光膜パターン５８とバイポーラ素子の領域にある
ゲート構造物（図１（Ｃ）の５２，５４，５６として表
示された構造物）をマスクパターンとして使用し、イオ
ン注入（ａ ｌａｒｇｅ−ｔｉｌｔ−ａｎｇｌｅ ｉｏ
ｎ ｉｍｐｌａｎｔａｔｉｏｎ）工程を実行する。この
ようなイオン注入工程はリンを使用し、１Ｅ１２−１Ｅ
１３ｉｏｎｓ／ｃｍ2 範囲のドーズ（ｄｏｓｅ）で、６
０−１００ＫｅＶのエネルギーを用いて実行される。そ
の結果、上記ゲートポリシリコン層５２の下に点線で表
示されたＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａ
ｉｎ）領域６０が設けられる。
成用マスクを使用して順次積層された所定パターンのポ
リシリコン層５２、酸化膜５４及び窒化膜５６を設け
る。すなわち、図１（Ｂ）の構造物から上記感光膜４６
を除去したのち、その構造物上にほぼ１０００−３００
０オングストローム範囲の厚さを有するポリシリコン層
を形成し、そして、このポリシリコン層が導電性を有す
るようにｎ+ 型高濃度不純物イオンが上記ポリシリコン
層に注入される。このように形成された導電性のポリシ
リコン層５２上に順番にほぼ７０−１５０オングストロ
ーム範囲の厚さを有する酸化膜５４とほぼ５００−１５
００オングストローム範囲の厚さを有する窒化膜５６を
形成したのち、ゲート／エミッタ形成用マスクを使用す
るフォトリソグラフィー技術によってパターンニングさ
れたゲート／エミッタポリシリコン層５２が設けられ
る。つづいて、感光膜を全ての構造物上に形成してか
ら、ＮＭＯＳトランジスタが形成される部分のみを開口
（ｏｐｅｎｉｎｇ）し、そしてＮＰＮバイポーラトラン
ジスタが形成される部分には覆われているように現像さ
れた感光膜パターン５８とバイポーラ素子の領域にある
ゲート構造物（図１（Ｃ）の５２，５４，５６として表
示された構造物）をマスクパターンとして使用し、イオ
ン注入（ａ ｌａｒｇｅ−ｔｉｌｔ−ａｎｇｌｅ ｉｏ
ｎ ｉｍｐｌａｎｔａｔｉｏｎ）工程を実行する。この
ようなイオン注入工程はリンを使用し、１Ｅ１２−１Ｅ
１３ｉｏｎｓ／ｃｍ2 範囲のドーズ（ｄｏｓｅ）で、６
０−１００ＫｅＶのエネルギーを用いて実行される。そ
の結果、上記ゲートポリシリコン層５２の下に点線で表
示されたＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａ
ｉｎ）領域６０が設けられる。
【００２２】また、図１（Ｄ）に示されたように、図１
（Ｃ）の構造物より上記感光膜パターン５８を除去した
のち、その構造物の全表面上にほぼ１０００−３０００
オングストローム範囲の厚さを有する低温酸化膜を設け
てから、ＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ
ｉｎｇ）を実行すれば上記ゲート／エミッタ領域の側壁
に側壁酸化膜６２が設けられる。この側壁酸化膜６２の
形成過程において、上記ＬＤＤ領域６０ａは内部に注入
された不純物イオン等が拡散されて図１（Ｄ）のような
プロファイルを有する。
（Ｃ）の構造物より上記感光膜パターン５８を除去した
のち、その構造物の全表面上にほぼ１０００−３０００
オングストローム範囲の厚さを有する低温酸化膜を設け
てから、ＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ
ｉｎｇ）を実行すれば上記ゲート／エミッタ領域の側壁
に側壁酸化膜６２が設けられる。この側壁酸化膜６２の
形成過程において、上記ＬＤＤ領域６０ａは内部に注入
された不純物イオン等が拡散されて図１（Ｄ）のような
プロファイルを有する。
【００２３】図２（Ａ）によると、図１（Ｄ）の構造物
の全表面上に再びほぼ３０００−６０００オングストロ
ーム範囲の厚さを有するポリシリコン層６４を形成した
後、その上に所定パターンの感光膜６６を設けて外部ベ
ース領域を区切る。上記所定パターンの感光膜６６をマ
スクとして使用して上記ポリシリコン層６４内にボロン
イオンを注入する。このボロンイオン注入工程はほぼ２
Ｅ１４−５Ｅ１５ｉｏｎｓ／ｃｍ2 ，３０−６０ＫｅＶ
範囲の条件のもとで実行される。
の全表面上に再びほぼ３０００−６０００オングストロ
ーム範囲の厚さを有するポリシリコン層６４を形成した
後、その上に所定パターンの感光膜６６を設けて外部ベ
ース領域を区切る。上記所定パターンの感光膜６６をマ
スクとして使用して上記ポリシリコン層６４内にボロン
イオンを注入する。このボロンイオン注入工程はほぼ２
Ｅ１４−５Ｅ１５ｉｏｎｓ／ｃｍ2 ，３０−６０ＫｅＶ
範囲の条件のもとで実行される。
【００２４】次いで、上記感光膜６６のパターンを除去
したのち、図２（Ｂ）に示されたように、再び所定パタ
ーンの感光膜６８を上記構造物の全表面上に設けて上記
ＮＭＯＳ素子領域と上記ＮＰＮバイポーラ素子のコレク
タ電極とを区切る。上記所定パターンの感光膜６８をマ
スクとして使用してヒ素（ａｒｓｅｎｉｃ）イオンを上
記ポリシリコン層６４に注入するイオン注入工程が実行
される。かかるイオン注入工程はほぼ３Ｅ１５−１Ｅ１
６ｉｏｎｓ／ｃｍ2 ，４０−８０ＫｅＶ範囲の条件のも
とで実行される。
したのち、図２（Ｂ）に示されたように、再び所定パタ
ーンの感光膜６８を上記構造物の全表面上に設けて上記
ＮＭＯＳ素子領域と上記ＮＰＮバイポーラ素子のコレク
タ電極とを区切る。上記所定パターンの感光膜６８をマ
スクとして使用してヒ素（ａｒｓｅｎｉｃ）イオンを上
記ポリシリコン層６４に注入するイオン注入工程が実行
される。かかるイオン注入工程はほぼ３Ｅ１５−１Ｅ１
６ｉｏｎｓ／ｃｍ2 ，４０−８０ＫｅＶ範囲の条件のも
とで実行される。
【００２５】次に、エッチバック（ｅｔｃｈ ｂｓｃ
ｋ）工程を実行すると、図２（Ｃ）に示したように上記
感光膜６８のパターンが除去され、そして、引続き、上
記素子隔離用酸化膜４４と上記窒化膜５６上にあるポリ
シリコン層が除去される。
ｋ）工程を実行すると、図２（Ｃ）に示したように上記
感光膜６８のパターンが除去され、そして、引続き、上
記素子隔離用酸化膜４４と上記窒化膜５６上にあるポリ
シリコン層が除去される。
【００２６】図３（Ａ）を参照すると、酸化工程を通し
て上記構造物の全表面上にほぼ３０００−５０００オン
グストローム範囲の厚さを有する酸化膜７０が形成さ
れ、この酸化工程によって上記ゲートポリシリコン層と
エミッタポリシリコン層においては、バーズビーク（ａ
ｂｉｒｄ′ｓ ｂｅａｋ）７０ａのような構造が設け
られる。次に、上記ゲート／エミッタポリシリコン層の
上に残っている上記窒化膜５６と酸化膜５４を除去して
から、その上に所定パターンの感光膜７２を設ける。上
記所定パターンの感光膜７２をマスクとして使用して、
図示されたように、上記エミッタ領域のポリシリコン層
を乾式エッチングによって図中垂直方向に取り除く。上
記酸化膜７０の形成工程が実行される過程のうち導電性
を有するポリシリコン層６４から不純物イオンが図中下
方へ拡散されて上記ＮＭＯＳ素子のソース／ドレーン領
域７４と上記ＮＰＮバイポーラ素子の外部ベース領域７
６とが同時に自己整合的に設けられる。
て上記構造物の全表面上にほぼ３０００−５０００オン
グストローム範囲の厚さを有する酸化膜７０が形成さ
れ、この酸化工程によって上記ゲートポリシリコン層と
エミッタポリシリコン層においては、バーズビーク（ａ
ｂｉｒｄ′ｓ ｂｅａｋ）７０ａのような構造が設け
られる。次に、上記ゲート／エミッタポリシリコン層の
上に残っている上記窒化膜５６と酸化膜５４を除去して
から、その上に所定パターンの感光膜７２を設ける。上
記所定パターンの感光膜７２をマスクとして使用して、
図示されたように、上記エミッタ領域のポリシリコン層
を乾式エッチングによって図中垂直方向に取り除く。上
記酸化膜７０の形成工程が実行される過程のうち導電性
を有するポリシリコン層６４から不純物イオンが図中下
方へ拡散されて上記ＮＭＯＳ素子のソース／ドレーン領
域７４と上記ＮＰＮバイポーラ素子の外部ベース領域７
６とが同時に自己整合的に設けられる。
【００２７】また、図３（Ｂ）によると、上記感光膜７
２のパターンを除去したのち、ポリシリコン層をさらに
蒸着し、そしてこのポリシリコン層が導電性を有するよ
うに高濃度のｎ+ 型不純物が上記ポリシリコン層に注入
される。上記導電性を有するポリシリコン層７８上にケ
イ化物層（ａ ＷＳｉx ｌａｙｅｒ）８０を設ける。
この際、上記不純物注入工程は上記ＮＰＮバイポーラ素
子のエミッタの不純物濃度を決定するので、ヒ素（ａｒ
ｓｅｎｉｃ）を使用し、４Ｅ１５−１Ｅ１６ｉｏｎｓ／
ｃｍ2 ，４０−８０ＫｅＶ範囲の条件のもとで実行され
る。また、上記ポリシリコン層７８はほぼ２０００−４
０００オングストロームの厚さを有し、上記ケイ化物層
８０はほぼ１５０−６００オングストロームの厚さを有
する。
２のパターンを除去したのち、ポリシリコン層をさらに
蒸着し、そしてこのポリシリコン層が導電性を有するよ
うに高濃度のｎ+ 型不純物が上記ポリシリコン層に注入
される。上記導電性を有するポリシリコン層７８上にケ
イ化物層（ａ ＷＳｉx ｌａｙｅｒ）８０を設ける。
この際、上記不純物注入工程は上記ＮＰＮバイポーラ素
子のエミッタの不純物濃度を決定するので、ヒ素（ａｒ
ｓｅｎｉｃ）を使用し、４Ｅ１５−１Ｅ１６ｉｏｎｓ／
ｃｍ2 ，４０−８０ＫｅＶ範囲の条件のもとで実行され
る。また、上記ポリシリコン層７８はほぼ２０００−４
０００オングストロームの厚さを有し、上記ケイ化物層
８０はほぼ１５０−６００オングストロームの厚さを有
する。
【００２８】次いで、焼性（ｓｉｎｔｅｒｉｎｇ）工程
をほぼ９００℃の温度で実行した後、所定のパターンの
マスクを使用して上記ケイ化物層８０とポリシリコン層
７８を選択的に取り除くと、図３（Ｂ）に示されたよう
に、ゲートとエミッタのパターンが完成される。上記焼
性中に上記エミッタ領域にある上記ポリシリコン層７８
から上記内部ベースの不純物領域４８へ不純物が拡散さ
れてエミッタコンタクト領域８２［図３（Ｃ）参照］が
設けられる。
をほぼ９００℃の温度で実行した後、所定のパターンの
マスクを使用して上記ケイ化物層８０とポリシリコン層
７８を選択的に取り除くと、図３（Ｂ）に示されたよう
に、ゲートとエミッタのパターンが完成される。上記焼
性中に上記エミッタ領域にある上記ポリシリコン層７８
から上記内部ベースの不純物領域４８へ不純物が拡散さ
れてエミッタコンタクト領域８２［図３（Ｃ）参照］が
設けられる。
【００２９】最後に図３（Ｃ）および図４に示されたよ
うに、上記構造物の全表面上にほぼ２０００−５０００
オングストロームの厚さを有するＣＶＤ（ｃｈｅｍｉｃ
ａｌｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）酸化膜８４を
形成したのち、金属配線工程を実行して図４に示したよ
うに上記ＮＭＯＳ素子のゲートとソース／ドレインに、
それから上記ＮＰＮバイポーラ素子のエミッタとベース
及びコレクタに金属層８６が形成され、そしてこれら金
属層８６上にキャッピング（ｃａｐｐｉｎｇ）金属層８
８が設けられて本発明の実施形態による図５に示したＢ
ｉＣＭＯＳ装置製造が終了される。
うに、上記構造物の全表面上にほぼ２０００−５０００
オングストロームの厚さを有するＣＶＤ（ｃｈｅｍｉｃ
ａｌｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）酸化膜８４を
形成したのち、金属配線工程を実行して図４に示したよ
うに上記ＮＭＯＳ素子のゲートとソース／ドレインに、
それから上記ＮＰＮバイポーラ素子のエミッタとベース
及びコレクタに金属層８６が形成され、そしてこれら金
属層８６上にキャッピング（ｃａｐｐｉｎｇ）金属層８
８が設けられて本発明の実施形態による図５に示したＢ
ｉＣＭＯＳ装置製造が終了される。
【００３０】
【発明の効果】上述の本発明の製造方法によると、図５
に示したように、ゲートとエミッタ用ポリシリコン層の
上方に酸化膜と窒化膜とが蒸着された状態で酸化工程が
行われるので、ゲートとエミッタ用ポリシリコン層の上
下側にバーズビーク状の形状を有する酸化膜が設けられ
る。このバーズビーク状の形状を有する酸化膜がＮＭＯ
Ｓ素子においてはゲート構造物の側壁酸化膜として働
き、そしてＮＰＮバイポーラ素子においては電界効果を
誘発するエミッタ構造物の一部として使用される。
に示したように、ゲートとエミッタ用ポリシリコン層の
上方に酸化膜と窒化膜とが蒸着された状態で酸化工程が
行われるので、ゲートとエミッタ用ポリシリコン層の上
下側にバーズビーク状の形状を有する酸化膜が設けられ
る。このバーズビーク状の形状を有する酸化膜がＮＭＯ
Ｓ素子においてはゲート構造物の側壁酸化膜として働
き、そしてＮＰＮバイポーラ素子においては電界効果を
誘発するエミッタ構造物の一部として使用される。
【００３１】また、ＮＭＯＳ素子のソース／ドレーン領
域及びゲート領域が全て自己整合的に設けられるととも
にＮＰＮバイポーラ素子のエミッタと外部ベース領域が
自己整合的に形成されるので、高精度の微細パターンを
設ける精密なリソグラフィー装置を使わなくても上記領
域等を具現することができる。
域及びゲート領域が全て自己整合的に設けられるととも
にＮＰＮバイポーラ素子のエミッタと外部ベース領域が
自己整合的に形成されるので、高精度の微細パターンを
設ける精密なリソグラフィー装置を使わなくても上記領
域等を具現することができる。
【００３２】しかも、ＮＭＯＳ素子はＬＤＤ領域上にあ
る比較的厚い酸化膜によってゲートによって誘導された
ドレインの漏れ電流ＧＩＤＬを効率良く抑制することが
でき、そしてゲートードレイン重合部分におけるキャパ
シタンスも最小化にして、素子の動作速度を向上させる
ことができる。
る比較的厚い酸化膜によってゲートによって誘導された
ドレインの漏れ電流ＧＩＤＬを効率良く抑制することが
でき、そしてゲートードレイン重合部分におけるキャパ
シタンスも最小化にして、素子の動作速度を向上させる
ことができる。
【００３３】そのうえ、本発明によるＮＰＮバイポーラ
素子はエミッタの下部側面に薄い酸化膜が形成され、こ
の酸化膜が電界効果トランジスタのゲート構造を持って
いるので、エミッタ電極に逆バイアス（ａ ｒｅｖｅｒ
ｓｅ ｂｉａｓ）が印加される時、上記ゲート構造物の
下方で、すなわち重合されたＬＤＤ領域の下方でｎ-チ
ャンネルが形成されるので、低電界の発生によってホッ
トキャリア（ａ ｈｏｔ ｃａｒｒｉｅｒ）効果を減ら
すことができ、さらにそれによって信頼性を向上させる
ことができる。
素子はエミッタの下部側面に薄い酸化膜が形成され、こ
の酸化膜が電界効果トランジスタのゲート構造を持って
いるので、エミッタ電極に逆バイアス（ａ ｒｅｖｅｒ
ｓｅ ｂｉａｓ）が印加される時、上記ゲート構造物の
下方で、すなわち重合されたＬＤＤ領域の下方でｎ-チ
ャンネルが形成されるので、低電界の発生によってホッ
トキャリア（ａ ｈｏｔ ｃａｒｒｉｅｒ）効果を減ら
すことができ、さらにそれによって信頼性を向上させる
ことができる。
【００３４】また、本発明の製造方法において、サブミ
クロン級ゲート用ポリシリコン膜が設けられると同時に
側壁スペーサが酸化膜形成工程で同時に形成され、そし
てソースとドレインとが自己整合的に形成できるように
エッチ−バック工程が適用されるのに対し、従来の製造
方法においてはゲート用ポリシリコンパターンを設けて
から別途の工程によって側壁スペーサが設けられる。よ
って、本発明の製造方法はその製造工程を単純化させる
ことができる。
クロン級ゲート用ポリシリコン膜が設けられると同時に
側壁スペーサが酸化膜形成工程で同時に形成され、そし
てソースとドレインとが自己整合的に形成できるように
エッチ−バック工程が適用されるのに対し、従来の製造
方法においてはゲート用ポリシリコンパターンを設けて
から別途の工程によって側壁スペーサが設けられる。よ
って、本発明の製造方法はその製造工程を単純化させる
ことができる。
【図１】本発明の製造方法によりＢｉＣＭＯＳ装置を製
造する工程を示す順次工程図である。
造する工程を示す順次工程図である。
【図２】本発明の製造方法によりＢｉＣＭＯＳ装置を製
造する工程を示す順次工程図である。
造する工程を示す順次工程図である。
【図３】本発明の製造方法によりＢｉＣＭＯＳ装置を製
造する工程を示す順次工程図である。
造する工程を示す順次工程図である。
【図４】本発明の製造方法によりＢｉＣＭＯＳ装置を製
造する工程を示す順次工程図である。
造する工程を示す順次工程図である。
【図５】本発明の製造方法によって製造されたＢｉＣＭ
ＯＳ装置の構造を示す断面図である。
ＯＳ装置の構造を示す断面図である。
【符号の説明】 ３０ 半導体基板 ３２ ｎ型埋込み層 ３４ エピタキシャル層 ３６ ｐ型ウェル ３８ パッド酸化膜 ４０ 不純物注入層 ４０ａ シンク領域 ４２ 窒化膜 ４４ 素子分離用酸化膜 ４８ 内部ベース領域 ５０ ゲート酸化膜 ５２ ゲート用ポリシリコン層 ５４ 酸化膜 ５６ 窒化膜 ６０ａ ソース／ドレイン領域 ６２ 側壁酸化膜 ６４ ポリシリコン膜 ７０，７０ａ 酸化膜 ７４ 高濃度不純物領域 ７６ 外部ベース領域 ７８ ポリシリコン膜
Claims (4)
- 【請求項１】 バイポーラ素子とＭＯＳ素子が同一の半
導体基板上に設けられている半導体装置の製造方法にお
いて、 第１の導電型の半導体基板３０上に、第２の導電型の埋
込み層３２を設ける工程と、 上記バイポーラ素子が形成される領域には上記埋込み層
３２を含む上記半導体基板３０上に第２の導電型のエピ
タキシャル層３４を形成し、そして上記ＭＯＳ素子が形
成される領域には第１の導電型のウェル３６を設ける工
程と、 上記エピタキシャル層３４と上記ウェル３６上にパッド
酸化膜３８を設ける工程と、 コレクタ形成用マスクを用いるイオン注入によって不純
物注入領域４０を上記エピタキシャル層３４の表面に設
ける工程と、 上記パッド酸化膜３８上に所定パターンの窒化膜４２を
設けて活性領域とフィールド領域とを限定し、そして酸
化工程を実行して素子隔離用酸化膜４４および上記不純
物注入領域４０のイオン拡散によるシンク領域４０ａを
設ける工程と、 上記窒化膜４２の除去後、上記パッド酸化膜と素子隔離
用酸化膜上に所定パターンの感光膜を設けて内部ベース
領域を区切り、そして不純物イオン注入を実行して上記
エピタキシャル層３４の表面に上記内部ベース領域４８
を設ける工程と、 上記所定パターンの感光膜の除去後、上記活性領域上に
ゲート酸化膜５０を設ける工程と、 上記ゲート酸化膜５０上にゲート／エミッタ構造物のパ
ターンを設ける工程と、 上記ゲート／エミッタ構造物のパターンをマスクとして
使用して上記ＭＯＳ素子が形成される領域に不純物を注
入して上記ウェルの表面にソース／ドレイン領域６０ａ
を設ける工程と、 上記ゲート／エミッタ構造物の側壁に側壁スペーサ６２
を設ける工程と、 上記ソース／ドレイン領域６０ａと上記内部ベース領域
４８及び上記シンク領域４０ａ上にのみ導電性のポリシ
リコン層６４を設ける工程と、 上記全表面上に酸化膜７０を設けて上記ゲート／エミッ
タ構造物の上下部の側面でバーズビーク構造を有する酸
化膜が設けられる工程と、 垂直の側壁を有するように上記エミッタ構造物のポリシ
リコン層５２をエッチングする工程と、 上記ゲート／エミッタ構造物の上部にポリシリコン膜７
８を設ける工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 上記ゲート／エミッタ構造物のパターン
を設ける工程は、上記ゲート酸化膜５０上にポリシリコ
ン層５２を設ける工程と、上記ポリシリコン層５２上に
酸化膜５４と窒化膜５６とを順次設ける工程及び，所定
パターンのマスクを使用して上記積層された構造を順次
除去してゲート／エミッタ構造物を設ける工程とを有す
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 上記側壁スペーサ６２の形成工程は、上
記ゲート／エミッタ構造物を含む全表面上に酸化膜を設
ける工程と、この酸化膜をエッチングして上記側壁スペ
ーサ６２の形成と同時に上記ゲート酸化膜５０が除去さ
れる工程とを有することを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項４】 上記ゲート／エミッタ構造物の上部に設
けられた上記ポリシリコン膜７８上にケイ化物膜８０を
設ける工程を加えることを特徴とする請求項１記載の半
導体装置の製造方法。
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|---|---|
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