JP3186099B2 - バイポーラ論理回路 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Description
【０００１】
【産業上の利用分野】本発明はバイポーラ論理回路に関
し、特に出力信号の高レベル電位“Ｈ”から低レベル電
位“Ｌ”への遷移時間を速める為のアクティブプルダウ
ン回路のバイポーラ論理回路に関する。
し、特に出力信号の高レベル電位“Ｈ”から低レベル電
位“Ｌ”への遷移時間を速める為のアクティブプルダウ
ン回路のバイポーラ論理回路に関する。
【０００２】
【従来の技術】従来のアクティブプルダウン回路付のバ
イポーラ論理回路について、図７に示すインバータ７を
例にあげて説明する。
イポーラ論理回路について、図７に示すインバータ７を
例にあげて説明する。
【０００３】図において、差動形式の入力ゲートを構成
するトランジスタＱ１のベースの入力端子１０１に、ト
ランジスタＱ２のベースに接続されている基準電位端子
１０２（通常は−１．１Ｖが印加される。）より低い入
力信号“Ｌ”（例えば約−１．４Ｖ）が入力されると、
トランジスタＱ１は遮断状態（以下“ＯＦＦ”と記す）
となり、そのコレクタ電位は、接地電位まで上昇する。
その接地電位をエミッタホロワで出力端子１０５に取り
戻す。従って出力端子１０５の電位は接地電位より、出
力トランジスタＱ３の順方向ベース，エミッタ間電圧
（以下ＶBEQ3と記す）分だけ低い電圧となり、出力端子
には“Ｈ”が生ずる。一方、基準電位端子１０２の電圧
よりも高い入力信号“Ｈ”が入力されると、トランジス
タＱ２は“ＯＦＦ”となる。この為に、Ｑ１のコレクタ
電位は接地電位から抵抗Ｒ１と定電流Ｉ１による電位降
下を差し引いた電位（約−０．６Ｖ）となり、出力端子
１０５には、さらにＶBEQ3だけ下がった電位すなわち
“Ｌ”が生じる。以上の説明より入力端子１０１が
“Ｌ”の時は、出力端子１０５には“Ｈ”が、又入力端
子１０１が“Ｈ”の時は出力端子１０５には“Ｌ”が生
じるインバータ回路となっている。
するトランジスタＱ１のベースの入力端子１０１に、ト
ランジスタＱ２のベースに接続されている基準電位端子
１０２（通常は−１．１Ｖが印加される。）より低い入
力信号“Ｌ”（例えば約−１．４Ｖ）が入力されると、
トランジスタＱ１は遮断状態（以下“ＯＦＦ”と記す）
となり、そのコレクタ電位は、接地電位まで上昇する。
その接地電位をエミッタホロワで出力端子１０５に取り
戻す。従って出力端子１０５の電位は接地電位より、出
力トランジスタＱ３の順方向ベース，エミッタ間電圧
（以下ＶBEQ3と記す）分だけ低い電圧となり、出力端子
には“Ｈ”が生ずる。一方、基準電位端子１０２の電圧
よりも高い入力信号“Ｈ”が入力されると、トランジス
タＱ２は“ＯＦＦ”となる。この為に、Ｑ１のコレクタ
電位は接地電位から抵抗Ｒ１と定電流Ｉ１による電位降
下を差し引いた電位（約−０．６Ｖ）となり、出力端子
１０５には、さらにＶBEQ3だけ下がった電位すなわち
“Ｌ”が生じる。以上の説明より入力端子１０１が
“Ｌ”の時は、出力端子１０５には“Ｈ”が、又入力端
子１０１が“Ｈ”の時は出力端子１０５には“Ｌ”が生
じるインバータ回路となっている。
【０００４】出力トランジスタＱ３のエミッタ負荷であ
るアクティブプルダウン回路２００について説明する。
出力トランジスタＱ３のエミッタにアクティブトランジ
スタＱ５のコレクタを接続し、Ｑ５のエミッタを電源端
子１０６に接続する。アクティブトランジスタＱ５のベ
ースは抵抗Ｒ３および容量素子Ｃ１を介してそれぞれ電
源端子１０６およびＱ２のコレクタに接続されている。
又、接地端子１０４とＱ５のベースの間にはトランジス
タＱ４が挿入されている。
るアクティブプルダウン回路２００について説明する。
出力トランジスタＱ３のエミッタにアクティブトランジ
スタＱ５のコレクタを接続し、Ｑ５のエミッタを電源端
子１０６に接続する。アクティブトランジスタＱ５のベ
ースは抵抗Ｒ３および容量素子Ｃ１を介してそれぞれ電
源端子１０６およびＱ２のコレクタに接続されている。
又、接地端子１０４とＱ５のベースの間にはトランジス
タＱ４が挿入されている。
【０００５】次に、アクティブプルタウン回路の動作に
ついて説明する。入力端子１０１の電位を“Ｌ”から
“Ｈ”へ遷移させるとＱ１のコレクタ電位は“Ｈ”から
“Ｌ”へ遷移し、出力端子１０５は“Ｈ”から“Ｌ”へ
遷移するこの時、Ｑ２のコレクタ電位は“Ｌ”から
“Ｈ”へ遷移する為、Ｃ１を通してＱ５のベースには過
渡的に充電々流が流れＱ５を“ＯＮ”させる。この為出
力端子１０５の負荷容量Ｃ２の放電を速くする。すなわ
ち、出力の“Ｈ”から“Ｌ”への遷移時間（以下ｔPHL
と記す）を速くする回路である。尚、Ｑ４のベースに接
続する基準電位端子１０３（通常は−１．６Ｖ程度が多
く用いられている）及びＲ３は定常状態時におけるアク
ティブトランジスタＱ５のベース電流すなわち、エミッ
タ電流を設定するものであり、このＱ５のベース電流が
大であると負荷容量の放電能力が高くなる。
ついて説明する。入力端子１０１の電位を“Ｌ”から
“Ｈ”へ遷移させるとＱ１のコレクタ電位は“Ｈ”から
“Ｌ”へ遷移し、出力端子１０５は“Ｈ”から“Ｌ”へ
遷移するこの時、Ｑ２のコレクタ電位は“Ｌ”から
“Ｈ”へ遷移する為、Ｃ１を通してＱ５のベースには過
渡的に充電々流が流れＱ５を“ＯＮ”させる。この為出
力端子１０５の負荷容量Ｃ２の放電を速くする。すなわ
ち、出力の“Ｈ”から“Ｌ”への遷移時間（以下ｔPHL
と記す）を速くする回路である。尚、Ｑ４のベースに接
続する基準電位端子１０３（通常は−１．６Ｖ程度が多
く用いられている）及びＲ３は定常状態時におけるアク
ティブトランジスタＱ５のベース電流すなわち、エミッ
タ電流を設定するものであり、このＱ５のベース電流が
大であると負荷容量の放電能力が高くなる。
【０００６】図６は、従来例を示す半導体チップの断面
図である。図６の右側にアクティブトランジスタＱ５
を、左側に容量素子Ｃ１を示す。Ｐ+ 拡散領域１７で区
画された独立した素子領域にそれぞれＱ５，Ｃ１が形成
されていて、Ｑ５のベース引き出し電極７とＣ１の上層
電極１６とは、コンタクトホール１１Ｃｂ，１１Ｃａと
を介して図示しない電極配線で接続されている。
図である。図６の右側にアクティブトランジスタＱ５
を、左側に容量素子Ｃ１を示す。Ｐ+ 拡散領域１７で区
画された独立した素子領域にそれぞれＱ５，Ｃ１が形成
されていて、Ｑ５のベース引き出し電極７とＣ１の上層
電極１６とは、コンタクトホール１１Ｃｂ，１１Ｃａと
を介して図示しない電極配線で接続されている。
【０００７】
【発明が解決しようとする課題】上述したアクティブプ
ルダウン回路付のバイポーラ論理回路は出力の負荷容量
が大きくなるとアクティブトランジスタＱ５のコレクタ
吸込み能力（以下シンク能力と記す）を大きくするた
め、Ｃ１の容量値を大きくし、過渡的な充電々流を増加
させる必要がある。しかしながらＣ１の容量値を増加す
るためには容量面積の増加を伴ないひいてはバイポーラ
論理回路のチップ面積が増大するという問題点があっ
た。例えば２層多結晶シリコン電極（容量下層電極５，
容量上層電極１６）にはさまれた厚さ３０ｎｍ程度の酸
化シリコン膜で１００ｆＦ程度の容量を形成するために
は約１００μｍ2 の面積が必要になる。これは、図７の
回路全体の面積の約１０％にあたる。
ルダウン回路付のバイポーラ論理回路は出力の負荷容量
が大きくなるとアクティブトランジスタＱ５のコレクタ
吸込み能力（以下シンク能力と記す）を大きくするた
め、Ｃ１の容量値を大きくし、過渡的な充電々流を増加
させる必要がある。しかしながらＣ１の容量値を増加す
るためには容量面積の増加を伴ないひいてはバイポーラ
論理回路のチップ面積が増大するという問題点があっ
た。例えば２層多結晶シリコン電極（容量下層電極５，
容量上層電極１６）にはさまれた厚さ３０ｎｍ程度の酸
化シリコン膜で１００ｆＦ程度の容量を形成するために
は約１００μｍ2 の面積が必要になる。これは、図７の
回路全体の面積の約１０％にあたる。
【０００８】
【課題を解決するための手段】本発明の構成は、入力信
号の反転信号をコレクタから取り出す第１のトランジス
タと、この第１のトランジスタのコレクタが一方の電極
に接続された容量素子と、この容量素子の他方の電極に
ベースが接続された第２のトランジスタとを半導体チッ
プに集積したバイポーラ論理回路において、前記容量素
子の一方の電極は前記第２のトランジスタのベース引き
出し電極と共通の導電膜であり、前記容量素子の他方の
電極は前記第１のトランジスタのコレクタ引き出し電極
と共通の導電膜であることを特徴とする。
号の反転信号をコレクタから取り出す第１のトランジス
タと、この第１のトランジスタのコレクタが一方の電極
に接続された容量素子と、この容量素子の他方の電極に
ベースが接続された第２のトランジスタとを半導体チッ
プに集積したバイポーラ論理回路において、前記容量素
子の一方の電極は前記第２のトランジスタのベース引き
出し電極と共通の導電膜であり、前記容量素子の他方の
電極は前記第１のトランジスタのコレクタ引き出し電極
と共通の導電膜であることを特徴とする。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１および図２は本発明に関連する技術の
半導体チップの断面図および平面図で、図１は図２のＸ
―Ｘ線断面図である。
半導体チップの断面図および平面図で、図１は図２のＸ
―Ｘ線断面図である。
【００１１】アクティブトランジスタＱ５のベース引き
出し電極７は同時に容量素子Ｃ１の上層電極を兼ねてい
る。すなわちベース引き出し電極は、１層目の多結晶シ
リコン膜などの容量下層電極５上にまで伸びて容量絶縁
膜６を介して設けられている。容量絶縁膜６は酸化シリ
コン膜、窒化シリコン膜または酸化タンタル膜である。
次に、この関連技術の製造方法について説明する。
出し電極７は同時に容量素子Ｃ１の上層電極を兼ねてい
る。すなわちベース引き出し電極は、１層目の多結晶シ
リコン膜などの容量下層電極５上にまで伸びて容量絶縁
膜６を介して設けられている。容量絶縁膜６は酸化シリ
コン膜、窒化シリコン膜または酸化タンタル膜である。
次に、この関連技術の製造方法について説明する。
【００１２】Ｐ型シリコン基体１とその上に堆積された
Ｎ型エピタキシャル層３を有する半導体基板を準備す
る。ただし、Ｐ型シリコン基体１とＮ型エピタキシャル
層３の境界部には選択的に埋込Ｎ+ 層２が設けられてい
る。次に、Ｐ+ 拡散領域１７を選択的に形成して素子領
域を区画し、フィールド酸化膜４を選択的に形成し、ト
ランジスタのベース形成領域、コレクタ引き出し領域を
区画する。コレクタ引き出し領域にＮ型不純物を拡散し
て埋込Ｎ+ 層2 に達するコレクタ引き出し拡散領域１２
を形成する。
Ｎ型エピタキシャル層３を有する半導体基板を準備す
る。ただし、Ｐ型シリコン基体１とＮ型エピタキシャル
層３の境界部には選択的に埋込Ｎ+ 層２が設けられてい
る。次に、Ｐ+ 拡散領域１７を選択的に形成して素子領
域を区画し、フィールド酸化膜４を選択的に形成し、ト
ランジスタのベース形成領域、コレクタ引き出し領域を
区画する。コレクタ引き出し領域にＮ型不純物を拡散し
て埋込Ｎ+ 層2 に達するコレクタ引き出し拡散領域１２
を形成する。
【００１３】フィールド酸化膜４上に１層目の多結晶シ
リコン膜を形成し、パターニングして容量下層電極５を
形成し、熱酸化を行ない容量絶縁膜６を形成する。この
容量絶縁膜の形成はＣＶＤ法によってもよい。
リコン膜を形成し、パターニングして容量下層電極５を
形成し、熱酸化を行ない容量絶縁膜６を形成する。この
容量絶縁膜の形成はＣＶＤ法によってもよい。
【００１４】次に、ベース形成領域、コレクタ引き出し
領域上の絶縁膜を除去し、ベース形成領域から容量絶縁
膜６上へかけて２層目の多結晶シリコン膜（ボロンをド
ーピングしてある）を形成する。次に層間絶縁膜８を堆
積し、ベース形成領域の中央部に開孔を設ける。熱処理
とイオン注入法とにより外部ベース拡散層１３および内
部ベース拡散層（ベース拡散層のうち中央の薄い部分）
を形成する。所定厚さの絶縁膜を堆積し異方性エッチン
グを行ないサイドウォール絶縁膜９を形成する。Ｎ型不
純物をドーピングした３層目の多結晶シリコン膜を形成
しパターニングによりエミッタ電極１０を形成する。次
に、前述した２層目の多結晶シリコン膜をパターニング
し、ベース電極および容量上部電極１６を形成する。エ
ミッタ拡散層１４はエミッタ電極１０からの不純物の拡
散により形成される領域である。次に層間絶縁膜１５を
堆積し、コンタクトホール１１Ｂ，１１Ｃ，１１Ｅ，１
１ＣＯＬを設け、必要な電極配線（図示しない）を形成
する。１１ＣはトランジスタＱ２のコレクタとＣ１とを
接続するためのコンタクトホール，１１ＢはＣ１とトラ
ンジスタＱ４のエミッタを接続するためのコンタクトホ
ール，１１ＥはＱ５のエミッタと電源端子１０６とを接
続するためのコンタクトホール，１１ＣＯＬはＱ５のコ
レクタと出力端子１０５とを接続するためのコンタクト
ホールである。
領域上の絶縁膜を除去し、ベース形成領域から容量絶縁
膜６上へかけて２層目の多結晶シリコン膜（ボロンをド
ーピングしてある）を形成する。次に層間絶縁膜８を堆
積し、ベース形成領域の中央部に開孔を設ける。熱処理
とイオン注入法とにより外部ベース拡散層１３および内
部ベース拡散層（ベース拡散層のうち中央の薄い部分）
を形成する。所定厚さの絶縁膜を堆積し異方性エッチン
グを行ないサイドウォール絶縁膜９を形成する。Ｎ型不
純物をドーピングした３層目の多結晶シリコン膜を形成
しパターニングによりエミッタ電極１０を形成する。次
に、前述した２層目の多結晶シリコン膜をパターニング
し、ベース電極および容量上部電極１６を形成する。エ
ミッタ拡散層１４はエミッタ電極１０からの不純物の拡
散により形成される領域である。次に層間絶縁膜１５を
堆積し、コンタクトホール１１Ｂ，１１Ｃ，１１Ｅ，１
１ＣＯＬを設け、必要な電極配線（図示しない）を形成
する。１１ＣはトランジスタＱ２のコレクタとＣ１とを
接続するためのコンタクトホール，１１ＢはＣ１とトラ
ンジスタＱ４のエミッタを接続するためのコンタクトホ
ール，１１ＥはＱ５のエミッタと電源端子１０６とを接
続するためのコンタクトホール，１１ＣＯＬはＱ５のコ
レクタと出力端子１０５とを接続するためのコンタクト
ホールである。
【００１５】Ｑ５のベース引き出し電極とＣ１の容量上
層電極とが共通になっているので、従来例に比べて素子
占有面積が少なくなることは明らかである。
層電極とが共通になっているので、従来例に比べて素子
占有面積が少なくなることは明らかである。
【００１６】図３は図１の例の変形を示す平面図であ
る。
る。
【００１７】ベース引き出し電極７のうち、ベース拡散
層周囲のフィールド酸化膜部にある部分の下に容量絶縁
膜５と容量下層電極５を設けたものであり、容量素子の
占有面積を一層少なく（あるいは容量値を一層大きく）
できる。例えばエミッタサイズ０．５μｍ×２μｍのト
ランジスタにおいて容量絶縁膜に２０ｎｍの窒化シリコ
ン膜を用いるとベース引き出し電極として本来必要な面
積（約３４μｍ2 ）で１２０ｆＦを得ることができる。
層周囲のフィールド酸化膜部にある部分の下に容量絶縁
膜５と容量下層電極５を設けたものであり、容量素子の
占有面積を一層少なく（あるいは容量値を一層大きく）
できる。例えばエミッタサイズ０．５μｍ×２μｍのト
ランジスタにおいて容量絶縁膜に２０ｎｍの窒化シリコ
ン膜を用いるとベース引き出し電極として本来必要な面
積（約３４μｍ2 ）で１２０ｆＦを得ることができる。
【００１８】図４は本発明の他の関連技術を示す断面図
である。図１の例と異なる点は容量素子の下層電極にベ
ース引き出し電極７を、上層電極にエミッタ電極１０を
用いたことである。この構造にすることにより容量素子
の電極として特に電極（第１の実施例の５）を設けなく
ともトランジスタを形成する際に同時に容量形成ができ
製造工程を短縮できる。
である。図１の例と異なる点は容量素子の下層電極にベ
ース引き出し電極７を、上層電極にエミッタ電極１０を
用いたことである。この構造にすることにより容量素子
の電極として特に電極（第１の実施例の５）を設けなく
ともトランジスタを形成する際に同時に容量形成ができ
製造工程を短縮できる。
【００１９】図５は本発明の第１の実施例を示す断面図
である。
である。
【００２０】この実施例は、アクティブトランシスタＱ
５のベース引き出し電極７とカレントスイッチ用のトラ
ンジスタＱ２のコレクタ引き出し電極５αとの間にアク
ティブプルダウン用の容量素子Ｃ１を形成した例であ
る。Ｃ１とＱ２とを接続的アルミニウム膜などの電極配
線を必要としないので面積効率が一層良好となる。
５のベース引き出し電極７とカレントスイッチ用のトラ
ンジスタＱ２のコレクタ引き出し電極５αとの間にアク
ティブプルダウン用の容量素子Ｃ１を形成した例であ
る。Ｃ１とＱ２とを接続的アルミニウム膜などの電極配
線を必要としないので面積効率が一層良好となる。
【００２１】
【発明の効果】以上説明したように本発明はアクティブ
プルダウン回路用の容量素子の一方の電極をアクティブ
トランジスタのベース引き出し用電極と共通の導電膜と
することにより、バイポーラ論理回路の高速化に伴なう
チップ面積の大幅な増大を防止できるという効果を有す
る。
プルダウン回路用の容量素子の一方の電極をアクティブ
トランジスタのベース引き出し用電極と共通の導電膜と
することにより、バイポーラ論理回路の高速化に伴なう
チップ面積の大幅な増大を防止できるという効果を有す
る。
【図１】本発明に関連する技術の半導体チップを示す断
面図である。
面図である。
【図２】図１に関連する技術例を示す平面図である。
【図３】図１の技術例の変形を示す平面図である。
【図４】本発明の他の関連技術を示す断面図である。
【図５】本発明の第１の実施例を示す断面図である。
【図６】従来例を示す断面図である。
【図７】アクティブプルタウン回路付きバイボーラ論理
回路の例を示す回路図である。
回路の例を示す回路図である。
１ Ｐ型シリコン基板 ２ 埋込Ｎ+ 層 ３ Ｎ型エピタキシャル層 ４ フィールド酸化膜 ５ 容量下層電極 ５α コレクタ引き出し電極 ６ 容量絶縁膜 ７ ベース引き出し電極 ８ 層間絶縁膜 ９ サイドウォール絶縁膜 １０ エミック電極 １１Ｂ，１１Ｃ，１１Ｃａ，１１Ｃｂ，１１ＣＯＬ，１
１Ｅ コンタクトホール １２ コレクタ引出し拡散領域 １３ 外部ベース拡散層 １４ エミッタ拡散層 １５ 展開絶縁膜 １６ 容量上層電極 １０１ 入力端子 １０２，１０３ 基準電位端子 １０４ 接地端子 １０５ 出力端子 １０６ 電源端子 ２００ アクティブダウン回路
１Ｅ コンタクトホール １２ コレクタ引出し拡散領域 １３ 外部ベース拡散層 １４ エミッタ拡散層 １５ 展開絶縁膜 １６ 容量上層電極 １０１ 入力端子 １０２，１０３ 基準電位端子 １０４ 接地端子 １０５ 出力端子 １０６ 電源端子 ２００ アクティブダウン回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/8222 - 21/8228 H01L 21/8232,27/04,27/06 H01L 27/08,27/082
Claims (1)
- 【請求項１】 入力信号の反転信号をコレクタから取り
出す第１のトランジスタと、この第１のトランジスタの
コレクタが一方の電極に接続された容量素子と、この容
量素子の他方の電極にベースが接続された第２のトラン
ジスタとを半導体チップに集積したバイポーラ論理回路
において、前記容量素子の一方の電極は前記第２のトラ
ンジスタのベース引き出し電極と共通の導電膜であり、
前記容量素子の他方の電極は前記第１のトランジスタの
コレクタ引き出し電極と共通の導電膜であることを特徴
とするバイポーラ論理回路。
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|---|---|---|---|
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| US07/926,000 US5391905A (en) | 1991-08-07 | 1992-08-06 | Integrated logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19757591A JP3186099B2 (ja) | 1991-08-07 | 1991-08-07 | バイポーラ論理回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH0541490A JPH0541490A (ja) | 1993-02-19 |
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Family
ID=16376781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19757591A Expired - Fee Related JP3186099B2 (ja) | 1991-08-07 | 1991-08-07 | バイポーラ論理回路 |
Country Status (2)
| Country | Link |
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| US (1) | US5391905A (ja) |
| JP (1) | JP3186099B2 (ja) |
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|---|---|---|---|---|
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- 1991-08-07 JP JP19757591A patent/JP3186099B2/ja not_active Expired - Fee Related
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1992
- 1992-08-06 US US07/926,000 patent/US5391905A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0541490A (ja) | 1993-02-19 |
| US5391905A (en) | 1995-02-21 |
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