JPH0640567B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0640567B2 JPH0640567B2 JP4571487A JP4571487A JPH0640567B2 JP H0640567 B2 JPH0640567 B2 JP H0640567B2 JP 4571487 A JP4571487 A JP 4571487A JP 4571487 A JP4571487 A JP 4571487A JP H0640567 B2 JPH0640567 B2 JP H0640567B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8249—Bipolar and MOS technology
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にバイポーラ
トランジスタとＭＯＳトランジスタとを同一基板上に同
時に形成する集積回路装置の製造方法に関する。
トランジスタとＭＯＳトランジスタとを同一基板上に同
時に形成する集積回路装置の製造方法に関する。
バイポーラトランジスタとＭＯＳトランジスタとを同一
基板上に形成した集積回路（以下、Ｂｉ−ＭＯＳ ＩＣ
と記す）において、ＮＰＮトランジスタのベース領域と
同時に形成するサブストレートＰＮＰトランジスタのエ
ミッタ領域およびコレクタコンタクト領域は、従来第３
図（ａ）〜（ｄ）のような工程により形成していた。以
下にＮＰＮトランジスタ、サブストレートＰＮＰトラン
ジスタおよびＮチャンネルＭＯＳトランジスタを含むこ
の第３図（ａ）〜（ｄ）のＢｉ−ＭＯＳＩＣの製造方法
を説明する。
基板上に形成した集積回路（以下、Ｂｉ−ＭＯＳ ＩＣ
と記す）において、ＮＰＮトランジスタのベース領域と
同時に形成するサブストレートＰＮＰトランジスタのエ
ミッタ領域およびコレクタコンタクト領域は、従来第３
図（ａ）〜（ｄ）のような工程により形成していた。以
下にＮＰＮトランジスタ、サブストレートＰＮＰトラン
ジスタおよびＮチャンネルＭＯＳトランジスタを含むこ
の第３図（ａ）〜（ｄ）のＢｉ−ＭＯＳＩＣの製造方法
を説明する。
まず第３図（ａ）に示すように、Ｐ形シリコン基板１に
Ｎ＋形埋込層２およびＰ＋形埋込層３を形成し、その上
にＮ形エピタキシャル層４を成長させ、この表面からＰ
形ウェル領域５を形成する。次に、シリコン窒化膜をマ
スクにして選択的に厚い素子分離用酸化膜６を形成す
る。次いでゲート酸化膜７の形成後、ゲート多結晶シリ
コン膜８を形成する。次にイオン注入のための薄い酸化
膜（以下、パターン酸化膜と記す）９を形成し、これを
介して例えばホウ素のイオン注入により、ＮＰＮトラン
ジスタのベース領域１０ａ、サブストレートＰＮＰトラ
ンジスタのエミッタ領域１０ｂおよびコレクタコンタク
ト領域１０ｃを同時に形成する。次いで、パターン酸化
膜９を選択的にエッチングして、ＮＰＮトランジスタの
エミッタおよびコレクタの電極取出し口、サブストレー
トＰＮＰトランジスタのベース電極取出し口を形成した
後、第２多結晶シリコン膜１２を形成する。
Ｎ＋形埋込層２およびＰ＋形埋込層３を形成し、その上
にＮ形エピタキシャル層４を成長させ、この表面からＰ
形ウェル領域５を形成する。次に、シリコン窒化膜をマ
スクにして選択的に厚い素子分離用酸化膜６を形成す
る。次いでゲート酸化膜７の形成後、ゲート多結晶シリ
コン膜８を形成する。次にイオン注入のための薄い酸化
膜（以下、パターン酸化膜と記す）９を形成し、これを
介して例えばホウ素のイオン注入により、ＮＰＮトラン
ジスタのベース領域１０ａ、サブストレートＰＮＰトラ
ンジスタのエミッタ領域１０ｂおよびコレクタコンタク
ト領域１０ｃを同時に形成する。次いで、パターン酸化
膜９を選択的にエッチングして、ＮＰＮトランジスタの
エミッタおよびコレクタの電極取出し口、サブストレー
トＰＮＰトランジスタのベース電極取出し口を形成した
後、第２多結晶シリコン膜１２を形成する。
次に、第３図（ｂ）に示すように、この第２多結晶シリ
コン膜１２を選択的にエッチングして、ＮＰＮトランジ
スタのエミッタ領域およびコレクタコンタクト領域上、
サブストレートＰＮＰトランジスタのエミッタ領域の一
部（電極取出し口以外の部分）およびベースコンタクト
領域上にのみ残す。次いでパターン酸化膜９をエッチン
グして全面除去する。その後第３図（ｃ）に示すよう
に、新たにパターン酸化膜１３を形成する。このパター
ン酸化膜１３を介してＮチャンネルＭＯＳトランジスタ
のソース・ドレイン領域１４ｃを、また、第２多結晶シ
リコン膜１２を介してＮＰＮトランジスタのエミッタ領
域１４ａおよびコレクタコンタクト領域１４ｂ、サブス
トレートＰＮＰトランジスタのベースコンタクト領域１
４ｄを例えばヒ素のイオン注入により同時に形成する。
最後に、第３図（ｄ）に示すように、絶縁膜１５を形成
し、この絶縁膜１５およびパターン酸化膜１３を選択的
に開口した後、アルミニウムによってＮＰＮトランジス
タのエミッタ、ベースおよびコレクタの各電極 １
６ａ，１６ｂ，１６ｃ、ＮチャンネルＭＯＳトランジス
タのソース・ドレイン電極１６ｄ、サブストレートＰＮ
Ｐトランジスタのエミッタ、ベース、コレクタの各電極
１６ｅ，１６ｆおよび１６ｇを同時に形成する。
コン膜１２を選択的にエッチングして、ＮＰＮトランジ
スタのエミッタ領域およびコレクタコンタクト領域上、
サブストレートＰＮＰトランジスタのエミッタ領域の一
部（電極取出し口以外の部分）およびベースコンタクト
領域上にのみ残す。次いでパターン酸化膜９をエッチン
グして全面除去する。その後第３図（ｃ）に示すよう
に、新たにパターン酸化膜１３を形成する。このパター
ン酸化膜１３を介してＮチャンネルＭＯＳトランジスタ
のソース・ドレイン領域１４ｃを、また、第２多結晶シ
リコン膜１２を介してＮＰＮトランジスタのエミッタ領
域１４ａおよびコレクタコンタクト領域１４ｂ、サブス
トレートＰＮＰトランジスタのベースコンタクト領域１
４ｄを例えばヒ素のイオン注入により同時に形成する。
最後に、第３図（ｄ）に示すように、絶縁膜１５を形成
し、この絶縁膜１５およびパターン酸化膜１３を選択的
に開口した後、アルミニウムによってＮＰＮトランジス
タのエミッタ、ベースおよびコレクタの各電極 １
６ａ，１６ｂ，１６ｃ、ＮチャンネルＭＯＳトランジス
タのソース・ドレイン電極１６ｄ、サブストレートＰＮ
Ｐトランジスタのエミッタ、ベース、コレクタの各電極
１６ｅ，１６ｆおよび１６ｇを同時に形成する。
上述した従来のＢｉ−ＭＯＳ ＩＣにおけるサブストレ
ートＰＮＰトランジスタのエミッタ領域形成に関して
は、エミッタ領域の一部上に第２多結晶シリコン膜１２
を形成することによって、パターン酸化膜１３形成時の
表面不純物濃度低下を防ぐことができ、よって高濃度で
深いエミッタ領域を部分的に形成でき、エミッタ接地電
流増幅率（以下、ｈFEと記す）を大きくできるという利
点があった。しかし、エミッタ領域においては電極取出
し口を形成するために、第２多結晶シリコン膜１２を一
部除去しなければならず、その分のマージンが必要とな
り、第３図（ｄ）に示すように、エミッタ領域が大きく
なり、微細化に不利であった。また、ＮＰＮトランジス
タに関しては、第２多結晶シリコン膜１２とベース領域
との間には薄いパターン酸化膜１３しかないため、エミ
ッタ・ベース間の寄生ＭＯＳ容量が大きくなり、微細の
エミッタ領域にもかかわらず、十分な高速性が得られな
いという欠点がある。
ートＰＮＰトランジスタのエミッタ領域形成に関して
は、エミッタ領域の一部上に第２多結晶シリコン膜１２
を形成することによって、パターン酸化膜１３形成時の
表面不純物濃度低下を防ぐことができ、よって高濃度で
深いエミッタ領域を部分的に形成でき、エミッタ接地電
流増幅率（以下、ｈFEと記す）を大きくできるという利
点があった。しかし、エミッタ領域においては電極取出
し口を形成するために、第２多結晶シリコン膜１２を一
部除去しなければならず、その分のマージンが必要とな
り、第３図（ｄ）に示すように、エミッタ領域が大きく
なり、微細化に不利であった。また、ＮＰＮトランジス
タに関しては、第２多結晶シリコン膜１２とベース領域
との間には薄いパターン酸化膜１３しかないため、エミ
ッタ・ベース間の寄生ＭＯＳ容量が大きくなり、微細の
エミッタ領域にもかかわらず、十分な高速性が得られな
いという欠点がある。
本発明の目的は、ＰＲ工程を増すことなくサブストレー
トＰＮＰトランジスタのエミッタ領域およびコレクタコ
ンタクト領域を電極取出し口直下に高濃度で深く形成で
き、横方向の縮小化およびコレクタ飽和抵抗を小さく出
来、一方ＮＰＮトランジスタにおいては、エミッタ・ベ
ース間の寄生ＭＯＳ容量を小さくでき、かつ内部ベース
領域だけでなく外部ベース領域も高濃度で深く形成で
き、ベース抵抗を小さくすることができる半導体装置の
製造方法を提供することにある。
トＰＮＰトランジスタのエミッタ領域およびコレクタコ
ンタクト領域を電極取出し口直下に高濃度で深く形成で
き、横方向の縮小化およびコレクタ飽和抵抗を小さく出
来、一方ＮＰＮトランジスタにおいては、エミッタ・ベ
ース間の寄生ＭＯＳ容量を小さくでき、かつ内部ベース
領域だけでなく外部ベース領域も高濃度で深く形成で
き、ベース抵抗を小さくすることができる半導体装置の
製造方法を提供することにある。
本発明の特徴は、半導体基板の表面のＮ型領域にＭＯＳ
トランジスタ及びサブストレートＰＮＰトランジスタの
コレクタ領域の一部となるＰ型のウェル領域を形成する
工程と、前記基板表面の所定領域に素子分離用酸化膜，
ＭＯＳトランジスタ形成領域上にゲート酸化膜，該ゲー
ト酸化膜上の所定領域上にゲート多結晶シリコン電極を
形成する工程と、熱酸化により全面に第１パターン酸化
膜を選択的に形成する工程と、前記第１のパターン酸化
膜を介してＰ型不純物を導入し、ＮＰＮトランジスタの
ベース領域，サブストレートＰＮＰトランジスタのエミ
ッタ領域並びにコレクタコンタクト領域を形成する工程
と、全面に耐酸化性絶縁膜を形成する工程と、前記耐酸
化性絶縁膜及び該耐酸化性絶縁膜の下に形成された第１
のパターン酸化膜をＮＰＮトランジスタ外部ベース領域
上，ＭＯＳトランジスタのゲート上，サブストレートＰ
ＮＰトランジスタのエミッタ領域およびコレクタ領域上
以外はすべて選択的に除去する工程と、全面に多結晶シ
リコン膜を形成し、該多結晶シリコン膜を選択的にエッ
チングし、ＮＰＮトランジスタのエミッタ領域およびコ
レクタコンタクト領域上，サブストレートＰＮＰトラン
ジスタのベースコンタクト領域上に残す工程と、熱酸化
により前記耐酸化性絶縁膜部以外に第２のパターン酸化
膜を形成する工程と、前記第２のパターン酸化膜および
前記多結晶シリコン膜を介してＮ型不純物を導入しＭＯ
Ｓトランジスタのソース・ドレイン領域，ＮＰＮトラン
ジスタのエミッタ領域およびコレクタコンタクト領域，
サブストレートＰＮＰトランジスタのベースコンタクト
領域を形成する工程とを含む半導体装置の製造方法にあ
る。
トランジスタ及びサブストレートＰＮＰトランジスタの
コレクタ領域の一部となるＰ型のウェル領域を形成する
工程と、前記基板表面の所定領域に素子分離用酸化膜，
ＭＯＳトランジスタ形成領域上にゲート酸化膜，該ゲー
ト酸化膜上の所定領域上にゲート多結晶シリコン電極を
形成する工程と、熱酸化により全面に第１パターン酸化
膜を選択的に形成する工程と、前記第１のパターン酸化
膜を介してＰ型不純物を導入し、ＮＰＮトランジスタの
ベース領域，サブストレートＰＮＰトランジスタのエミ
ッタ領域並びにコレクタコンタクト領域を形成する工程
と、全面に耐酸化性絶縁膜を形成する工程と、前記耐酸
化性絶縁膜及び該耐酸化性絶縁膜の下に形成された第１
のパターン酸化膜をＮＰＮトランジスタ外部ベース領域
上，ＭＯＳトランジスタのゲート上，サブストレートＰ
ＮＰトランジスタのエミッタ領域およびコレクタ領域上
以外はすべて選択的に除去する工程と、全面に多結晶シ
リコン膜を形成し、該多結晶シリコン膜を選択的にエッ
チングし、ＮＰＮトランジスタのエミッタ領域およびコ
レクタコンタクト領域上，サブストレートＰＮＰトラン
ジスタのベースコンタクト領域上に残す工程と、熱酸化
により前記耐酸化性絶縁膜部以外に第２のパターン酸化
膜を形成する工程と、前記第２のパターン酸化膜および
前記多結晶シリコン膜を介してＮ型不純物を導入しＭＯ
Ｓトランジスタのソース・ドレイン領域，ＮＰＮトラン
ジスタのエミッタ領域およびコレクタコンタクト領域，
サブストレートＰＮＰトランジスタのベースコンタクト
領域を形成する工程とを含む半導体装置の製造方法にあ
る。
なお、耐酸化絶縁膜としてはシリコン窒化膜が好適であ
ることが判明した。
ることが判明した。
以下、本発明の実施例について図面を参照して説明す
る。第１図（ａ）〜（ｇ）は本発明の一実施例を説明す
るために工程順に示した半導体装置の断面図である。
る。第１図（ａ）〜（ｇ）は本発明の一実施例を説明す
るために工程順に示した半導体装置の断面図である。
まず、第１図（ａ）に示すように、１０〜１５Ω・cmの
Ｐ−形シリコン基板１にＮ＋形埋込層２およびＰ＋形埋
込層３を形成し、その上に１〜５Ω・cmのＮ形エピタキ
シャル層４を成長させ、この表面からＮチャンネルＭＯ
Ｓトランジスタのウェル領域およびサブストレートＰＮ
Ｐトランジスタのコレクタコンタクト領域の一部となる
２〜５ＫΩ／□のＰ形ウェル領域５を形成する。次に、
約１２００Åのシリコン窒化膜をマスクにして選択的に
約１μｍの厚い素子分離用酸化膜６を形成する。次いで
約４００Åのゲート酸化膜７を形成する。
Ｐ−形シリコン基板１にＮ＋形埋込層２およびＰ＋形埋
込層３を形成し、その上に１〜５Ω・cmのＮ形エピタキ
シャル層４を成長させ、この表面からＮチャンネルＭＯ
Ｓトランジスタのウェル領域およびサブストレートＰＮ
Ｐトランジスタのコレクタコンタクト領域の一部となる
２〜５ＫΩ／□のＰ形ウェル領域５を形成する。次に、
約１２００Åのシリコン窒化膜をマスクにして選択的に
約１μｍの厚い素子分離用酸化膜６を形成する。次いで
約４００Åのゲート酸化膜７を形成する。
次いで、第１図（ｂ）に示すように約４０００Åのゲー
ト多結晶シリコン膜８を形成する。次に約６００Åのパ
ターン酸化膜９を形成し、これを介して例えばホウ素の
イオン注入によりＮＰＮトランジスタのベース領域１０
ａ、サブストレートＰＮＰトランジスタのエミッタ領域
１０ｂおよびコレクタコンタクト領域１０ｃを同時に形
成する。
ト多結晶シリコン膜８を形成する。次に約６００Åのパ
ターン酸化膜９を形成し、これを介して例えばホウ素の
イオン注入によりＮＰＮトランジスタのベース領域１０
ａ、サブストレートＰＮＰトランジスタのエミッタ領域
１０ｂおよびコレクタコンタクト領域１０ｃを同時に形
成する。
次いで、第１図（ｃ）に示すように、全面に例えばＬＰ
ＣＶＤ法により約１２００Åのシリコン窒化膜１１を形
成する。
ＣＶＤ法により約１２００Åのシリコン窒化膜１１を形
成する。
次に、第１図（ｄ）に示すように、このシリコン窒化膜
１１およびその下のパターン酸化膜９をＮＰＮトランジ
スタの外部ベース領域上、ＮチャンネルＭＯＳトランジ
スタのゲート上、サブストレートＰＮＰトランジスタの
エミッタ領域およびコレクタコンタクト領域上以外はす
べて選択的にエッチングした後、約１２００Åの第２多
結晶シリコン膜１２を形成する。
１１およびその下のパターン酸化膜９をＮＰＮトランジ
スタの外部ベース領域上、ＮチャンネルＭＯＳトランジ
スタのゲート上、サブストレートＰＮＰトランジスタの
エミッタ領域およびコレクタコンタクト領域上以外はす
べて選択的にエッチングした後、約１２００Åの第２多
結晶シリコン膜１２を形成する。
次いで、第１図（ｅ）に示すように、この第２多結晶シ
リコン膜１２を選択的にエッチングして、ＮＰＮトラン
ジスタのエミッタ領域およびコレクタコンタクト領域
上、サブストレートＰＮＰトランジスタのベースコンタ
クト領域上にのみ残す。次いでパターン酸化膜９をエッ
チングして全面除去する。
リコン膜１２を選択的にエッチングして、ＮＰＮトラン
ジスタのエミッタ領域およびコレクタコンタクト領域
上、サブストレートＰＮＰトランジスタのベースコンタ
クト領域上にのみ残す。次いでパターン酸化膜９をエッ
チングして全面除去する。
その後、第１図（ｆ）に示すように、新たに約２００Å
のパターン酸化膜１３を形成する。このパターン酸化膜
１３を介して、ＮチャンネルＭＯＳトランジスタのソー
ス・ドレイン領域１４ｃを、また、第２多結晶シリコン
膜１２を介してＮＰＮトランジスタのエミッタ領域１４
ａおよびコレクタコンタクト領域１４ｂ、サブストレー
トＰＮＰトランジスタのベースコンタクト領域１４
ｄを、例えばヒ素のイオン注入により同時に形成する。
のパターン酸化膜１３を形成する。このパターン酸化膜
１３を介して、ＮチャンネルＭＯＳトランジスタのソー
ス・ドレイン領域１４ｃを、また、第２多結晶シリコン
膜１２を介してＮＰＮトランジスタのエミッタ領域１４
ａおよびコレクタコンタクト領域１４ｂ、サブストレー
トＰＮＰトランジスタのベースコンタクト領域１４
ｄを、例えばヒ素のイオン注入により同時に形成する。
最後に第１図（ｇ）に示すように、絶縁膜１５を形成
し、この絶縁膜１５、シリコン窒化膜１１およびパター
ン酸化膜１３を選択的にエッチングして開口した後、ア
ルミニウムによってＮＰＮトランジスタのエミッタ、ベ
ースおよびコレクタの各電極１６ａ，１６ｂおよび１６
ｃ、ＮチャンネルＭＯＳトランジスタのソース・ドレイ
ン電極１６ｄ、サブストレートＰＮＰトランジスタのエ
ミッタ、ベースおよびコレクタの各電極、１６ｅ，１６
ｆおよび１６ｇを同時に形成する。
し、この絶縁膜１５、シリコン窒化膜１１およびパター
ン酸化膜１３を選択的にエッチングして開口した後、ア
ルミニウムによってＮＰＮトランジスタのエミッタ、ベ
ースおよびコレクタの各電極１６ａ，１６ｂおよび１６
ｃ、ＮチャンネルＭＯＳトランジスタのソース・ドレイ
ン電極１６ｄ、サブストレートＰＮＰトランジスタのエ
ミッタ、ベースおよびコレクタの各電極、１６ｅ，１６
ｆおよび１６ｇを同時に形成する。
なお、上述の実施例では、ＮＰＮトランジスタのベース
領域１０ａ、サブストレートＰＮＰトランジスタのエミ
ッタ領域１０ｂおよびコレクタコンタクト領域１０ｃの
シート抵抗は最終的に約１ＫΩ／□となり、従来例でパ
ターン酸化膜１３の形成により表面不純物濃度が低下す
るＰ形領域の最終シート抵抗が約２ＫΩ／□となるのに
対し、ほぼ半分の値となる。
領域１０ａ、サブストレートＰＮＰトランジスタのエミ
ッタ領域１０ｂおよびコレクタコンタクト領域１０ｃの
シート抵抗は最終的に約１ＫΩ／□となり、従来例でパ
ターン酸化膜１３の形成により表面不純物濃度が低下す
るＰ形領域の最終シート抵抗が約２ＫΩ／□となるのに
対し、ほぼ半分の値となる。
第２図は本発明の他の実施例により形成された半導体装
置の断面図である。この実施例は第１の実施例のサブス
トレートＰＮＰトランジスタの代わりにバーティカルＰ
ＮＰトランジスタを形成するものである。バーティカル
ＰＮＰトランジスタは同図に示すように、Ｎ＋形埋込層
２の内部にＰ＋形埋込層３を形成し、コレクタをＰ−形
シリコン基板１に対してフローティングにしたものであ
る。第２の実施例の製造方法および発明の効果は第１の
実施例と同様である。
置の断面図である。この実施例は第１の実施例のサブス
トレートＰＮＰトランジスタの代わりにバーティカルＰ
ＮＰトランジスタを形成するものである。バーティカル
ＰＮＰトランジスタは同図に示すように、Ｎ＋形埋込層
２の内部にＰ＋形埋込層３を形成し、コレクタをＰ−形
シリコン基板１に対してフローティングにしたものであ
る。第２の実施例の製造方法および発明の効果は第１の
実施例と同様である。
以上説明したように本発明は、パターン酸化膜１３の形
成に対する耐酸化膜として、第２多結晶シリコン膜１２
の他に、例えばＬＰＣＶＤ法によるシリコン窒化膜１１
を用いることにより、ＰＲ工程を増すことなく、サブス
トレートＰＮＰトランジスタの高濃度で深いエミッタ領
域を電極取出し口直下に形成することができ横方向の縮
小化を行なうことができる効果がある。また、サブスト
レートＰＮＰトランジスタのコレクタコンタクト領域も
エミッタ領域と同じく高濃度で深く形成されるためコレ
クタ飽和抵抗Ｒscを小さくすることもできる。
成に対する耐酸化膜として、第２多結晶シリコン膜１２
の他に、例えばＬＰＣＶＤ法によるシリコン窒化膜１１
を用いることにより、ＰＲ工程を増すことなく、サブス
トレートＰＮＰトランジスタの高濃度で深いエミッタ領
域を電極取出し口直下に形成することができ横方向の縮
小化を行なうことができる効果がある。また、サブスト
レートＰＮＰトランジスタのコレクタコンタクト領域も
エミッタ領域と同じく高濃度で深く形成されるためコレ
クタ飽和抵抗Ｒscを小さくすることもできる。
一方、ＮＰＮトランジスタに関しては、第２多結晶シリ
コン膜１２とパターン酸化膜９との間に前述のシリコン
窒化膜１１を形成することにより、エミッタ・ベース間
の寄生ＭＯＳ容量を小さくできる効果がある。また、外
部ベース領域上にもこのシリコン窒化膜１１を形成する
ことにより、内部ベース領域だけでなく、外部ベース領
域も高濃度で深く形成でき、ベース抵抗を小さくするこ
ともできる。
コン膜１２とパターン酸化膜９との間に前述のシリコン
窒化膜１１を形成することにより、エミッタ・ベース間
の寄生ＭＯＳ容量を小さくできる効果がある。また、外
部ベース領域上にもこのシリコン窒化膜１１を形成する
ことにより、内部ベース領域だけでなく、外部ベース領
域も高濃度で深く形成でき、ベース抵抗を小さくするこ
ともできる。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの製造工程を示す半導体素子の断面図、第２図は本発
明の他の実施例により形成された半導体素子の断面図、
第３図（ａ）〜（ｄ）は従来技術を説明するために工程
順に示した半導体素子の断面図である。 １……Ｐ−形シリコン基板、２……Ｎ＋形埋込層、３…
…Ｐ＋形埋込層、４……Ｎ形エピタキシャル層、５……
Ｐ形ウェル領域、６……素子分離用酸化膜、７……ゲー
ト酸化膜、８……ゲート多結晶シリコン膜、９，１３…
…パターン酸化膜、１０ａ……ＮＰＮトランジスタのベ
ース領域、１０ｂ……サブストレートＰＮＰトランジス
タのエミッタ領域、１０ｃ……サブストレートＰＮＰト
ランジスタのコレクタコンタクト領域、１１……シリコ
ン窒化膜、１２……第２多結晶シリコン膜、１４ａ……
ＮＰＮトランジスタのエミッタ領域、１４ｂ……ＮＰＮ
トランジスタのコレクタコンタクト領域、１４ｃ……Ｎ
チャンネルＭＯＳトランジスタのソース・ドレイン領
域、１４ｄ……サブストレートＰＮＰトランジスタのベ
ースコンタクト領域、１５……絶縁膜、１６ａ……ＮＰ
Ｎトランジスタのエミッタ電極、１６ｂ……ＮＰＮトラ
ンジスタのベース電極、１６ｃ……ＮＰＮトランジスタ
のコレクタ電極、１６ｄ……ＮチャンネルＭＯＳトラン
ジスタのソース・ドレイン電極、１６ｅ……サブストレ
ートＰＮＰトランジスタのエミッタ電極、１６ｆ……サ
ブストレートＰＮＰトランジスタのベース電極、１６ｇ
……サブストレートＰＮＰトランジスタのコレクタ電
極、１６ｈ……バーティカルＰＮＰトランジスタのエミ
ッタ電極、１６ｉ……バーティカルＰＮＰトランジスタ
のベース電極、１６ｊ……バーティカルＰＮＰトランジ
スタのコレクタ電極。
めの製造工程を示す半導体素子の断面図、第２図は本発
明の他の実施例により形成された半導体素子の断面図、
第３図（ａ）〜（ｄ）は従来技術を説明するために工程
順に示した半導体素子の断面図である。 １……Ｐ−形シリコン基板、２……Ｎ＋形埋込層、３…
…Ｐ＋形埋込層、４……Ｎ形エピタキシャル層、５……
Ｐ形ウェル領域、６……素子分離用酸化膜、７……ゲー
ト酸化膜、８……ゲート多結晶シリコン膜、９，１３…
…パターン酸化膜、１０ａ……ＮＰＮトランジスタのベ
ース領域、１０ｂ……サブストレートＰＮＰトランジス
タのエミッタ領域、１０ｃ……サブストレートＰＮＰト
ランジスタのコレクタコンタクト領域、１１……シリコ
ン窒化膜、１２……第２多結晶シリコン膜、１４ａ……
ＮＰＮトランジスタのエミッタ領域、１４ｂ……ＮＰＮ
トランジスタのコレクタコンタクト領域、１４ｃ……Ｎ
チャンネルＭＯＳトランジスタのソース・ドレイン領
域、１４ｄ……サブストレートＰＮＰトランジスタのベ
ースコンタクト領域、１５……絶縁膜、１６ａ……ＮＰ
Ｎトランジスタのエミッタ電極、１６ｂ……ＮＰＮトラ
ンジスタのベース電極、１６ｃ……ＮＰＮトランジスタ
のコレクタ電極、１６ｄ……ＮチャンネルＭＯＳトラン
ジスタのソース・ドレイン電極、１６ｅ……サブストレ
ートＰＮＰトランジスタのエミッタ電極、１６ｆ……サ
ブストレートＰＮＰトランジスタのベース電極、１６ｇ
……サブストレートＰＮＰトランジスタのコレクタ電
極、１６ｈ……バーティカルＰＮＰトランジスタのエミ
ッタ電極、１６ｉ……バーティカルＰＮＰトランジスタ
のベース電極、１６ｊ……バーティカルＰＮＰトランジ
スタのコレクタ電極。
Claims (1)
- 【請求項１】半導体基板の表面のＮ型領域にＭＯＳトラ
ンジスタ及びサブストレートＰＮＰトランジスタのコレ
クタ領域の一部となるＰ型のウェル領域を形成する工程
と、前記基板表面の所定領域に素子分離用酸化膜，ＭＯ
Ｓトランジスタ形成領域上にゲート酸化膜，該ゲート酸
化膜上の所定領域上にゲート多結晶シリコン電極を形成
する工程と、熱酸化により全面に第１のパターン酸化膜
を選択的に形成する工程と、前記第１のパターン酸化膜
を介してＰ型不純物を導入し、ＮＰＮトランジスタのベ
ース領域，サブストレートＰＮＰトランジスタのエミッ
タ領域並びにコレクタコンタクト領域を形成する工程
と、全面に耐酸化性絶縁膜を形成する工程と、前記耐酸
化性絶縁膜及び該耐酸化性絶縁膜の下に形成された第１
のパターン酸化膜をＮＰＮトランジスタ外部ベース領域
上，ＭＯＳトランジスタのゲート上，サブストレートＰ
ＮＰトランジスタのエミッタ領域およびコレクタ領域上
以外はすべて選択的に除去する工程と、全面に多結晶シ
リコン膜を形成し、該多結晶シリコン膜を選択的にエッ
チングし、ＮＰＮトランジスタのエミッタ領域およびコ
レクタコンタクト領域上，サブストレートＰＮＰトラン
ジスタのベースコンタクト領域上に残す工程と、熱酸化
により前記耐酸化性絶縁膜部以外に第２のパターン酸化
膜を形成する工程と、前記第２のパターン酸化膜および
前記多結晶シリコン膜を介してＮ型不純物を導入しＭＯ
Ｓトランジスタのソース・ドレイン領域，ＮＰＮトラン
ジスタのエミッタ領域およびコレクタコンタクト領域，
サブストレートＰＮＰトランジスタのベースコンタクト
領域を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4571487A JPH0640567B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4571487A JPH0640567B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63211748A JPS63211748A (ja) | 1988-09-02 |
| JPH0640567B2 true JPH0640567B2 (ja) | 1994-05-25 |
Family
ID=12727018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4571487A Expired - Lifetime JPH0640567B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640567B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07332553A (ja) * | 1994-06-02 | 1995-12-22 | Kurodaito:Kk | 管継手の構造 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2828644B2 (ja) * | 1989-01-19 | 1998-11-25 | 三洋電機株式会社 | 半導体集積回路の製造方法 |
-
1987
- 1987-02-27 JP JP4571487A patent/JPH0640567B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07332553A (ja) * | 1994-06-02 | 1995-12-22 | Kurodaito:Kk | 管継手の構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63211748A (ja) | 1988-09-02 |
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