JP2816321B2 - 半導体素子の電荷貯蔵電極形成方法 - Google Patents
半導体素子の電荷貯蔵電極形成方法Info
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- JP2816321B2 JP2816321B2 JP8078663A JP7866396A JP2816321B2 JP 2816321 B2 JP2816321 B2 JP 2816321B2 JP 8078663 A JP8078663 A JP 8078663A JP 7866396 A JP7866396 A JP 7866396A JP 2816321 B2 JP2816321 B2 JP 2816321B2
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- forming
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- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の電荷貯
蔵電極形成方法に関するものであり、特にポリシリコン
層に電荷貯蔵電極を形成した後、その上部及び側壁に白
金(platinum)層を形成することにより高誘電絶縁膜の漏
洩電流特性を向上し、キャパシタ(capacitor) の静電容
量を増大させることが可能になるようにした半導体素子
の電荷貯蔵電極形成方法に関するものである。
蔵電極形成方法に関するものであり、特にポリシリコン
層に電荷貯蔵電極を形成した後、その上部及び側壁に白
金(platinum)層を形成することにより高誘電絶縁膜の漏
洩電流特性を向上し、キャパシタ(capacitor) の静電容
量を増大させることが可能になるようにした半導体素子
の電荷貯蔵電極形成方法に関するものである。
【０００２】
【従来の技術】一般的に、ダイナミックラム（ＤＲＡ
Ｍ）等の半導体素子が高集積化されるに伴い、セル(cel
l)の面積は急激に縮小される。しかし、素子の動作のた
めには、単位セル当たり一定量以上の静電容量(capacit
ance) を必ず確保しなければならない。そのため、セル
の動作に必要な静電容量をそのまま維持しながら、その
キャパシタ(capacitor) が占めるチップ(chip)上の面積
を最小化し、一定水準以上の静電容量を確保するため、
高度の工程技術開発及び素子の信頼性確保が、大きな問
題点として台頭しつつある。
Ｍ）等の半導体素子が高集積化されるに伴い、セル(cel
l)の面積は急激に縮小される。しかし、素子の動作のた
めには、単位セル当たり一定量以上の静電容量(capacit
ance) を必ず確保しなければならない。そのため、セル
の動作に必要な静電容量をそのまま維持しながら、その
キャパシタ(capacitor) が占めるチップ(chip)上の面積
を最小化し、一定水準以上の静電容量を確保するため、
高度の工程技術開発及び素子の信頼性確保が、大きな問
題点として台頭しつつある。
【０００３】このような問題点を解決する一つの方法と
して、ＢＳＴ(Barium StrontiumTitanate) またはＰＺ
Ｔ(Lead Zirconium Titanate) のような高誘電絶縁膜が
使用されるが、かかる高誘電絶縁膜の高誘電特性と低漏
洩電流特性を維持するためには、白金のような反応性の
ない安定した金属の使用が要求される。
して、ＢＳＴ(Barium StrontiumTitanate) またはＰＺ
Ｔ(Lead Zirconium Titanate) のような高誘電絶縁膜が
使用されるが、かかる高誘電絶縁膜の高誘電特性と低漏
洩電流特性を維持するためには、白金のような反応性の
ない安定した金属の使用が要求される。
【０００４】このような、白金を利用した従来の半導体
素子の電荷貯蔵電極形成方法を図１により説明する。従
来の半導体素子の電荷貯蔵電極形成方法は、図１に図示
される如く、まず接合部２が形成れたシリコン基板１上
に絶縁層３を形成した後、上記接合部２が露出されるよ
うに上記絶縁層３をエッチングして電荷貯蔵電極用コン
タクトホール(contact hole)を形成する。
素子の電荷貯蔵電極形成方法を図１により説明する。従
来の半導体素子の電荷貯蔵電極形成方法は、図１に図示
される如く、まず接合部２が形成れたシリコン基板１上
に絶縁層３を形成した後、上記接合部２が露出されるよ
うに上記絶縁層３をエッチングして電荷貯蔵電極用コン
タクトホール(contact hole)を形成する。
【０００５】上記コンタクトホール内にポリシリコン４
を充填した後、全体上部面にチタン（Ｔｉ）またはタン
タル（Ｔａ）を蒸着してバリヤ(barrier) 金属層５を形
成し、その上部に白金層６を形成する。そして、上記白
金層６及びバリヤ金属層５を順次にパターニングして電
荷貯蔵電極を形成し、その後、全体面に高誘電絶縁膜７
を形成する。
を充填した後、全体上部面にチタン（Ｔｉ）またはタン
タル（Ｔａ）を蒸着してバリヤ(barrier) 金属層５を形
成し、その上部に白金層６を形成する。そして、上記白
金層６及びバリヤ金属層５を順次にパターニングして電
荷貯蔵電極を形成し、その後、全体面に高誘電絶縁膜７
を形成する。
【０００６】
【発明が解決しようとする課題】しかしながら、前述の
全体面に高誘電絶縁膜７を形成した際、上記電荷貯蔵電
極の側部で高誘電絶縁膜７と電気的に劣悪なバリヤ金属
層５が直接接続され漏洩電流発生の原因になる。
全体面に高誘電絶縁膜７を形成した際、上記電荷貯蔵電
極の側部で高誘電絶縁膜７と電気的に劣悪なバリヤ金属
層５が直接接続され漏洩電流発生の原因になる。
【０００７】また、平面上狭い面積をもつ電荷貯蔵電極
で高い静電容量を確保するためには、白金層を厚く形成
しなければならないので強いストレス(stress)を誘発
し、薄膜が分離(peeling) されるか、またはエッチング
が難しくなる工程上の問題が発生する。
で高い静電容量を確保するためには、白金層を厚く形成
しなければならないので強いストレス(stress)を誘発
し、薄膜が分離(peeling) されるか、またはエッチング
が難しくなる工程上の問題が発生する。
【０００８】従って、本発明はポリシリコン層に電荷貯
蔵電極を形成した後、その上部及び側壁に白金層を形成
することにより、上記の短所を解消できる半導体素子の
電荷貯蔵電極形成方法を提供することにその目的があ
る。
蔵電極を形成した後、その上部及び側壁に白金層を形成
することにより、上記の短所を解消できる半導体素子の
電荷貯蔵電極形成方法を提供することにその目的があ
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明は、接合部が形成されたシリコン基板上に絶縁
層を形成し、上記接合部が露出されるよう上記絶縁層を
エッチングして電荷貯蔵電極用コンタクトホールを形成
した後、全体上部面にポリシリコン層を形成する段階
と、上記段階から、第１バリヤ金属層及び第１白金層を
順次に形成する段階と、上記段階から、電荷貯蔵電極を
形成するため部分エッチング工程により上記第１白金
層、第１バリヤ金属層及びポリシリコン層を順次にパタ
ーニングする段階と、上記段階から、全体上部面に第２
バリヤ金属層及び第２白金層を順次に形成する段階と、
上記段階から、側壁の第２白金層がスペーサ形態で残留
するよう上記第２白金層及び第２バリヤ金属層を順次に
全面エッチングする段階と、上記段階から、上記第２バ
リヤ金属層の露出された部分を、所定の深さにエッチン
グする段階で成ることを特徴とする。
の本発明は、接合部が形成されたシリコン基板上に絶縁
層を形成し、上記接合部が露出されるよう上記絶縁層を
エッチングして電荷貯蔵電極用コンタクトホールを形成
した後、全体上部面にポリシリコン層を形成する段階
と、上記段階から、第１バリヤ金属層及び第１白金層を
順次に形成する段階と、上記段階から、電荷貯蔵電極を
形成するため部分エッチング工程により上記第１白金
層、第１バリヤ金属層及びポリシリコン層を順次にパタ
ーニングする段階と、上記段階から、全体上部面に第２
バリヤ金属層及び第２白金層を順次に形成する段階と、
上記段階から、側壁の第２白金層がスペーサ形態で残留
するよう上記第２白金層及び第２バリヤ金属層を順次に
全面エッチングする段階と、上記段階から、上記第２バ
リヤ金属層の露出された部分を、所定の深さにエッチン
グする段階で成ることを特徴とする。
【００１０】
【発明の実施の形態】以下添付図面を参照して本発明を
詳細に説明する。図２（Ａ）乃至図２（Ｆ）は、本発明
による半導体素子の電荷貯蔵電極形成方法を説明するた
めの素子の断面図であり、図２（Ａ）は接合部２が形成
されたシリコン基板１上に絶縁層３を形成した後、上記
接合部２が露出されるよう上記絶縁層３をエッチングし
て電荷貯蔵電極用コンタクトホールを形成し、次に全体
上部面にポリシリコン層８を形成する状態の断面図であ
り、上記ポリシリコン層８は燐（Ｐ）がドープ(dope)さ
れたポリシリコン層が蒸着して形成され、その厚さは、
要求される静電量を確保するため、電荷貯蔵電極の側面
面積を考慮して形成される。
詳細に説明する。図２（Ａ）乃至図２（Ｆ）は、本発明
による半導体素子の電荷貯蔵電極形成方法を説明するた
めの素子の断面図であり、図２（Ａ）は接合部２が形成
されたシリコン基板１上に絶縁層３を形成した後、上記
接合部２が露出されるよう上記絶縁層３をエッチングし
て電荷貯蔵電極用コンタクトホールを形成し、次に全体
上部面にポリシリコン層８を形成する状態の断面図であ
り、上記ポリシリコン層８は燐（Ｐ）がドープ(dope)さ
れたポリシリコン層が蒸着して形成され、その厚さは、
要求される静電量を確保するため、電荷貯蔵電極の側面
面積を考慮して形成される。
【００１１】図２（Ｂ）は、チタンまたはタンタルを蒸
着して、第１バリヤ金属層９を形成し、その上部に白金
を蒸着して第１白金層10を形成した後、全体上部面に感
光膜11を塗布し、電荷貯蔵電極用マスクを利用して上記
感光膜11をパターニングした状態の断面図であり、上記
第１バリヤ金属層９は、上記第１白金層10と下部のポリ
シリコン層８間の拡散反応を抑制し、接合特性が不良な
白金とポリシリコンの接着(adhesion)を良好にするため
形成される。上記第１バリヤ金属層９は１００〜３００
Åで形成される。
着して、第１バリヤ金属層９を形成し、その上部に白金
を蒸着して第１白金層10を形成した後、全体上部面に感
光膜11を塗布し、電荷貯蔵電極用マスクを利用して上記
感光膜11をパターニングした状態の断面図であり、上記
第１バリヤ金属層９は、上記第１白金層10と下部のポリ
シリコン層８間の拡散反応を抑制し、接合特性が不良な
白金とポリシリコンの接着(adhesion)を良好にするため
形成される。上記第１バリヤ金属層９は１００〜３００
Åで形成される。
【００１２】図２（Ｃ）は、パターニングされた上記感
光膜11を、マスクとして利用したエッチング工程によ
り、上記第１白金層10、第１バリヤ金属層９及びポリシ
リコン層８を順次にパターニングし、次に、上記感光膜
11を除去した後、全体上部面に、第２バリヤ金属層12及
び第２白金層13を順次に形成した状態の断面図である。
第２バリヤ金属層12を形成する際には、形成膜の接着力
を強化するため、前処理としてアルゴンスパッタリング
を実施する。上記第２バリヤ金属層12は１００〜３００
Åで形成される。
光膜11を、マスクとして利用したエッチング工程によ
り、上記第１白金層10、第１バリヤ金属層９及びポリシ
リコン層８を順次にパターニングし、次に、上記感光膜
11を除去した後、全体上部面に、第２バリヤ金属層12及
び第２白金層13を順次に形成した状態の断面図である。
第２バリヤ金属層12を形成する際には、形成膜の接着力
を強化するため、前処理としてアルゴンスパッタリング
を実施する。上記第２バリヤ金属層12は１００〜３００
Åで形成される。
【００１３】図２（Ｄ）は、全面エッチング工程で上記
第２白金層13及び第２バリヤ金属層12を順次にエッチン
グした断面図であり、この時、側壁の上記第２白金層13
の一部は薄いスペーサの形態で残留する。これは、電荷
貯蔵電極の有効表面積を増加し、且つ、後続の高誘電絶
縁膜蒸着時に段差(step coverage) を改善する役割をす
る。
第２白金層13及び第２バリヤ金属層12を順次にエッチン
グした断面図であり、この時、側壁の上記第２白金層13
の一部は薄いスペーサの形態で残留する。これは、電荷
貯蔵電極の有効表面積を増加し、且つ、後続の高誘電絶
縁膜蒸着時に段差(step coverage) を改善する役割をす
る。
【００１４】図２（Ｅ）は、酸または塩基性水溶液を利
用し、上記第２バリヤ金属層12の露出された部分を５０
０Å以上エッチングすることにより、上記第１白金層10
の両側壁及びスペーサ形態で残留した、第２白金層13の
下部に溝（Ｘ部分）が形成された状態の断面図であり、
上記第２バリヤ金属層12のエッングにより形成された溝
Ｘは、上記第１白金層10と第２白金層13の間に残留する
第２バリヤ金属層12が、後で形成される高誘電絶縁膜と
接触して高誘電絶縁膜の電気的特性を劣化させることを
防止するためである。
用し、上記第２バリヤ金属層12の露出された部分を５０
０Å以上エッチングすることにより、上記第１白金層10
の両側壁及びスペーサ形態で残留した、第２白金層13の
下部に溝（Ｘ部分）が形成された状態の断面図であり、
上記第２バリヤ金属層12のエッングにより形成された溝
Ｘは、上記第１白金層10と第２白金層13の間に残留する
第２バリヤ金属層12が、後で形成される高誘電絶縁膜と
接触して高誘電絶縁膜の電気的特性を劣化させることを
防止するためである。
【００１５】図２（Ｆ）は、上記の如く電荷貯蔵電極が
形成された状態で、全体上部面に高誘電絶縁膜14及びプ
レート電極15を順次に形成し、キャパシタを形成した状
態の断面図であり、上記高誘電絶縁膜14を蒸着する際、
上記溝Ｘが完全に充填されるようにして高誘電絶縁膜の
電気的劣化を防ぐことができ、上記電荷貯蔵電極上部に
形成された第１白金層10及び側壁にスペーサ形態で薄く
形成された第２白金層13により、高誘電絶縁膜の高誘電
特性と共に低漏洩電流特性を維持することが出来る。ま
た、白金層のストレスによる薄膜分離及びエッチングの
難しさ等が改善されることになる。
形成された状態で、全体上部面に高誘電絶縁膜14及びプ
レート電極15を順次に形成し、キャパシタを形成した状
態の断面図であり、上記高誘電絶縁膜14を蒸着する際、
上記溝Ｘが完全に充填されるようにして高誘電絶縁膜の
電気的劣化を防ぐことができ、上記電荷貯蔵電極上部に
形成された第１白金層10及び側壁にスペーサ形態で薄く
形成された第２白金層13により、高誘電絶縁膜の高誘電
特性と共に低漏洩電流特性を維持することが出来る。ま
た、白金層のストレスによる薄膜分離及びエッチングの
難しさ等が改善されることになる。
【００１６】
【発明の効果】上述した如く、本発明によれば、ポリシ
リコン層で電荷貯蔵電極を形成し、その上部及び側壁に
白金層を形成することにり、表面の露出が増大し、電荷
貯蔵電極の有効面積が効果的に増大される。従って、制
限された領域内でキャパシタの静電容量を極大化させる
ことができる。更に、高誘電絶縁膜の電気的特性劣化が
防止され、キャパシタの電気的特性が向上できる卓越し
た効果がある。
リコン層で電荷貯蔵電極を形成し、その上部及び側壁に
白金層を形成することにり、表面の露出が増大し、電荷
貯蔵電極の有効面積が効果的に増大される。従って、制
限された領域内でキャパシタの静電容量を極大化させる
ことができる。更に、高誘電絶縁膜の電気的特性劣化が
防止され、キャパシタの電気的特性が向上できる卓越し
た効果がある。
【図１】従来の半導体素子の電荷貯蔵電極形成方法を説
明するための素子の断面図である。
明するための素子の断面図である。
【図２】（Ａ）乃至（Ｆ）は、本発明による半導体素子
の電荷貯蔵電極形成方法を説明するための素子の断面図
である。
の電荷貯蔵電極形成方法を説明するための素子の断面図
である。
１…シリコン基板、２…接合部、３…絶縁層、５…バリ
ヤ金属層、６…白金層、７…高誘電絶縁膜、８…ポリシ
リコン層、９…第１バリヤ金属層、10…第１白金層、11
…感光膜、12…第２バリヤ金属層、13…第２白金層、14
…高誘電絶縁膜、15…プレート電極
ヤ金属層、６…白金層、７…高誘電絶縁膜、８…ポリシ
リコン層、９…第１バリヤ金属層、10…第１白金層、11
…感光膜、12…第２バリヤ金属層、13…第２白金層、14
…高誘電絶縁膜、15…プレート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (8)
- 【請求項１】 半導体素子の電荷貯蔵電極形成方法にお
いて、 接合部が形成されたシリコン基板上に絶縁層を形成した
後、上記接合部が露出されるように、上記絶縁部をエッ
チングして、電荷貯蔵電極用コンタクトホールを形成
し、全体の上部面にポリシリコン層を形成する段階と、 上記段階から、第１バリヤ金属層及び第１白金層を順次
に形成する段階と、 上記段階から、電荷貯蔵電極を形成するため、部分エッ
チング工程により、上記第１白金層、第１バリヤ金属層
及びポリシリコン層をパターニングする段階と、 上記段階から、全体の上部面に、第２バリヤ金属層及び
第２白金層を順次に形成する段階と、 上記段階から、側壁の第２白金層をスペーサ形態で残留
するように、上記第２白金層と第２バリヤ金属層を順次
に全面エッチングする段階と、 上記段階から、上記第２バリヤ金属層の露出された部分
を、所定の深さにエッチングする段階で成ることを特徴
とする半導体素子の電荷貯蔵電極形成方法。 - 【請求項２】請求項１において、 上記ポリシリコン層は、燐がドープされたポリシリコン
が蒸着されることを特徴とする半導体素子の電荷貯蔵電
極形成方法。 - 【請求項３】請求項１において、 上記第１及び第２バリヤ金属層は、それぞれ、チタン及
びタンタルの内、何れかひとつで形成することを特徴と
する半導体素子の電荷貯蔵電極形成方法。 - 【請求項４】請求項１において、 上記露出された、第２バリヤ金属層エッチングの際に酸
及び塩基性水溶液の内、何れかひとつが使用されること
を特徴とする半導体素子の電荷貯蔵電極形成方法。 - 【請求項５】請求項１または請求項４において、 上記露出された第２バリヤ金属層エッチング時に、上記
第１白金層の側壁及びスペーサ形態で残留した第２白金
層の下部に、溝が形成されることを特徴とする半導体素
子の電荷貯蔵電極形成方法。 - 【請求項６】請求項１において、 上記第２バリヤ金属層を形成する前に、アルゴンスパッ
タリングすることを特徴とする半導体素子の電荷貯蔵電
極形成方法。 - 【請求項７】請求項１または請求項４において、 上記第２バリア金属層は、５００Å以上でエッチングさ
れることを特徴とする半導体素子の電荷貯蔵電極形成方
法。 - 【請求項８】請求項１において、 上記第１及び第２バリヤ金属層は、１００〜３００Åで
蒸着されることを特徴とする半導体素子の電荷貯蔵電極
形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950007846A KR100199346B1 (ko) | 1995-04-04 | 1995-04-04 | 반도체 소자의 전하저장전극 형성방법 |
| KR95-7846 | 1995-04-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08321592A JPH08321592A (ja) | 1996-12-03 |
| JP2816321B2 true JP2816321B2 (ja) | 1998-10-27 |
Family
ID=19411528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8078663A Expired - Fee Related JP2816321B2 (ja) | 1995-04-04 | 1996-04-01 | 半導体素子の電荷貯蔵電極形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5637527A (ja) |
| JP (1) | JP2816321B2 (ja) |
| KR (1) | KR100199346B1 (ja) |
| CN (1) | CN1080459C (ja) |
| TW (1) | TW287300B (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3426420B2 (ja) * | 1995-08-21 | 2003-07-14 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| KR100200299B1 (ko) * | 1995-11-30 | 1999-06-15 | 김영환 | 반도체 소자 캐패시터 형성방법 |
| US5843830A (en) * | 1996-06-26 | 1998-12-01 | Micron Technology, Inc. | Capacitor, and methods for forming a capacitor |
| JP3179346B2 (ja) * | 1996-08-27 | 2001-06-25 | 松下電子工業株式会社 | 窒化ガリウム結晶の製造方法 |
| KR100400290B1 (ko) * | 1996-12-31 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| TW396602B (en) * | 1997-06-30 | 2000-07-01 | Hyundai Electronics Ind | Highly integrated memory cell and method of manufacturing thereof |
| US6159855A (en) | 1998-04-28 | 2000-12-12 | Micron Technology, Inc. | Organometallic compound mixtures in chemical vapor deposition |
| KR20000001945A (ko) * | 1998-06-15 | 2000-01-15 | 윤종용 | 디램 셀 캐패시터의 제조 방법 |
| KR100276389B1 (ko) * | 1998-07-03 | 2000-12-15 | 윤종용 | 커패시터 및 그 제조방법 |
| KR100301371B1 (ko) * | 1998-07-03 | 2001-10-27 | 윤종용 | 반도체메모리장치및그의제조방법 |
| US6197628B1 (en) | 1998-08-27 | 2001-03-06 | Micron Technology, Inc. | Ruthenium silicide diffusion barrier layers and methods of forming same |
| US6204172B1 (en) | 1998-09-03 | 2001-03-20 | Micron Technology, Inc. | Low temperature deposition of barrier layers |
| US6323081B1 (en) | 1998-09-03 | 2001-11-27 | Micron Technology, Inc. | Diffusion barrier layers and methods of forming same |
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