JP2971411B2 - Dramのビット線セルフアライン工程及び基板を破壊しないイオンレイアウト工程 - Google Patents
Dramのビット線セルフアライン工程及び基板を破壊しないイオンレイアウト工程Info
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Description
造方法に関し、特に一種のセルフアライン(自己整合)
方式によるビット線形成方法とシリコン基板を破壊しな
いドープ領域形成方法を含む製造方法に関する。
が、基本的には、ウエハーの製造、集積回路の製造及び
集積回路のパッケージに分けられ、各種の電子デバイス
と回路が縮小されて大きさが僅かに2平方センチメート
ル或いはさらに小さい面積に製造される。半導体工業は
技術の工場によりデバイスの寸法縮小に向けて邁進して
おり、二つの階層或いは三つの階層内での配線技術が回
路設計に広く応用されている。現在、この業界は高集積
度DRAMの発展に努力しており、16Kビットから6
4ビット、さらに1Mビットから16Mビットへと発展
が進んでいる。便利で容量が大きいDRAMは64Mビ
ットから256Mビットへとさらに発展しつつある。
バイスの縮小化が進み、メモリ・キャパシタ(容量C)
の表面積と保存の電荷量も減少し続けている。この状況
にあって、α粒子のもたらすソフトエラー及び半導体中
の安定性が重要な問題となってきた。ゆえに、デバイス
縮小下で集積度が増しメモリ・キャパシタの表面積が減
少しても、メモリ・キャパシタの性能を低下させないメ
モリ・キャパシタ製造方法が模索されている。DRAM
が微細化される時、それが保存できるデータの容量を減
少させないために、DRAMの誘電材料とメモリセルの
構造に対する工夫が進められている。この方面では、主
に、誘電層の厚さの減少、高誘電の材料及び表面積を増
加したメモリ・キャパシタ構造に対する開発が進められ
ている。
AMセル(single transister DR
AM cell)は事実上、一つのトランジスタとメモ
リ・キャパシタより構成され、メモリ・キャパシタはD
RAMセルが信号を保存する心臓部分とされ、もしメモ
リ・キャパシタに保存される電荷が多くなると、読取り
増幅器がデータを読み取る時に受ける干渉の影響、例え
ばα粒子の発生するソフトエラーが大幅に低減され、リ
フレッシュの頻度も減少できる。一般にはメモリ・キャ
パシタの電荷保存能力を向上させる方法として、(1)
誘電質の誘電常数を増して、メモリ・キャパシタ単位面
積の保存電荷数を増す、或いは(2)誘電層の厚さを減
少する、或いは(3)メモリ・キャパシタの面積を増加
してメモリ・キャパシタ全体に保存される電荷数を増
す、という三つの方法が取られている。
の上にMOSFETとメモリ・キャパシタを製造し、接
触窓を利用してメモリ・キャパシタのストレージノード
(storage node)とMOSFETのソース
極を電気的に接触させている。メモリ・キャパシタとソ
ース極区の電気的接触により、ディジタルデータがメモ
リ・キャパシタに保存され、MOSFET、ビット線、
ワード線のマトリクスによりメモリ・キャパシタのディ
ジタルデータを取り出している。一般のメモリ・キャパ
シタはスタックキャパシタとトレンチキャパシタとに分
けられる。伝統的なスタックキャパシタは、キャパシタ
の下層電極板の厚さを増加してキャパシタの表面積を増
しているが、キャパシタの下層電極板の厚さを増すこと
はピークの地形地勢を発生させ、そのためにリソグラフ
ィー、エッチング及び薄膜堆積が難しくなった。トレン
チキャパシタは、半導体基板内の深さを増加して表面積
を増加し、メモリデバイスの平面面積を少なできるよう
にすると共に、同じ電容値を維持できるようにしたもの
であるが、半導体基板の結晶構造を破壊するため、リー
ク電流を発生しやすかった。
の形成方法はイオン植え込みの方式を利用し、ゲート酸
化層を通って基板の中に形成するが、このステップは通
常シリコンの基板を破壊する。また、電気的接触を低く
する電気抵抗のイオン植え込みは、時に位置ずれを起こ
して予期された要求を満たすことができないことがあっ
た。
ン基板を破壊しないドープ領域形成方法を提供すること
を課題としている。
でビット線を形成する製造方法を提供することを課題と
している。
のMOSトランジスタを基板上に製造する方法で、該基
板には活性領域を隔離するための絶縁区域を形成してあ
り、ゲート極酸化層を基板の上に形成し、第1ポリシリ
コン層を該ゲート極酸化層の上に形成し、一つの絶縁層
を該第1ポリシリコン層の上に形成して遮蔽層となし、
該絶縁層、該第1ポリシリコン層、該ゲート極酸化層を
エッチングしてゲート極構造を形成し、側壁スペーサを
該ゲート極構造の側壁に形成し、第2ポリシリコン層を
該ゲート極構造と該基板の上に形成し、第1ホトレジス
トを第2ポリシリコン層の上に形成し、該第1ホトレジ
ストをマスクとしてイオン注入を該第2ポリシリコン層
を透過して行い基板の中にドープ領域を形成し、第1ホ
トレジストを除去し、シリカ金属層を第2ポリシリコン
層の上に形成して該第2ポリシリコン層の電気抵抗を低
減させ、第2ホトレジストを該シリカ金属層の上に形成
し、該シリカ金属層と第2ポリシリコン層をエッチング
してビット線を形成し、第2ホトレジストを除去し、以
上を含むことを特徴とする、MOSトランジスタ製造方
法としている。
は、ドープポリシリコンとする、請求項1に記載のMO
Sトランジスタ製造方法としている。
は、ノンドープポリシリコンとする、請求項1に記載の
MOSトランジスタ製造方法としている。
4E15 atoms/cm2 とする、請求項1に記載
のMOSトランジスタ製造方法としている。
ルギー量は40KeVとする、請求項4に記載のMOS
トランジスタ製造方法としている。
セルを基板上に形成する方法で、該基板には活性領域を
隔離するための絶縁区域を形成してあり、ゲート極酸化
層を基板の上に形成し、第1ポリシリコン層を該ゲート
極酸化層の上に形成し、一つの絶縁層を該第1ポリシリ
コン層の上に形成して遮蔽層となし、該絶縁層、該第1
ポリシリコン層、該ゲート極酸化層をエッチングしてゲ
ート極構造を形成し、側壁スペーサを該ゲート極構造の
側壁に形成し、第2ポリシリコン層を該ゲート極構造と
該基板の上に形成し、ドープ領域を基板の中に形成し、
該ドープ領域はイオン注入を第2ポリシリコン層を透過
して行うことで形成し、同期にビット線領域が該第2ポ
リシリコン層の中に定義され、シリカ金属層を第2ポリ
シリコン層の上に形成して該第2ポリシリコン層の電気
抵抗を低減させ、第1ホトレジストを該シリカ金属層の
上に形成し、該シリカ金属層と第2ポリシリコン層をエ
ッチングしてビット線と内配線を形成し、第1ホトレジ
ストを除去し、第1誘電層を該ゲート極構造、ビット線
及び該内配線の上に形成し、第2ホトレジストを第1誘
電層の上に形成し、コンタクトホールを第1誘電層の中
に形成し、第2ホトレジストを除去し、一つのキャパシ
タを第1誘電層の上に形成し、その中、上述のキャパシ
タの一極を該コンタクトホールを介して該内配線と相互
に連接させ、以上を含む、DRAMメモリセルの製造方
法。
は、ドープポリシリコンとする、請求項6に記載のDR
AMメモリセルの製造方法としている。
は、ノンドープポリシリコンとする、請求項6に記載の
DRAMメモリセルの製造方法としている。
4E15 atoms/cm2 とする、請求項6に記載
のDRAMメモリセルの製造方法としている。
ネルギー量は40KeVとする、請求項9に記載のDR
AMメモリセルの製造方法としている。
リセルと外周電気回路領域を基板上に形成する方法で、
該基板には活性領域を隔離するための絶縁区域を形成し
てあり、ゲート極酸化層を基板の上のメモリセル領域と
外周電気回路領域に形成し、第1ポリシリコン層を該ゲ
ート極酸化層の上に形成し、一つの絶縁層を該第1ポリ
シリコン層の上に形成して遮蔽層となし、該絶縁層、該
第1ポリシリコン層、該ゲート極酸化層をエッチングし
てゲート極構造をメモリセル領域と外周電気回路領域に
形成し、側壁スペーサを該ゲート極構造の側壁に形成
し、第2ポリシリコン層を該ゲート極構造と該基板の上
に形成し、p型ドープ領域とn型ドープ領域を該基板の
中に形成し、このn型及びp型ドープ領域はそれぞれイ
オン注入を第2ポリシリコン層を透過して行うことで基
板中に形成し、それと同期にビット線領域が第2ポリシ
リコン層の中に定義され、シリカ金属層を第2ポリシリ
コン層の上に形成して第2ポリシリコン層の電気抵抗を
低減させ、第1ホトレジストを該シリカ金属層の上に形
成し、該シリカ金属層と第2ポリシリコン層をエッチン
グしてビット線と内配線をメモリ線領域に形成し、内配
線を外周電気回路領域に形成し、該第1ホトレジストを
除去し、第1誘電層を該メモリセル領域と外周電気回路
領域の上述のゲート極構造とビット線及び上述の内配線
の上に形成することを含む、DRAMメモリセルと外周
電気回路領域の形成方法としている。
DRAMメモリセルと外周電気回路領域の形成方法で、
第1誘電層を形成した後に、さらに、第2ホトレジスト
を外周電気回路領域の上述の第1誘電層の上に形成して
上述のメモリセル領域を露光させ、第1コンタクトホー
ルを上述のメモリセル領域の上述の第1誘電層の中に形
成し、一つのキャパシタを上述のメモリセル領域の上述
の第1誘電層の上に形成し、その中、上述のキャパシタ
の一極を該コンタクトホールを介して内配線と相互に連
接させ、第2ホトレジストを除去し、第3ホトレジスト
を上述のメモリセル領域の上述の第1誘電層の上に形成
して上述の該外周電気回路領域を露光させ、第2誘電層
を上述の外周電気回路領域の上述の第1誘電層の上に形
成し、第2コンタクトホールを上述の外周電気回路領域
の上述の第1誘電層と上述の第2誘電層の中に形成し、
金属タングステンプラグを上述の第2コンタクトホール
の中に形成し、金属配線を上述の金属タングステンプラ
グの上に形成し、第3ホトレジストを除去することを含
む、DRAMメモリセルと外周電気回路領域の形成方法
としている。
DRAMメモリセルと外周電気回路領域の形成方法で、
第1誘電層を形成した後に、さらに、第2ホトレジスト
を上述のメモリセル領域の上述の第1誘電層の上に形成
して上述の外周電気回路領域を露光させ、第2誘電層を
上述の外周電気回路領域の上述の第1誘電層の上に形成
し、第1コンタクトホールを上述の外周電気回路領域の
上述の第1誘電層と上述の第2誘電層の中に形成し、金
属タングステンプラグを上述の第2コンタクトホールの
中に形成し、上述の金属タングステンプラグの上に金属
配線を形成し、第2ホトレジストを除去し、第3ホトレ
ジストを外周電気回路領域の第1誘電層の上に形成して
上述のメモリセル領域を露光させ、第2コンタクトホー
ルを上述のメモリセル領域の上述の第1誘電層の中に形
成し、一つのキャパシタを上述のメモリセル領域の上述
の第1誘電層の上に形成し、その中、上述のキャパシタ
の一極を該コンタクトホールを介して内配線と相互に連
接させ、第3ホトレジストを除去することを含む、DR
AMメモリセルと外周電気回路領域の形成方法としてい
る。
はドープポリシリコンとする、請求項11に記載のDR
AMメモリセルと外周電気回路領域の形成方法としてい
る。
は、ノンドープポリシリコンとする、請求項11に記載
のDRAMメモリセルと外周電気回路領域の形成方法と
している。
のためのイオン注入の注入量は4E15 atoms/
cm2 とする、請求項11に記載のDRAMメモリセル
と外周電気回路領域の形成方法としている。
のためのイオン注入の注入エネルギー量は40KeVと
する、請求項16に記載のDRAMメモリセルと外周電
気回路領域の形成方法としている。
のためのイオン注入の注入量は3E15 atoms/
cm2 とする、請求項11に記載のDRAMメモリセル
と外周電気回路領域の形成方法としている。
のためのイオン注入の注入エネルギー量は30KeVと
する、請求項18に記載のDRAMメモリセルと外周電
気回路領域の形成方法としている。
活性領域の周囲に形成して電気的を隔離するのに用い、
続いてゲート酸化層、ゲート極及び絶縁遮蔽層を形成し
てゲート電極とワード線を形成する。続いて、ノンドー
プのポリシリコン層をゲート極構造、ワード線及び基板
の上に形成し、ドープ領域のホトレジストを定義し、上
述のホトレジストをマスクとしてイオン注入を行い、ホ
トレジストで覆われていないノンドープのポリシリコン
層の一部でドレイン極とソース極を形成すると共に、ホ
トレジストで覆われていないポリシリコン層でドープポ
リシリコンを形成する。このステップの優れた所は、ド
ープ領域を形成するためのイオン注入が基板を破壊せ
ず、従来の、基板がイオン注入で破壊されるという問題
を起こさないことと、ビット線領域と内配線領域が同期
にセルフアライン方式で形成されることである。続い
て、シリカタングステン金属層18をポリシリコンの表
面に形成してポリシリコンの電気抵抗値を低減し、さら
に上述のシリカタングステン金属層とポリシリコンをエ
ッチングしてビット線と内配線を形成し、第1誘電層を
上述の基板、ゲート極構造、ビット線及び内配線の上に
形成し、その後、リソグラフィーとエッチング技術を用
いてコンタクトホールを第1誘電層の中に形成し、最後
にキャパシタを第1誘電層の中の上に形成する。
メモリセルと外周電気回路領域(periphery
region)を基板上に同期に形成し、メモリセル領
域のゲート極構造、内配線と、外周電気回路領域のゲー
ト極構造と内配線は上述の方法を利用して同期に形成す
る。その後、第1誘電層をDRAMメモリセルと外周電
気回路領域上に同期形成し、続いて一つのホトレジスト
を外周電気回路領域の上に定義してメモリセル領域を露
光させ、リソグラフィーとエッチング技術を利用してコ
ンタクトホールをメモリセル領域の第1誘電層の中に形
成する。さらにキャパシタを第1誘電層の上に形成して
から上述のホトレジストを除去する。別に一つのホトレ
ジストをメモリセルの上に形成して外周電気回路領域を
露光させ、続いて第2誘電層を上述の第1誘電層の上に
形成し、さらにリソグラフィーとエッチング技術を用い
て第1誘電層と第2誘電層をエッチングしコンタクトホ
ールを形成する。さらに金属タングステンプラグを上述
のコンタクトホール中に形成して電気的に連接せしめ、
その後、周知の技術を以て上述の金属タングステンプラ
グ上に金属配線を形成し、最後に第3誘電層を第2誘電
層と金属配線の上に形成してから、ホトレジストを除去
する。
シタ(capacitor over bit lin
e;COB)の製造工程を提供する。本発明の特徴の一
つは、ドープ領域を形成するためのイオン注入を、ノン
ドープのポリシリコンを通して行うために、基板を破壊
しないことと、同期にビット線のセルフアラインを形成
することにある。本発明は以下の製造工程に利用されう
る。(1)COBのDRAMのメモリセル (2)外周
領域(periphery; 各メモリセルの配線或い
は電気回路) (3)COBのDRAMのメモリセルと
外周領域の同期形成工程。
領域4で囲まれたデバイス領域が形成され、この絶縁領
域4はフィールド酸化層4とされて半導体基板上に形成
されて活性領域と絶縁領域を定義するのに用いられる。
望ましい基板2としては、結晶面が<100>のp型単
結晶シリコンを用い、この厚さのフィールド酸化層4を
活性領域の周囲に形成して電気的隔離に用いる。このフ
ィールド酸化層4は活性デバイス領域に堆積した酸化シ
リコン(酸化パッド)とニトロ化シリコン層をマスクと
し、その後、酸化することにより形成し、望ましくは厚
さ4000から6000オングストロームとする。さら
に周知のウエットエッチングでニトロ化シリコンの電位
障壁と酸化パッドを除去し、半導体トランジスタデバイ
スを活性領域に形成し、最もよく使用するDRAMのデ
バイスはMOSFETで、このデバイスを先に850か
ら1000℃で熱酸化して、活性領域に薄いゲート酸化
層6を、望ましくは厚さ100オングストロームに形成
する。
成長法で基板2、フィールド酸化層4、及びゲート極酸
化層6の上に堆積させる。該ポリシリコン層8をゲート
極となし、上述のポリシリコン層8の厚さは1500か
ら2000オングストロームの間とする。さらに、図1
のように、一つの絶縁層12をポリシリコン層8の上に
形成する。絶縁層12は反反射性質を有するニトロ化シ
リコンで形成するのが望ましい。続いて、リソグラフィ
ーとエッチング技術を用いてを用いてゲート極酸化層
6、ゲート極8及び絶縁遮蔽層10を定義し、以てゲー
ト極電極と導電構造12を形成する。導電構造12をフ
ィールド酸化領域上に形成することを以て、ワード線1
2を基板表面に形成することとなし、それを以て、DR
AM或いはその他のデバイスのトランジスタの一部分を
形成する。絶縁側壁スペーサ14をゲート極電極の側壁
に形成するが、この絶縁側壁スペーサ14は低圧化学気
相成長法(LPCVD)で酸化シリコンを堆積しさらに
非等向性エッチングを行って形成する。
シリコン層16をゲート極構造、ワード線12、及び基
板2の上に形成する。該ノンドープのポリシリコン層1
6の望ましい厚さは1000から2000オングストロ
ームとし、ドープ領域のホトレジストと定義し、イオン
注入ステップを、上述のホトレジストをマスクとして一
部の該ホトレジストに被覆されていないノンドープのポ
リシリコン層8を透過させてドレイン極とソース極を形
成し、上述のホトレジストにより被覆されていないポリ
シリコン層8でドープしたポリシリコンも形成する。上
述のドープに用いるイオンの剤量は4E15 atom
s/cm2 とし、イオン注入のエネルギー量は40Ke
Vとする。このステップの優れた所は、上述のステップ
により完成するドープ領域イオン注入が基板を破壊しな
いことであり、本発明は、周知の技術における基板がイ
オン注入により破壊された問題を防止することができ
る。このほか、ビット線領域と内配線の領域も同期にセ
ルフアラインを以て形成できる。
ームのシリカタングステン金属層18を続いてポリシリ
コン16の表面に形成してポリシリコンの電気抵抗を低
減させ、さらに図4のように、一つのホトレジスト20
をシリカタングステン金属層18の上に定義し、続いて
エッチング技術を用いて上述のシリカタングステン金属
層18とポリシリコン16をエッチングしてビット線2
2と内配線24を形成し、その後、ホトレジスト20を
除去する。該エッチングのエッチング剤はHBrとす
る。第1誘電層26を上述の基板2、ゲート極構造、ビ
ット線22及び内配線24の上に形成する。望ましい実
施例では第1誘電層をホウりん酸ガラスで形成し、その
厚さは4000オングストロームとする。その後、リソ
グラフィーとエッチング技術を用いてコンタクトホール
28を第1誘電層26の中に形成する。
30を上述のコンタクトホール28の中と第1誘電層2
6の上に形成し、その後、リソグラフィーとエッチング
技術を用いて第1導電層30をエッチングしてキャパシ
タの底部電極となす。該第1導電層30はポリシリコン
形成時に同期ドープしたドープポリシリコン(in−s
itu doped polysilicon)或いは
ポリシリコンの表面からドープしたドープポリシリコン
で形成する。その後、一つの誘電質32で該第1導電層
30の上を被覆する。一般には該誘電質32はニトロ化
物/酸化物/ニトロ化物(O/N/O)又はニトロ化物
/酸化物(N/O)、又は五酸化二タンタル(Ta2 O
5 )とされる。最後に、第2導電層34を誘電質32に
形成してキャパシタの上部電極となし、DRAMのメモ
リセル製造工程を完成する。キャパシタの底部電極はコ
ンタクトホール28により内配線24と接触する。
の他の電気回路の外周電気回路領域を形成する方法でそ
れは以下のとおりである。
<100>のp型単結晶シリコンにあって、電気的隔離
のためのフィールド酸化層44を形成し、その望ましい
厚さは4000から6000オングストロームとする。
さらに熱酸化法を以て温度850から1000℃で活性
領域に薄いゲート極酸化層46を、望ましくは厚さ10
0オングストロームに形成する。その後、化学気相成長
法で厚さ1500から2000オングストロームの間に
ドープしたポリシリコン48を基板42、フィールド酸
化層44、及びゲート極酸化層46の上に堆積させる。
絶縁層50をポリシリコン層48の上に形成し、この絶
縁層50は、望ましくは、反反射性質を有するニトロ化
シリコンで形成する。続いて、リソグラフィーとエッチ
ング技術を用いてゲート極酸化層46、ゲート極48及
び絶縁遮蔽層50を定義してゲート極構造を形成する。
さらに低圧化学気相成長法を用いて酸化シリコンを形成
してから非等向性エッチングを行い絶縁側壁スペーサ5
2をゲート極の側壁に形成する。
シリコン層56をゲート極構造の上に形成し、該ノンド
ープのポリシリコン層56の厚さは、望ましくは100
0から2000オングストロームとする。続いて、イオ
ン注入ステップを以て、p型ドープ領域とn型ドープ領
域を形成する。このイオン注入ステップを進行する時に
はホトレジストをマスクとなして、ノンドープのポリシ
コン56のホトレジストで覆われていない部分に、p型
とn型のドレイン極とソース極を形成し、上述のノンド
ープのポリシコン56のホトレジストで覆われていない
部分には、ドープポリシリコンも形成し、n型ドレイン
極とソース極を形成する上述のイオン注入に用いられる
剤量は4E15 atoms/cm2 で、イオン注入の
エネルギー量は40KeV、p型ドレイン極とソース極
を形成する上述のイオン注入に用いられる剤量は3E1
5 atoms/cm2 で、イオン注入のエネルギー量
は40KeVとする。このステップの優れた点は、上述
のステップのドープ領域形成のためのイオン注入が基板
を破壊しないことであり、周知の欠点を改善しているこ
とである。図8に示されるように、厚さ1000オング
ストロームのシリカタングステン金属層58をポリシリ
コン56の表面に形成してポリシリコンの電気抵抗値を
低減する。
をシリカタングステン金属層58の上に定義し、続い
て、エッチング技術を用いて、上述のシリカタングステ
ン金属層58とポリシリコン層56をエッチングして内
配線62を形成し、その後、ホトレジスト20を除去す
る。このエッチングに用いるエッチング剤はHBrとす
る。
ゲート極構造と内配線62の上に形成する。望ましい実
施例では、第1誘電層64はホウりん酸ガラスで形成
し、その厚さは3000オングストロームとする。続い
て、第2誘電層66を上述の第1誘電層64の上に形成
する。望ましい実施例では、第2誘電層66の厚さは8
000オングストロームでSiH4 を反応物として形成
した二酸化シリコンで組成する。続いて、リソグラフィ
ーとエッチング技術を用いて該第1誘電層64と第2誘
電層66をエッチングしてコンタクトホール67を形成
して内配線62を露光させる。
グステンプラグ68を上述のコンタクトホール67中に
形成して電気的に連接させ、周知の技術を用いて金属配
線70を上述の金属タングステンプラグ68の上に形成
し、最後に第3誘電層72を第2誘電層66と金属配線
70の上に形成する。
AMメモリセル(図12のA部分参照)と外周電気回路
領域(periphery region)(図12の
B部分参照)を基板80の上への形成とされる。図12
に示されるように、メモリセル領域のゲート極構造8
2、内配線84と外周電気回路領域のゲート極構造86
と内配線84を上述に実施した方法を利用して同期に形
成する。
さ3000オングストロームの第1誘電層88を同期に
DRAMメモリセル(図13のA部分参照)と外周電気
回路領域(図13のB部分参照)上に同期に形成する。
比較的望ましい実施例では、第1誘電層88はホウりん
酸ガラスで形成し、続いてホトレジスト90を外周電気
回路領域(図13のB部分参照)の上に定義してメモリ
セル領域(図13のA部分参照)を露光させ、リソグラ
フィーとエッチング技術を用いてメモリセル領域の第1
誘電層88の中にコンタクトホール92を形成する。
いて、第1導電層94を上述のコンタクトホール92の
中、及び第1誘電層88の上に形成し、続いてリソグラ
フィーとエッチング技術を用いて第1導電層94をエッ
チングしてキャパシタの底部電極となす。この第1導電
層94はポリシリコン形成時に同期ドープしたものか、
或いはポリシリコン形成後の表面からドープしたものと
する。その後、誘電質96で該第1導電層94上を被覆
し、最後に第2導電層98を誘電質96に形成してキャ
パシタの上部電極となし、上述のホトレジスト90を除
去する。
らにホトレジスト100をメモリセル(図13のA部分
参照)の上に形成して外周電気回路領域(図13のB部
分参照)を露光させ、続いて、第2誘電層102を上述
の第1誘電層88の上に形成する。望ましい実施例で
は、該第2誘電層102の厚さは8000オングストロ
ームで、シラン(SiH4 )を反応物として形成した二
酸化シリコンとする。続いて、リソグラフィーとエッチ
ング技術を用いて第1誘電層88と第2誘電層102に
コンタクトホールを形成する。
らに金属タングステンプラグ104を上述のコンタクト
ホール中に形成して電気的に連接させ、その後、周知の
技術を以て金属配線106を上述の金属タングステンプ
ラグ104上に形成し、最後に第3誘電層108を第2
誘電層102と金属配線106の上に形成し、ホトレジ
スト100を除去する。
周電気回路領域を形成でき、製造コストの削減と工程の
簡易化に有効であるほか、本発明では一種のシリコン基
板を破壊しないドープ領域形成の方法と、一種のセルフ
アライン方式でビット線を形成する製造工程を提供して
いる。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
Claims (19)
- 【請求項1】 一種のMOSトランジスタを基板上に製
造する方法で、該基板には活性領域を隔離するための絶
縁区域を形成してあり、ゲート極酸化層を基板の上に形
成し、第1ポリシリコン層を該ゲート極酸化層の上に形
成し、一つの絶縁層を該第1ポリシリコン層の上に形成
して遮蔽層となし、該絶縁層、該第1ポリシリコン層、
該ゲート極酸化層をエッチングしてゲート極構造を形成
し、側壁スペーサを該ゲート極構造の側壁に形成し、第
2ポリシリコン層を該ゲート極構造と該基板の上に形成
し、第1ホトレジストを第2ポリシリコン層の上に形成
し、該第1ホトレジストをマスクとしてイオン注入を該
第2ポリシリコン層を透過して行い基板の中にドープ領
域を形成し、第1ホトレジストを除去し、シリカ金属層
を第2ポリシリコン層の上に形成して該第2ポリシリコ
ン層の電気抵抗を低減させ、第2ホトレジストを該シリ
カ金属層の上に形成し、該シリカ金属層と第2ポリシリ
コン層をエッチングしてビット線を形成し、第2ホトレ
ジストを除去し、以上を含むことを特徴とする、MOS
トランジスタ製造方法。 - 【請求項2】 第1ポリシリコン層は、ドープポリシリ
コンとする、請求項1に記載のMOSトランジスタ製造
方法。 - 【請求項3】 第2ポリシリコン層は、ノンドープポリ
シリコンとする、請求項1に記載のMOSトランジスタ
製造方法。 - 【請求項4】 イオン注入の注入量は4E15 ato
ms/cm2 とする、請求項1に記載のMOSトランジ
スタ製造方法。 - 【請求項5】 イオン注入の注入エネルギー量は40K
eVとする、請求項4に記載のMOSトランジスタ製造
方法。 - 【請求項6】 一種のDRAMメモリセルを基板上に形
成する方法で、該基板には活性領域を隔離するための絶
縁区域を形成してあり、 ゲート極酸化層を基板の上に形成し、 第1ポリシリコン層を該ゲート極酸化層の上に形成し、 一つの絶縁層を該第1ポリシリコン層の上に形成して遮
蔽層となし、 該絶縁層、該第1ポリシリコン層、該ゲート極酸化層を
エッチングしてゲート極構造を形成し、 側壁スペーサを該ゲート極構造の側壁に形成し、 第2ポリシリコン層を該ゲート極構造と該基板の上に形
成し、 ドープ領域を基板の中に形成し、該ドープ領域はイオン
注入を第2ポリシリコン層を透過して行うことで形成
し、同期にビット線領域が該第2ポリシリコン層の中に
定義され、 シリカ金属層を第2ポリシリコン層の上に形成して該第
2ポリシリコン層の電気抵抗を低減させ、 第1ホトレジストを該シリカ金属層の上に形成し、 該シリカ金属層と第2ポリシリコン層をエッチングして
ビット線と内配線を形成し、 第1ホトレジストを除去し、 第1誘電層を該ゲート極構造、ビット線及び該内配線の
上に形成し、 第2ホトレジストを第1誘電層の上に形成し、 コンタクトホールを第1誘電層の中に形成し、 第2ホトレジストを除去し、 一つのキャパシタを第1誘電層の上に形成し、その中、
上述のキャパシタの一極を該コンタクトホールを介して
該内配線と相互に連接させ、 以上を含む、DRAMメモリセルの製造方法。 - 【請求項7】 第1ポリシリコン層は、ドープポリシリ
コンとする、請求項6に記載のDRAMメモリセルの製
造方法。 - 【請求項8】 第2ポリシリコン層は、ノンドープポリ
シリコンとする、請求項6に記載のDRAMメモリセル
の製造方法。 - 【請求項9】 イオン注入の注入量は4E15 ato
ms/cm2 とする、請求項6に記載のDRAMメモリ
セルの製造方法。 - 【請求項10】 イオン注入の注入エネルギー量は40
KeVとする、請求項9に記載のDRAMメモリセルの
製造方法。 - 【請求項11】 一種のDRAMメモリセルと外周電気
回路領域を基板上に形成する方法で、該基板には活性領
域を隔離するための絶縁区域を形成してあり、 ゲート極酸化層を基板の上のメモリセル領域と外周電気
回路領域に形成し、 第1ポリシリコン層を該ゲート極酸化層の上に形成し、 一つの絶縁層を該第1ポリシリコン層の上に形成して遮
蔽層となし、 該絶縁層、該第1ポリシリコン層、該ゲート極酸化層を
エッチングしてゲート極構造をメモリセル領域と外周電
気回路領域に形成し、 側壁スペーサを該ゲート極構造の側壁に形成し、 第2ポリシリコン層を該ゲート極構造と該基板の上に形
成し、 p型ドープ領域とn型ドープ領域を該基板の中に形成
し、このn型及びp型ドープ領域はそれぞれイオン注入
を第2ポリシリコン層を透過して行うことで基板中に形
成し、それと同期にビット線領域が第2ポリシリコン層
の中に定義され、 シリカ金属層を第2ポリシリコン層の上に形成して第2
ポリシリコン層の電気抵抗を低減させ、 第1ホトレジストを該シリカ金属層の上に形成し、 該シリカ金属層と第2ポリシリコン層をエッチングして
ビット線と内配線をメモリ線領域に形成し、内配線を外
周電気回路領域に形成し、 該第1ホトレジストを除去し、 第1誘電層を該メモリセル領域と外周電気回路領域の上
述のゲート極構造とビット線及び上述の内配線の上に形
成することを含む、 DRAMメモリセルと外周電気回路領域の形成方法。 - 【請求項12】 請求項11に記載のDRAMメモリセ
ルと外周電気回路領域の形成方法で、第1誘電層を形成
した後に、さらに、 第2ホトレジストを外周電気回路領域の上述の第1誘電
層の上に形成して上述のメモリセル領域を露光させ、 第1コンタクトホールを上述のメモリセル領域の上述の
第1誘電層の中に形成し、 一つのキャパシタを上述のメモリセル領域の上述の第1
誘電層の上に形成し、その中、上述のキャパシタの一極
を該コンタクトホールを介して内配線と相互に連接さ
せ、 第2ホトレジストを除去し、 第3ホトレジストを上述のメモリセル領域の上述の第1
誘電層の上に形成して上述の該外周電気回路領域を露光
させ、 第2誘電層を上述の外周電気回路領域の上述の第1誘電
層の上に形成し、 第2コンタクトホールを上述の外周電気回路領域の上述
の第1誘電層と上述の第2誘電層の中に形成し、 金属タングステンプラグを上述の第2コンタクトホール
の中に形成し、 金属配線を上述の金属タングステンプラグの上に形成
し、 第3ホトレジストを除去することを含む、DRAMメモ
リセルと外周電気回路領域の形成方法。 - 【請求項13】 請求項11に記載のDRAMメモリセ
ルと外周電気回路領域の形成方法で、第1誘電層を形成
した後に、さらに、第2ホトレジストを上述のメモリセ
ル領域の上述の第1誘電層の上に形成して上述の外周電
気回路領域を露光させ、第2誘電層を上述の外周電気回
路領域の上述の第1誘電層の上に形成し、第1コンタク
トホールを上述の外周電気回路領域の上述の第1誘電層
と上述の第2誘電層の中に形成し、金属タングステンプ
ラグを上述の第2コンタクトホールの中に形成し、上述
の金属タングステンプラグの上に金属配線を形成し、第
2ホトレジストを除去し、第3ホトレジストを外周電気
回路領域の第1誘電層の上に形成して上述のメモリセル
領域を露光させ、第2コンタクトホールを上述のメモリ
セル領域の上述の第1誘電層の中に形成し、一つのキャ
パシタを上述のメモリセル領域の上述の第1誘電層の上
に形成し、その中、上述のキャパシタの一極を該コンタ
クトホールを介して内配線と相互に連接させ、第3ホト
レジストを除去することを含む、DRAMメモリセルと
外周電気回路領域の形成方法。 - 【請求項14】 第1ポリシリコン層はドープポリシリ
コンとする、請求項11に記載のDRAMメモリセルと
外周電気回路領域の形成方法。 - 【請求項15】 第2ポリシリコン層は、ノンドープポ
リシリコンとする、請求項11に記載のDRAMメモリ
セルと外周電気回路領域の形成方法。 - 【請求項16】 n型ドープ領域形成のためのイオン注
入の注入量は4E15 atoms/cm2 とする、請
求項11に記載のDRAMメモリセルと外周電気回路領
域の形成方法。 - 【請求項17】 n型ドープ領域形成のためのイオン注
入の注入エネルギー量は40KeVとする、請求項16
に記載のDRAMメモリセルと外周電気回路領域の形成
方法。 - 【請求項18】 p型ドープ領域形成のためのイオン注
入の注入量は3E15 atoms/cm2 とする、請
求項11に記載のDRAMメモリセルと外周電気回路領
域の形成方法。 - 【請求項19】 p型ドープ領域形成のためのイオン注
入の注入エネルギー量は30KeVとする、請求項18
に記載のDRAMメモリセルと外周電気回路領域の形成
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9027353A JP2971411B2 (ja) | 1997-01-28 | 1997-01-28 | Dramのビット線セルフアライン工程及び基板を破壊しないイオンレイアウト工程 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9027353A JP2971411B2 (ja) | 1997-01-28 | 1997-01-28 | Dramのビット線セルフアライン工程及び基板を破壊しないイオンレイアウト工程 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10214949A JPH10214949A (ja) | 1998-08-11 |
JP2971411B2 true JP2971411B2 (ja) | 1999-11-08 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP9027353A Expired - Fee Related JP2971411B2 (ja) | 1997-01-28 | 1997-01-28 | Dramのビット線セルフアライン工程及び基板を破壊しないイオンレイアウト工程 |
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---|---|---|---|---|
DE10133873B4 (de) | 2001-07-12 | 2005-04-28 | Infineon Technologies Ag | Verfahren zur Herstellung von Kontakten für integrierte Schaltungen |
-
1997
- 1997-01-28 JP JP9027353A patent/JP2971411B2/ja not_active Expired - Fee Related
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---|---|
JPH10214949A (ja) | 1998-08-11 |
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