JP2503621B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置の製造方法に関し、特に、DRAMメ
モリセルのキャパシタ等に用いられる多層配線構造を有
する半導体装置の製造方法に関する。
［従来の技術］ 従来、ポリシリコンのキャパシタ電極を下層配線と
し、ゲート電極を上層配線として多層配線を形成する場
合、キャパシタ電極の表面を酸化してこれを層間絶縁膜
とすることが多い。そのような例を第３図を参照して説
明する。第３図に示されたものは、次のように製造され
る。まず、半導体基板11上に誘電体膜12を形成し、その
上にポリシリコンを堆積する。ポリシリコンをパターニ
ングしてキャパシタ電極13を形成し、その表面を酸化し
て層間絶縁膜19aを形成する。誘電体膜12を一部除去
し、そこにゲート酸化膜20を形成する。全面にゲート電
極を形成するためのポリシリコン21aを堆積し、これを
パターニングしてゲート電極を形成する。ゲート電極の
形成態様としては、ゲート電極とキャパシタ電極13とが
一部重なるように形成する場合と両者を完全に分離して
形成する場合とがある。
なお、誘電体膜としては単層の熱酸化膜を用いる場合
もあるが、最近のように溝型キャパシタを用いる場合に
は、溝開口部エッジ（第２図、Ａ部）において酸化膜が
薄くなって、ここでの絶縁破壊耐圧が低下するので、窒
化膜を酸化膜で挟んだ三層構造の誘電体膜を用いること
が多い。
［発明が解決しようとする問題点］ 上述した従来方法によって製造された半導体装置にお
いては、下部配線としてのキャパシタ電極13の端部の段
差が急峻であり、この状態で表面酸化を行っているの
で、ここで大きな段差が形成される。特に、誘電体膜と
して窒化膜を使用している場合には、酸化工程において
電極13の下部での酸化が遅いので層間絶縁膜19aが第３
図に示すように電極の端部で庇状に形成される。このよ
うな形状に起因して下記の問題が生じる。
I.キャパシタ電極とゲート電極が重なり合う場合 ゲート電極端部における段差が大きく、また、ここで
の層間絶縁膜が庇状に形成されるので、ポリシリコンの
被着性が悪く断線が発生しやすい。
また、ゲート電極が、第３図のＢで示す部分において
誘電体膜12を介して半導体基板内のキャパシタの他方の
電極と相対することになる。そのため、特に誘電体膜と
して比誘電率の大きい窒化膜を用いている場合には、ゲ
ート−ドレイン間に大きな容量が生じるので、トランジ
スタの高速動作が阻害される。さらに、薄い誘電体膜を
介して高不純物濃度のキャパシタの他方の電極（ドレイ
ン領域）と相対することから、絶縁耐圧も低下してしま
う。
II.キャパシタ電極とゲート電極が分離している場合 この場合、キャパシタ電極端部のポリシリコン21aを
エッチング除去しなければならないが、この部分におけ
るポリシリコンの堆積厚さａは平坦部の厚さｂに比較し
て非常に厚くなっている。そのため、キャパシタ電極端
部のポリシリコンを十分にエッチング除去した場合に
は、平坦部はオーバーエッチングされ、場合によって
は、ゲート酸化膜20もエッチングされ基板表面がダメー
ジを受ける。また、層間絶縁膜19aが庇状に形成される
ことから、第３図のＢで示す部分においてエッチング残
りが生じやすく、これが配線の短絡事故の原因となる。
［問題点を解決するための手段］ 本発明の半導体装置の製造方法は、半導体基板上に誘
電体膜、酸化可能な材料からなる第１の導電層および第
１の絶縁膜をこの順に形成する工程と、第１の絶縁膜と
第１の導電層に選択的にエッチングを施して第１の電極
配線を形成する工程と、第１の電極配線の側面を酸化す
る工程と、第１の絶縁膜の厚さと第１の導電層の厚さと
の和と同程度あるいはそれ以上の厚さを有する第２の絶
縁膜を第１の絶縁膜上および第１の絶縁膜と第１の電極
配線との積層膜の側面を含む全面に形成する工程と、第
２の絶縁膜をエッチバックして前記第１の電極配線およ
びその上の第１の絶縁膜の端部になだらかに傾斜したサ
イドウォールを形成する工程と、サイドウォール上およ
び第１の絶縁膜上を含む全面に第２の導電層を形成しこ
れをパターニングして少なくとも一部がゲート絶縁膜を
介して半導体基板と対向する第２の電極配線を形成する
工程とを具備している。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
第１図（ａ）〜（ｆ）は、本発明の一実施例の工程順
を示す断面図である。ここで、誘電体膜を形成する前に
必要とする半導体基板に対する一連の工程は、既に終了
しているものとする。
まず、半導体基板11上に誘電体膜12を形成し、続い
て、その上にリンをドープした膜厚約2000〜3000Åのポ
リシリコン13aを被着する。次に、膜厚約2000〜3000Å
の第１のCVD酸化膜14を気相成長法によって形成する。
次いでフォトレジスト15を塗布し、これを所望のパター
ンに現像する〔第１図（ａ）〕。
次に、前記フォトレジスト15をマスクとして第１のCV
D酸化膜14をかるくバッファード弗酸で等方性エッチン
グし、フォトレジスト端部において、フォトレジストの
下の第１のCVD酸化膜の一部を除去する。この加工は、
層間絶縁膜の最終形状をなだらかにするのに有効であ
る。その後、第１のCVD酸化膜14およびポリシリコン13a
を異方性ドライエッチングでパターニングすることによ
り、第１のCVD酸化膜14から端部が露呈したキャパシタ
電極13を形成する〔第１図（ｂ）〕。
次に、前記フォトレジスト15を剥離し、容量形成部以
外の誘電体膜をエッチング除去した後、リンをドープし
たポリシリコンの酸化レートがシリコン基板よりも速い
ことを利用し、酸化性雰囲気中で900℃〜950℃で５〜10
分間程度酸化し、キャパシタ電極13の端部に酸化膜16、
半導体基板11上に薄い酸化膜17を形成する〔第１図
（ｃ）〕。
続いて、第１のCVD酸化膜14とキャパシタ電極13の合
計の膜厚と同程度かあるいはそれより厚い、膜厚4000〜
6000Å程度の第２のCVD酸化膜18を気相成長法を用いて
形成する〔第１図（ｄ）〕。
次に、容量形成部以外の活性領域の基板表面が露呈す
るまで第２のCVD酸化膜18を異方性エッチングによりエ
ッチバックし、キャパシタ電極13端部に、なだらかな傾
斜を持ったサイドウォール酸化膜を形成する。このサイ
ドウォール酸化膜と先の第１のCVD酸化膜14とを合わせ
たものが層間絶縁膜19である。このエッチバック時に基
板表面が受けたダメージおよび汚染は、基板表面をかる
くエッチングすることにより取り除く〔第１図
（ｅ）〕。
次に、ゲート酸化膜20を熱酸化法を用いて形成し、さ
らに、ゲート電極を形成するためのポリシリコン21aを
被着する。このポリシリコン21aは、下地の層間絶縁膜1
9がなだらかな傾斜面をもっていることから、ほぼ均一
の厚さに形成することができる。すなわち、ポリシリコ
ン21aの平坦部と傾斜部における垂直方向の膜厚を、そ
れぞれ、ｃ、ｄとするならば、ｃｄとすることができ
る〔第１図（ｆ）〕。
これ以降は、周知の方法でポリシリコン21aをパター
ニングしてゲート電極を形成し、必要な拡散層を形成す
るなどしてMOSDRAMを形成する。
次に、第２図を参照して、本発明の他の実施例につい
て説明する。第２図は、本発明を適用して製造された溝
キャパシタ型MOSDRAM半導体装置の断面図である。この
実施例では、まず、半導体基板11にフィールド酸化膜24
と溝を形成し、続いて、溝内壁部と溝の周辺部にキャパ
シタの基板側の電極である電荷蓄積領域23を形成する。
次に、溝内壁を含む基板表面に誘電体膜12を形成する。
この誘電体膜は、溝開口部エッジ部Ａでの絶縁耐圧の劣
化を防止するために、かつ、十分大きなキャパシタ容量
を得るために、窒化膜を酸化膜で挟んだ三層構造のもの
とする。次に、溝内部を含む基板全面にキャパシタ電極
13を形成するためのポリシリコンを形成する。この後は
先の実施例と同様の工程を経てゲート電極形成用のポリ
シリコンを形成する。続いて、ゲート電極21をキャパシ
タ電極13と一部重なるように形成し、その後、ゲート電
極21をマスクとしてソース・ドレイン領域22を形成す
る。
この実施例では、ゲート電極21とキャパシタ電極13と
が重なっているが、キャパシタ電極の側部になだらかな
傾斜を有する層間絶縁膜19が形成されているので、ゲー
ト電極21が誘電体膜12と接触することがない。したがっ
て、ゲート・ドレイン間に大きな容量が形成されること
がなく、また、絶縁耐圧が低下することもない。
［発明の効果］ 以上説明したように、本発明は、あらかじめ導電体層
の上部に第１のCVD酸化膜を被着した後にパターニング
を行って下部電極配線を形成し、次いで、第２のCVD酸
化膜を厚く被着した後、これを異方性ドライッチング法
を用いてエッチバックし、なだらかな傾斜のついたサイ
ドウォール酸化膜で下部電極配線の端部を覆うものであ
るので、本発明によれば、上部電極配線形成材料を蒸着
する際の被着性が改善され、電極配線形成材料を均一の
厚さに被着することができる。従って、上部電極配線の
段切れを防止することができるとともにこの材料をエッ
チングする際に基板に重大なダメージを与えることがな
い。また、このエッチング時にエッチング残りが発生す
ることがないので、それによる短絡が発生することがな
い。
さらに、上部電極配線が、誘電体膜と接触することが
ないので、電極配線と基板との間の容量が増大すること
がなく、DRAMの動作が遅延せしめられることがない。ま
た、電極配線と基板との間の絶縁耐圧を大きく保つこと
ができる。
さらに、下部電極配線の側面と上部電極配線間の絶縁
膜の膜厚を十分厚く形成することができるので、両電極
配線間の寄生容量を低く抑えることができると共に両電
極配線間の絶縁耐圧の低下・短絡を防止することができ
る。
【図面の簡単な説明】
第１図（ａ）〜（ｆ）は、本発明の一実施例の工程順を
示す断面図、第２図は、本発明の他の実施例により形成
されたDRAMメモリセルの断面図、第３図は、従来例を説
明するための断面図である。 11…半導体基板、12…誘電体膜、13…キャパシタ電極、
13a…ポリシリコン、14…第１のCVD酸化膜、15…フォト
レジスト、16、17…酸化膜、18…第２のCVD酸化膜、1
9、19a…層間絶縁膜、20…ゲート酸化膜、21…ゲート電
極、21a…ポリシリコン、22…ソース・ドレイン領域、2
3…電荷蓄積領域、24…フィールド酸化膜。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上に誘電体膜、酸化可能な材料
    からなる第１の導電層および第１の絶縁膜をこの順に形
    成する工程と、第１の絶縁膜と第１の導電層に選択的に
    エッチングを施して第１の電極配線を形成する工程と、
    第１の電極配線の側面を酸化する工程と、第１の絶縁膜
    の厚さと第１の導電層の厚さとの和と同程度あるいはそ
    れ以上の厚さを有する第２の絶縁膜を第１の絶縁膜上お
    よび第１の絶縁膜と第１の電極配線との積層膜の側面を
    含む全面に形成する工程と、第２の絶縁膜をエッチバッ
    クして前記第１の電極配線およびその上の第１の絶縁膜
    の端部になだらかに傾斜したサイドウォールを形成する
    工程と、サイドウォール上および第１の絶縁膜上を含む
    全面に第２の導電層を形成しこれをパターニングして少
    なくとも一部がゲート絶縁膜を介して半導体基板と対向
    する第２の電極配線を形成する工程とを具備することを
    特徴とする半導体装置の製造方法。
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