JP2859363B2

JP2859363B2 - 半導体装置及びその製造方法

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Publication number: JP2859363B2
Application number: JP2070709A
Authority: JP
Inventors: 慎一郎池増
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-03-20
Filing date: 1990-03-20
Publication date: 1999-02-17
Anticipated expiration: 2014-02-17
Also published as: JPH03270168A

Description

【発明の詳細な説明】〔目次〕・概要・産業上の利用分野・従来の技術・発明が解決しようとする課題・課題を解決するための手段・作用・実施例（ａ）発明の第１実施例の説明（ｂ）発明の第２実施例の説明（ｃ）発明の第３実施例の説明（ｄ）発明の第４実施例の説明（ｅ）発明の第５実施例の説明・発明の効果〔概要〕スタックト・キャパシタ型のDRAMを備えた半導体装置
に関し、スタックト・キャパシタを覆う層間絶縁膜を平坦に形
成するとともに、この層間絶縁膜に設けられるコンタク
トホールのカバレッジを改善することを目的とし、第１のトランジスタとキャパシタからなるセルが複数
配置されたセル領域と、第２のトランジスタを含む周辺
領域とを有する半導体装置において、前記第１のトラン
ジスタはそれぞれゲート電極となる第１の導電層、及び
その両側に形成された２つ不純物拡散層から構成され、
前記不純物拡散層の一方には第２の導電層からなるビッ
ト線が接続され、前記キャパシタは、前記第１及び第２
の導電層の上に存在して前記不純物拡散層の他方に接続
され、且つ前記第１及び第２の導電層より膜厚が厚い第
３の導電層から形成された蓄積電極と、該蓄積電極の上
に誘電体膜を介して形成された対向電極とを有し、前記
第２のトランジスタのゲート電極、ソース層、ドレイン
層のうち少なくとも１つには、前記第３の導電層から形
成された導電性パッドが接続され、前記キャパシタ及び
前記導電性パッドは層間絶縁膜に覆われ、前記層間絶縁
膜には前記導電性パッドの上部を露出するコンタクトホ
ールが形成され、前記コンタクトホールを通して前記導
電性パッドに第４の導電層が接続されていること含み構
成する。

〔産業上の利用分野〕

本発明は、半導体装置に関し、より詳しくは、スタッ
クト・キャパシタ型のDRAMを備えた半導体装置に関す
る。

〔従来の技術〕

スタックト・キャパシタ型のDRAM（dynamic Random A
ccess Memory）は、第10図（ａ）に例示するように、転
送トランジスタ71の上にキャパシタ72を形成したもの
で、そのキャパシタ72は、転送トランジスタ71のソース
層ｓの上に順に形成される蓄積電極73、誘電体膜74及び
対向電極75によって構成されている。

この場合、蓄積電極73となる多結晶シリコン膜を厚く
形成し、その表面に積層する誘電体膜74の面積を増やす
ことにより、キャパシタ72の容量を大きくすることが考
えられる。

この構造によれば、蓄積電極73を厚く形成しているた
めに、DRAM70とその周辺領域の段差が大きくなって、こ
の上方に形成される電極配線層76が対向電極の上部角の
近傍において薄層化したり、断線するといった不都合が
ある。しかも、キャパシタ71の上に設けられる層間絶縁
膜77をパターニングする場合に、この上にフォトレジス
ト79を塗布してエッチング用マスクを作成することにな
るが、キャパシタ72が高くなるためにその周辺のフォト
レジスト79が厚くなり、フォトレジスト79を露光する際
に光が充分浸透せず、露光や現像にムラが生じ、パター
ン精度が低下することになる。

このような段差を緩和する手段としては、第11図に示
すように、キャパシタ72の上に層間絶縁膜77を厚く形成
し、これを熱処理によりリフローして平坦化することが
提案されている。

〔発明が解決しようとする課題〕

しかし、層間絶縁膜77を厚くすると、その上に形成さ
れるレジスト79の膜厚は均一となって露光ムラ、現像ム
ラは改善されるが、層間絶縁膜77の厚い部分に形成され
るコンタクトホール78のアスペクト比が大きくなるた
め、カバレッジが悪くなり、依然として電極配線層の断
線等の問題は解決されていない。特に、半導体記憶装置
のように、キャパシタを有するセル領域と、そのセル領
域の周辺の周辺回路領域とを有する半導体装置において
は、周辺回路領域にはそのような問題は顕著に現れる。

本発明はこのような問題に鑑みてなされたものであっ
て、高く形成されたスタックト・キャパシタを覆う層間
絶縁膜を平坦に形成するとともに、この層間絶縁膜に設
けられるコンタクトホールのカバレッジを改善できる半
導体装置及びその製造方法を提供することを目的とす
る。

〔課題を解決するための手段〕

（ｉ）上記した課題は、第１のトランジスタとキャパシ
タからなるセルが複数配置されたセル領域と、第２のト
ランジスタを含む周辺領域とを有する半導体装置におい
て、前記第１のトランジスタはそれぞれゲート電極とな
る第１の導電層、及びその両側に形成された２つ不純物
拡散層から構成され、前記不純物拡散層の一方は第２の
導電層からなるビット線に接続され、前記キャパシタ
は、前記第１及び第２の導電層よりも上に存在して前記
不純物拡散層の他方に接続され且つ前記第１及び第２の
導電層より膜厚が厚い第３の導電層から形成された蓄積
電極と、該蓄積電極の上に誘電体層を介して形成された
対向電極とを有し、前記第２のトランジスタのゲート電
極、ソース層、ドレイン層のうち少なくとも１つには、
前記第３の導電層から形成された導電性パッドが接続さ
れ、前記キャパシタ及び前記導電性パッドは層間絶縁膜
に覆われ、前記層間絶縁膜には前記導電性パッドの上部
を露出するコンタクトホールが形成され、前記コンタト
ホールを通して前記導電性パッドに接続された第４の導
電層が形成されていることを特徴とする半導体装置によ
って解決する。

上記した半導体装置において、前記第３の導電層から
形成された前記導電性パッドと前記蓄積電極は、少なく
とも金属膜又は金属シリサイド膜を含むことを特徴とす
る。

上記した半導体装置において、前記ビット線を構成す
る前記第２の導電層は、前記周辺領域において配線層を
構成し、さらに、前記導電性パッドは前記第２の導電層
とも接続されていることを特徴とする。

上記した半導体装置において、前記金属膜又は前記金
属シリサイド膜を含む前記第３の導電層は、さらにその
表面が第５の導電層によって覆われていることを特徴と
する。この場合の第５の導電層は、不純物を含むシリコ
ン膜から構成してもよい。

上記した半導体装置において、前記導電性パッドは、
素子間分離絶縁膜上に形成されていることを特徴とす
る。前記素子分離絶縁膜上に形成される前記導電性パッ
ドを、前記素子分離絶縁膜に隣接する不純物拡散層上に
形成された別の導電性パッドと一体的に形成してもよ
い。

（ii）上記した課題は、下層に形成される電極よりも膜
厚の厚い蓄積電極と、誘電体層と、対向電極とを含むキ
ャパシタを半導体基板上に形成した半導体記憶素子と、
前記半導体基板に形成された不純物拡散層の上、または
前記蓄積電極層よりも先に形成された電極層の上に、前
記蓄積電極層と同一材料、同じ成長膜厚で形成された導
電性パッドと、前記キャパシタ及び前記導電性パッドを
覆う層間絶縁膜と、前記層間絶縁膜に形成されて前記導
電性パッドの上部を露出するコンタクトホールと、前記
コンタクトホールを介して前記導電性パッドに接続する
電極配線層とを有し、前記蓄積電極層と前記導電性パッ
ドは、金属膜又は高融点金属シリサイド膜から構成され
ていることを特徴とする半導体装置により解決する。

上記した半導体装置において、前記金属膜又は前記金
属シリサイド膜を含む前記導電性パットと前記蓄積電極
は、さらにその表面が第５の導電層によって覆われてい
ることを特徴とする。この場合、前記第５の導電膜は不
純物を含むシリコン膜であってもよい。

上記した半導体装置において、前記導電性パッドは、
素子間分離絶縁膜上に形成されていることを特徴とす
る。この場合、前記素子分離絶縁膜上に形成される前記
導電性パッドを、前記素子分離絶縁膜に隣接する不純物
膜拡散層上に形成された別の導電性パッドと一体的に形
成してもよい。

（iii）上記した課題は、第１のトランジスタとキャパ
シタからなるセルが複数個配置されたセル領域と、第２
のトランジスタを含む周辺領域を有する半導体装置の製
造方法において、前記第１のトランジスタ及び前記第２
のトランジスタのゲート電極となる第１の導電膜を形成
する工程と、前記第１のトランジスタ及び前記第２のト
ランジスタのゲート電極の両側にソース、ドレインとな
る２つの不純物拡散層を形成する工程と、前記第１のト
ランジスタの前記不純物拡散層の一方に接続されるビッ
ト線を構成する第２の導電層を形成する工程と、前記第
１及び第２の導電層よりも高く形成され、前記第１のト
ランジスタの不純物拡散層の他方に接続され、前記第１
及び第２の導電層より膜厚が厚く、前記キャパシタの蓄
積電極を構成するとともに、前記第２のトランジスタの
ゲート電極、ソース層、ドレイン層のうち少なくとも１
つに接続される導電性パッドを構成する第３の導電層を
形成する工程と、前記蓄積電極の表面に誘電体層、対向
電極を形成する工程と、前記キャパシタ及び前記導電性
パッドを覆う層間絶縁膜を形成する工程と、前記層間絶
縁膜に形成されて前記導電性パッドの上部を露出するコ
ンタクトホールを形成する工程と、前記コンタクトホー
ルを通して前記導電性パッドに接続される第４の導電層
を形成する工程とを有することを特徴とする半導体装置
の製造方法によって解決する。

（iv）上記した課題は、第１のトランジスタとキャパシ
タからなるセルが複数個配置されたセル領域と、第２の
トランジスタを含む周辺領域を有する半導体装置の製造
方法において、前記第１のトランジスタ及び前記第２の
トランジスタのゲート電極となる第１の導電層を形成す
る工程と、前記第１のトランジスタ及び前記第２のトラ
ンジスタのゲート電極の両側にソース、ドレインとなる
２つの不純物拡散層を形成する工程と、前記第１の導電
膜の上部に形成され、前記第１のトランジスタの前記不
純物拡散層の一方に接続され、前記第１の導電層より膜
厚が厚く、前記キャパシタの蓄積電極を構成するととも
に、前記第２のトランジスタのゲート電極、ソース層、
ドレイン層のうち少なくとも１つに接続される導電性パ
ッドを構成し且つ金属又は高融点金属シリサイド膜を含
む第３の導電層を形成する工程と、前記蓄積電極の上に
誘電体層を介して対向電極を形成する工程と、前記キャ
パシタ及び前記導電性パッドを覆う層間絶縁膜を形成す
る工程と、前記層間絶縁膜に形成されて前記導電性パッ
ドの上部に露出するコンタクトホールを形成する工程
と、前記コンタクトホールを通して前記導電性パッドに
接続される第４の導電層を形成する工程とを有すること
を特徴とする半導体装置の製造方法によって解決する。

その半導体装置の製造方法において、金属又は高融点
金属シリサイド膜を含む前記第３の導電層を形成した後
に、さらに、その表面に第５の導電層を形成する工程を
有することを特徴とする。

また、その半導体装置の製造方法において、気相成長
方法により選択的に膜を成長させることによって、前記
第３の導電層の表面に前記第５の導電層を形成すること
を特徴とする。

また、その半導体装置の製造方法において、前記第３
の導電層は金属又は高融点金属シリサイド膜と第６の導
電膜の積層膜からなり、さらに、前記第３の導電層を覆
うように第７の導電層を形成し、それを反応性イオンエ
ッチング方法よりエッチングすることにより、前記第３
の導電層の側壁に前記第７の導電層を残存させる工程を
含むことを特徴とする。

〔作用〕

本発明の半導体装置によれば、DRAM2、３のキャパシ
タ７、８を有する半導体装置において、例えば半導体基
板１に形成されたトランジスタに接続されるキャパシタ
の蓄積電極の高さをビット線BLやゲート電極よりも高く
形成している。

このため、キャパシタ７、８の容量を増加させるため
に、例えば蓄積電極層18、19を厚く形成しても、ビット
BLによってその膜厚が規制されることがないので、キャ
パシタの容量を大きくすることができる。しかも、半導
体記憶素子セルの周辺回路領域の不純物拡散層28,29上
にキャパシタの蓄積電極と同じ導電層から形成されたパ
ッドを形成しているので、周辺回路における層間絶縁層
34がパッド30によって持ち上げられるため、層間絶縁膜
34をリフローする際に拡散層15、16、28、29の上方に形
成される層間絶縁膜34が薄くなってその領域に形成され
るコンタクトホール32が浅くなり、アスペクト比が小さ
くなる。

この結果、周辺回路領域のコンタクトホール32のアス
ペクト比が小さくなってカバレッジが改善され、電極配
線BL、46に断線や薄層化が生じ難くなるとともに、導電
性パッド30を介して電極配線層BL、46が拡散層15、16、
28、29に確実に導通することになる。

ところで、キャパシタ７、８の蓄積電極18、19や拡散
層15、16、28、29上のパッド30を多結晶シリコン膜40に
よって形成し、その膜厚を厚くすると、その抵抗分によ
り電極配線層BL、46と拡散層15、16、28、29との間の電
圧降下が大きくなる。

そこで、本発明では第３、４図に示すように、蓄積電
極18やパッド30を金属、高融点金属シリサイドにより形
成しているので、抵抗を減らして電圧降下を低減するこ
とが可能になる。

この場合、金属や高融点金属シリサイドの上に誘電体
層21、22を積層すると、その膜質が安定しないが、本発
明によれば第３、４図に示すように、それらの表面に多
結晶シリコンよりなる薄電層49、55、57を蓄積してお
り、この上に誘電体層20を形成すればその膜質が安定す
ることになる。

その導電層49、55、57を形成する場合には、第４図に
示すように、多結晶シリコン等を気相成長法により選択
成長する方法や、第５図に示すように、反応性イオンエ
ッチング法を用いてサイドウォールを形成する工程を含
めた方法等がある。

ところで、以上のようなキャパシタ７、８とパッド30
を有する装置において、素子分離用絶縁膜35を広く形成
すると、第６図に見られるように、キャパシタ７、８や
パッド30の上に積層される層間絶縁膜34が素子分離領域
において谷を形成してしまい、その上に形成される電極
配線層BL、46に断線等が生じることがある。

このため、本発明によれば第７図に示すように、素子
分離用絶縁膜35に別のパッド60を形成するので、その領
域において層間絶縁膜34が持ち上げられて平坦化するこ
とになり、その上に多層配線層34を形成しても、配線電
極46に断線等が生じなくなる。

このパッド60は、素子分離用絶縁膜35に隣接する拡散
層28、29上のパッド30と一体的に形成しても同様な作用
が得られる。

〔実施例〕

そこで、以下に本発明の詳細を図面に基づいて説明す
る。

（ａ）発明の第１実施例の説明第１図は、本発明の第１実施例装置を示す平面図、第
２図は、第１図のＸ−Ｘ線断面図であって、図中符号１
は、シリコン等からなるＰ型半導体基板で、この半導体
基板１の上には、同じビット線BLに接続される２つのDR
AM2、３や、MOSトランジスタ４等のような半導体素子が
形成されている。

上記した２つのDRAM2、３は、転送トランジスタ５、
６とキャパシタ７、８から構成されるもので、そのうち
の転送トランジスタ５、６は、ゲート酸化膜９、10を介
して形成されるゲート電極11、12と、このゲート電極1
1、12両脇に形成される第１のＮ導電型層13、14及び第
２のＮ導電型層15、16から構成されている。ここで、２
つの第２のＮ導電型層15、16は、基板１の表層において
一体的に形成され、また、ゲート電極11、12はワード線
WLに接続されている。

一方、キャパシタ７、８は、転送トランジスタ５、６
を介して移動した電荷を蓄積するものであって、転送ト
ランジスタ５、６やMOSトランジスタ４を覆う第一の層
間絶縁膜17の上に形成されている。また、これらのキャ
パシタ７、８は、その下層に設けられたゲート電極11、
12等の導電膜よりも厚く形成された蓄積電極層18、19
と、その上に積層された誘電体層20、21と対向電極層2
2、23によって構成されており、そのうちの蓄積電極1
8、19は、第一の層間絶縁膜17のコンタクトホール24、2
5を通して転送トランジスタ５、６の第１のＮ導電型層1
3、14に接続され、しかも対向電極22、23にはV_CC/2の大
きさの電圧が印加されている（V_CC;電源電圧）。

さらに上記したMOSトランジスタ４は、半導体基板１
の上にゲート酸化膜26を介して設けられたゲート電極27
と、その両脇に形成されたソース層28とドレイン層29と
を有している。

30は、転送トランジスタ５、６の第２のＮ導電型層1
5、16と、MOSトランジスタ４のN⁺型のソース層28及びド
レイン層29の上に形成された導電性のパッドで、第一の
層間絶縁膜17に形成されたコンタクトホール31を通して
第一の層間絶縁膜17から上方に突出するように形成され
ている。

34は、キャパシタ７、８やパッド30等を覆うPSG等よ
りなる第二の層間絶縁膜34で、パッド30の上方位置に
は、コンタクトホール32が形成されており、この上に形
成されたビット線BLや、その他の電極配線層46が、コン
タクトホール32を通してパッド30と接続するように構成
されている。

なお、図中符号35は、２つのDRAM2、３及びMOSトラン
ジスタ４を囲む領域に形成された素子分離用絶縁膜、36
は、素子分離用絶縁膜34の上を通る電極配線層を示して
いる。

このような装置において、DRAM2、３を構成するキャ
パシタ７、８の蓄積電極層８は、その下に形成されたゲ
ート電極11、12等よりも厚く、DRAM2、３やMOSトランジ
スタ４等の上にPSGよりなる第二の層間絶縁膜34を形成
すると、キャパシタ７、８の近傍でその表面の段差が大
きくなるために、これを熱によりリフローする必要があ
る。

ところで、基板１表層の第１のＮ導電型層13、14、第
２のＮ導電型層15、16、ソース層28及びドレイン層29の
上に形成されたパッド30は、第二の層間絶縁膜34を持ち
上げているために、この第二の層間絶縁膜34をリフロー
によって平坦化すると、この層間絶縁膜34はパッド30上
方において薄くなる。

したがって、パッド30の上の層間絶縁膜34に形成され
るコンタクトホール32のアスペクト比は小さくなり、第
二の層間絶縁膜34の上面とコンタクトホール32の内面に
沿って形成されるビット線BL、その他の電極配線46は、
コンタクトホール32の上部角において薄層化したり断線
し難くなる。

この状態で、ビット線BL、その他の電極配線層53は、
導電性のパッド30を介して第１のＮ導電型層13、14、第
２のＮ導電型層15、16や、ソース層28、ドレイン層29に
導通している。

次に、上記した装置の動作について簡単に説明する。

上記した実施例において、ビット線BLに書込み信号を
入力して各転送トランジスタ２、３の第２のＮ導電型層
15、16に電源電圧Vccを印加するとともに、ワード線WL
を通して例えば第一の転送トランジスタ５のゲート電極
11に閾値以上の電圧を印加すると、第一の転送トランジ
スタ５はON状態となり、その第１のＮ導電型層13を通し
てキャパシタ７に電流が流れるため、ここに電荷が蓄積
され、第一のDRAM2にデータが書き込まれた状態とな
る。

また、ワード線WLから選択信号が伝達されない第二の
転送トランジスタ６はOFF状態のままでいるため、これ
に接続された第二のキャパシタ８に電流が流れず、第二
のDRAM3にはデータが書き込まれないことになる。

次に、上記した第一のDRAM2とMOSトランジスタ４を例
にあげ、これらの装置の製造方法について説明する。

まず、第３図（ａ）に示すように、シリコンよりなる
Ｐ型半導体基板１における第一及び第二のトランジスタ
形成領域Ａ、Ｂ周囲に、選択酸化法によって素子分離用
絶縁膜35を形成するとともに、これらの領域Ａ、Ｂの基
板１表面にゲート酸化膜９、26を成長させる。

そしてこの後に、不純物を含む多結晶シリコン等によ
り、トランジスタ形成領域Ａ、Ｂの中央を横切る膜厚20
00Åのゲート電極11、27を形成し、さらに、素子分離用
絶縁膜35の上に電極配線層36を設ける。

また、各ゲート電極11、27の両脇に燐等のＮ型不純物
を注入し、第１のＮ導電型層13、28及び第２のＮ導電型
層15、29を自己整合的に形成する。

この状態で、SiO₂よりなる第一の層間絶縁膜17をCVD
法により全体に成長し、これをパターニングして第１の
Ｎ導電型層13、第２のＮ導電型層15、ソース層28及びド
レイン29の上にコンタクトホール24、31を形成する。

次に、燐のようなＮ型不純物を含む第一の多結晶シリ
コン膜40を、ゲート電極11、27よりも厚く、例えば0.5
μｍ程度の厚さとなるように全体に形成する（第３図
（ｂ））。

そして、この多結晶シリコン膜40の上にフォトレジス
ト41を塗布し、第一のトランジスタ形成領域Ａの第１の
Ｎ導電型層13を囲むキャパシタ形成領域Ｃと、第２のＮ
導電型層15と、第二のトランジスタ形成領域Ｂのソース
層28及びドレイン層15、29の上にフォトレジスト41を残
存し、これをマスクにしてフォトリソグラフィー法によ
り第一の多結晶シリコン膜40をパターニングし、残存し
た多結晶シリコン膜40は第２図に示す蓄積電極層18及び
パッド30として使用される（第３図（ｃ））。

この後に、全体に60Åの厚さの窒素膜42を形成すると
ともに、その表層を僅かに熱酸化して10Å程度の厚さの
SiO₂膜43を形成する（第３図（ｄ））。

次に、CVD法により第二の多結晶シリコン膜44を2000
Åの厚さに成長し、レジストマスク41aを用いてプラズ
マエッチングにより第二の多結晶シリコン膜44をパター
ニングし（第３図（ｅ））、これをキャパシタ形成領域
Ｃに残存させる（第３図（ｆ））。この場合、四塩化炭
素と酸素の混合ガス（CCl₄＋O₂）をエッチングガスに用
いれば、多結晶シリコンは選択的にエッチングされ、窒
化膜42及びSiO₂膜43はそのまま残存する。

そして、キャパシタ形成領域Ｃに成長したSiO₂膜43と
窒化膜42を、第２図に示す誘電対層20として適用し、ま
た、第１のＮ導電型層13に接続した第一の多結晶シリコ
ン膜40を蓄積電極層18となし、第二の多結晶シリコン44
を対向電極層22として使用し、これらによって第２図に
示すキャパシタ７が構成される。

しかも、第一のトランジスタ形成領域Ａの第２のＮ導
電型層15と、第二のトランジスタ形成領域Ｂのソース層
28、ドレイン層29の上に形成された第一の多結晶シリコ
ン膜40をパッド30として適用し、これによりキャパシタ
７とほぼ同一の高さとなす。

次に、全体にPSGよりなる第二の層間絶縁膜34を積層
し、これを900℃の温度で加熱して層間絶縁膜34を平坦
化すると（第３図（ｇ））、第２のＮ導電型層15、ソー
ス層28、ドレイン層29の上に形成されたパッド30の高さ
がキャパシタ７とほぼ同一になり、その上の第二の層間
絶縁膜34が薄くなる。

この後に、コンタクトホール32を形成すべく、第二の
層間絶縁膜34上にフォトレジスト45を塗布し、これを露
光、現像してパッド30上の部分を開口する（第３図
（ｇ））。この場合、フォトレジスト45の厚さはほぼ均
一になり、露光、現像のムラは生じない。

また、フォトレジスト45から露出した層間絶縁膜34を
反応性イオンエッチング法によりエッチングし、各パッ
ド30上にコンタクトホール32を設ける（第３図
（ｈ））。

このコンタクトホール32は第二の層間絶縁膜層34の薄
い領域に形成されるためにカバレッジが良くなる一方、
層間絶縁膜34上に形成される電極配線層46は、パッド30
を通して基板１のソース層28、第２のＮ導電型層15、29
に電気的に導通することになる（第３図（ｉ））。ま
た、電極配線層46をパターニングすることにより、ビッ
ト線BL、その他の配線層53を形成することになる。

この結果、第二の層間絶縁膜34上の電極配線層46が断
線したり、薄層化することは回避される。

なお、キャパシタの容量は、蓄積電極18、19の平面積
を2.5μｍとした場合に30fFの容量を得ることができ
た。

なお、上記した実施例では、第２のＮ導電型層15、ソ
ース層28、ドレイン層29のような拡散層の上にパッド30
を形成する場合について説明したが、キャパシタ７、８
よりも下層に設けた配線電極、例えばMOSトランジスタ
４のゲート電極27の上面にパッドを形成し、その上に積
層される層間絶縁膜を薄くすることもできる。

（ｂ）発明の第２実施例の説明上記した実施例では、第一の多結晶シリコン膜40をパ
ターニングしてパッド30を形成しているが、これを厚く
すると電気的抵抗が高くなって第２のＮ導電型層15、ソ
ース層28、ドレイン層29と電極配線層46との間の電圧降
下が大きくなる。

このため、タングステン等の金属や、高融点金属シリ
サイドによりパッド30を形成して抵抗値を小さくするこ
ともできるが、これらの材料によってキャパシタ７、８
の蓄積電極層18、19を形成すると、その上に形成する誘
電体層20、21を安定に形成することができない。

そこで、蓄積電極層18、19及びパッド30をタングステ
ンにより形成する場合を例にあげ、誘電体層を安定に形
成できる装置の製造方法を第４図に基づいて説明する。

まず、第１実施例と同様に、半導体基板１にゲート酸
化膜９、26、ゲート電極９、26、第１のＮ導電型層13、
第二導電型層15、ソース層28、ドレイン層29及び第一の
層間絶縁膜17を設け、脱逸の層間絶縁膜17にコンタクト
ホール31を形成した後に、第４図（ａ）に示すように、
ゲート電極９、26よりも厚い、膜厚0.5μｍ程度のタン
グステン膜48をCVD法により全体に形成する（第４図
（ａ））。

そして、このタングステン膜48をフォトリソグラフィ
ー法によりパターニングし、キャパシタ形成領域Ｃと、
第一のトランジスタ形成領域Ａの第２のＮ導電型層15
と、第二のトランジスタ形成領域Ｂのソース層28及びド
レイン層29の上に、そのタングステン膜48を残存させる
（第４図（ｂ））。

この後に、500Å程度の厚さの第一の多結晶シリコン
膜49をCVD法により成長させるが、シラン（SiH₄）、水
素（H₂）及び塩酸（HCl）を含有するガスを成長ガスと
して使用すれば、タングステン膜48の表面に第一の多結
晶シリコン膜49が選択的に成長する（第４図（ｃ））。
ついで、燐等のＮ型不純物を第一の多結晶シリコン膜49
中に拡散する。

次に、全体に60Å程度の窒化膜50を積層し、これを熱
酸化してその表面に10Å程度のSiO₂膜51を成長する（第
４図（ｄ））。

この後に、燐等のＮ型不純物を含む第二の多結晶シリ
コン膜52を、CVD法によって0.2μｍ程度の厚さに成長し
た後に、第１実施例の形成方法と同様に、図示しないレ
ジストマスクを使用してプラズマエッチング法によりキ
ャパシタ形成領域Ｃだけに第二の多結晶シリコン膜52を
残存させる（第４図（ｅ））。

これにより、キャパシタ形成領域Ｃにおいては、タン
グステン膜48及び第一の多結晶シリコン膜49によって第
１、２図に示す蓄積電極層18を構成し、また、第二の多
結晶シリコン膜52により対向電極層22を形成し、これら
の間に挟まれる窒化膜50及びSiO₂膜51により誘電対層20
が構成されることになる。

さらに、第一及び第二のトランジスタ形成領域Ａ、Ｂ
において、第２のＮ導電型層15、ソース層28及びドレイ
ン層29の上方にあるタングステン膜48及び第一の多結晶
シリコン膜49を第１、２図に示すパッド30として使用す
ることになる。

従って、この後にBPSGよりなる第二の層間絶縁膜34を
成長させて、これを900℃の温度でアニールして平坦化
すると、バッド30の上の領域において層間絶縁膜34が薄
くなる。

次に、層間絶縁膜34にコンタクトホール32を形成した
後に、層間絶縁膜34上に電極配線53を形成すると（第４
図（ｆ））、電極配線層53はコンタクトホール32を通し
て第一の多結晶シリコン膜49に接合し、第２のＮ導電型
層15のような拡散層に導通することになる。

この実施例によれば、タングステン膜48は不純物を含
む多結晶シリコン膜よりも電気的抵抗が小さいために、
第１、２図の蓄積電極層18を厚くしても抵抗値が高くな
らず、しかもタングステン膜48の上に多結晶シリコン49
を積層し、その上に誘電体層20を形成しているために、
誘電体層20を構成する窒化膜50、SiO₂膜51の膜質を良好
にすることができる。

なお、この実施例においては、タングステン膜48を蓄
積電極層18やパッド30の一部として用いたが、タングス
テンの代わりにチタン、その他の金属を用いることもで
きるし、また、タングステンシリサイドやチタンシリサ
イド等のような高融点金属シリサイドを用いることも可
能である。

（ｃ）本発明の第３実施例の説明第２の実施例においては、パターニングされたタング
ステン膜48の表面に、多結晶シリコン膜49を形成する場
合に、SiH₄、H₂及びHCl等の成膜ガスを用いて選択的に
多結晶シリコンを成長させたが、第５図に示す方法によ
ることも可能である。

即ち、第４図（ａ）に示すようにタングステ膜48を一
様に堆積してから、この上に第１層目の多結晶シリコン
膜55を成長し（第５図（ａ））、その後に、トランジス
タ形成領域Ａ、Ｂとキャパシタ形成領域Ｃの半導体基板
１に設けられた第２のＮ導電型層15、ソース層28及びド
レイン層29をレジストマスク56で覆い、反応性イオンエ
ッチング法によりタングステン膜48と１層目の多結晶シ
リコン膜55をパターニングする（第５図（ｂ））。

そして、レジストマスク56を除去した後に、全体に第
２層目の多結晶シリコン膜57を成長し（第５図
（ｃ））、ついで、反応性イオンエッチング法により、
第一の層間絶縁膜17表面の多結晶シリコン膜56がなくな
るまで第２層目の多結晶シリコン膜57をエッチングする
と、タングステン膜48の上面の第２層目の多結晶シリコ
ン膜55がなくなるとともに、タングステン膜48の側部に
は第２層目の多結晶シリコン膜55が残存してサイドウォ
ール58が形成されることになる（第５図（ｄ））。

これにより、キャパシタ形成領域Ｃやトランジスタ形
成領域Ａ、Ｂに存在するタングステン膜48の表面が多結
晶シリコンにより覆われることになる。この後に、第４
図（ｄ）に示すように、誘電対層20となる窒化膜を積層
するが、多結晶シリコン膜55、57の表面に形成するため
に、膜質が低下することはない。

なお、蓄積電極18やパッド30を、タングステン以外の
金属あるいは高融点シリサイドによって形成する場合に
も、同様な工程により、それらの周りに多結晶シリコン
を形成することもできる。

（ｄ）本発明の第４実施例の説明上記した実施例は、DRAM2、３とMOSトランジスタ４が
密集する領域において、第二の層間絶縁膜34を平坦化す
る場合についての説明であるが、第６図（ａ）に示すよ
うに、素子分離用絶縁膜35が広く形成されるような装置
においては、層間絶縁膜34をリフローしても素子分離用
絶縁膜35の領域上で層間絶縁膜34が大きな谷を形成する
ことになる。

このような構造によれば、多層配線層構造を採用する
場合に、層間絶縁膜34を介して広い素子分離用絶縁膜35
の上に形成される電極配線層が断線したり、薄層化する
ことになる。

そこで、第７図（ａ）に例示するように、キャパシタ
７の蓄積電極層18や、拡散層、電極配線上のパッド30を
形成する工程において、蓄積電極層18、パッド30となる
多結晶シリコン膜や、タングステン膜、高融点金属シリ
サイド膜を素子分離用絶縁膜35の上にも残存させ、これ
をパッド60として使用し、この上に積層される第二の層
間絶縁膜34を持ち上げることもできる。

また、ソース層やドレイン層等の拡散層61を素子分離
用絶縁膜35に隣接させる場合には、第７図（ｂ）に示す
ように、拡散層61の上に形成するパッド30と、素子分離
用絶縁膜35上のパッド60とを一体に形成し、層間絶縁膜
34を持ち上げることも可能である。

（ｅ）本発明の第５実施例の説明第１、２図に示す実施例では、ビット線BLを層間絶縁
膜34の上に形成する装置について述べたが、第８、９図
に示すように、DRAM2a、3aに接続されるビット線BL₂を
第２のＮ導電型層15、16の上に直接形成した装置におい
ても、導電性のパッド63をMOSトランジスタ4aのゲート
電極27、ソース層28、ドレイン層29の上面に形成するこ
ともできる。

第８図は、この実施例を示す平面図、第９図は、第８
図のＹ−Ｙ線断面図で、Ｐ型半導体基板１には、２つの
転送トランジスタ5a、6aと、MOSトランジスタ4aが形成
されており、しかも、第一及び第二の転送トランジスタ
5a、6aのゲート電極11、12の側方に形成されたＮ型拡散
層11〜14のうち、第２のＮ導電型層15、16は一体的に形
成されている。

そして、この第二のＮ導電型層15、16の上面には、厚
さ0.2μｍのビット線BLaが形成され、このビット線BLa
は、転送トランジスタ5a、6aやMOSトランジスタ4aとと
もに第一の層間絶縁膜17aにより覆われている。

また、ビット線BLaは、第２のＮ導電型層15、16から
ズレた領域において、素子分離用絶縁膜35の上に沿って
配設されており、図示しない他のDRAMに接続されてい
る。

そして、第１のＮ導電型層13、14及びその周辺の第一
の層間絶縁膜17aの上には、第１実施例と同様に、多結
晶シリコン等よりなる蓄積電極64、65がコンタクトホー
ル24、25を通して形成され、この蓄積電極64、65は、そ
の下のビット線BLaよりも厚く形成されている。

さらに、蓄積電極64、65の上には、誘電体層66が連続
して一体に形成され、また、誘電体層66の上には、多結
晶シリコンよりなる対向電極67が一体的に形成されてい
る。

そして、こらの上にBPSG等よりなる第二の層間絶縁膜
68が積層され、この層間絶縁膜68はリフローされてい
る。

この装置によれば、厚い蓄積電極64、65を形成後、ビ
ット後BLaのコンタクトホールを開口する必要がなく、
また対向電極67のパターニングがセル内で不必要とな
る。

従って、本発明に示す厚い蓄積電極64、65の適用がよ
り容易になる。

一方、キャパシタ形成領域以外の領域、例えばMOSト
ランジスタ4aを形成する領域においては、その上の第二
の層間絶縁膜68を薄くする必要があり、そのソース層28
及びドレイン層29の上には、第１実施例の装置と同様
に、蓄積電極と同一材料によりパッド63が形成されてい
る。

このパッド63は、第３図に示すように、多結晶シリコ
ンにより形成したり、あるいは、第４、５図に見られる
よな方法により、高融点金属、高融点金属シリサイドの
上に多結晶シリコンを覆った構造にしたり、あるいは、
第７図（ｂ）に示すように素子分離用絶縁膜35の上に形
成されるパッドと一体化することもできる。

なお、図中符号９、10は、半導体基板１の上に形成さ
れた転送トランジスタ5a、6aのゲート酸化膜、26は、MO
Sトランジスタ4aのゲート酸化膜、36は、素子分離用絶
縁膜35の上に配設された電極配線層、69a、69bは、パッ
ド63の上にある第二の層間絶縁膜68のコンタクトホール
32を通して形成された電極を示している。

〔発明の効果〕

以上述べたように本発明によれば、キャパシタを有す
るセル領域のトランジスタの不純物拡散層に接続される
キャパシタの蓄積電極の高さをゲート電極、ビット線よ
りも高く形成したので、ビット線、ゲート電極が蓄積電
極の高さを規制することがなく、蓄積電極を構成する導
電膜を厚くしてキャパシタの容量を増加することが容易
になる。また、半導体記憶素子セルの周辺の周辺回路領
域の不純物拡散層上にキャパシタの蓄積電極と同じ導電
膜から形成されたパッドを形成しているので、周辺回路
領域における層間絶縁膜がパッドによって持ち上げられ
るために、層間絶縁膜が薄くなって不純物拡散層の上に
形成されるコンタクトホールが浅くなり、アスペクト比
が小さくなる。

この結果、コンタクトホールにおけるカバレッジを良
くすることができるとともに、パッドを介して電極配線
層を導電層に確実に導通させることができる。

ところで、キャパシタの蓄積電極や導電層上のパッド
を多結晶シリコンによって形成し、その膜厚を厚くする
と、その抵抗分により電極配線層と拡散層との間の電圧
降下が大きくなる。

そこで、蓄積電極やパッドを金属、高融点金属シリサ
イドにより形成すると、抵抗を減らして電圧降下を低減
することが可能になる。

この場合、金属や高融点金属シリサイドの上に誘電体
層を積層すると、その膜質が安定しないが、蓄積電極の
表面に半導体膜を蓄積すると、半導体膜の上に誘電体層
を形成すればその膜質を安定にすることができる。

また、キャパシタ及びパッドを有する本発明の装置に
おいて、素子分離用絶縁膜を広く形成すると、キャパシ
タやパッドの上に積層される層間絶縁膜が素子分離領域
において谷を形成してしまい、その上に設けられる電極
配線層に断線等が生じることがある。

このため、素子分離用絶縁膜に別のパッドを形成する
と、層間絶縁膜が平坦化することになり、その上に多層
配線層を形成しても、配線電極に生じる断線等を防止す
ることができる。

このパッドは、素子分離用絶縁膜に隣接する拡散層上
のパッドと一体的に形成しても同様な効果が得られる。

【図面の簡単な説明】

第１図は、本発明装置の第１実施例を示す平面図、第２図は、本発明装置の第１実施例を示す断面図、第３図は、本発明装置の形成工程の第１実施例を示す断
面図、第４図は、本発明装置の形成工程の第２実施例を示す断
面図、第５図は、本発明装置の形成工程の第３実施例を示す断
面図、第６図は、本発明装置の素子分離用絶縁膜の近傍領域の
一例を示す断面図、第７図は、本発明装置の形成工程の第４実施例を示す断
面図、第８図は、本発明の他の実施例装置を示す平面図、第９図は、本発明の他の実施例装置を示す断面図、第10図は、従来装置及びその製造方法の第１の例を示す
断面図、第11図は、従来装置の第２の例を示す断面図である。（符号の説明）１……基板、２、2a、３、3a……DRAM、４、4a……MOSトランジスタ、５、5a、６、6a……転送トランジスタ、７、7a、８、8a……キャパシタ、 11、12、27……ゲート電極、 13、14……第１のＮ導電型層、 15、16……第２のＮ導電型層、 28……ソース層、 29……ドレイン層、 17……第一の層間絶縁膜、 18、19、64、65……蓄積電極層、 20、21、66……誘電体層、 22、23、67……対向電極層、 30、60、63……パッド、 31、32……コンタクトホール、 34、68……第二の層間絶縁膜、 35……素子分離用絶縁膜、 40……第一の多結晶シリコン膜、 44……第二の多結晶シリコン膜、 46……電極配線層、 48……タングステン膜、 49……第一の多結晶シリコン膜、 52……第二の多結晶シリコン膜、 55、57……多結晶シリコン膜、 BL、BLa……ビット線。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/108 H01L 21/8242

Claims

(57)【特許請求の範囲】

【請求項１】第１のトランジスタとキャパシタからなる
セルが複数配置されたセル領域と、第２のトランジスタ
を含む周辺領域とを有する半導体装置において、前記第１のトランジスタはそれぞれゲート電極となる第
１の導電層、及びその両側に形成された２つの不純物拡
散層から構成され、前記不純物拡散層の一方は第２の導電層からなるビット
線に接続され、前記キャパシタは、前記第１及び第２の導電層よりも上
に存在して前記不純物拡散層の他方に接続され且つ前記
第１及び第２の導電層より膜厚が厚い第３の導電層から
形成された蓄積電極と、該蓄積電極の上に誘電体層を介
して形成された対向電極とを有し、前記第２のトランジスタのゲート電極、ソース層、ドレ
イン層のうち少なくとも１つには、前記第３の導電層か
ら形成された導電性パッドが接続され、前記キャパシタ及び前記導電性パッドは層間絶縁膜に覆
われ、前記層間絶縁膜には前記導電性パッドの上部を露出する
コンタクトホールが形成され、前記コンタクトホールを通して前記導電性パッドに接続
された第４の導電層が形成されていることを特徴とする半導体装置。
【請求項２】前記第３の導電層から形成された前記導電
性パッドと前記蓄積電極は、少なくとも金属膜又は金属
シリサイド膜を含むことを特徴とする特許請求の範囲第
１項に記載の半導体装置。
【請求項３】前記ビット線を構成する前記第２の導電層
は、前記周辺領域においては配線層を構成し、さらに、
前記導電性パッドは前記第２の導電層とも接続されてい
ることを特徴とする特許請求の範囲第１項又は第２項に
記載の半導体装置。
【請求項４】下層に形成される電極よりも膜厚の厚い蓄
積電極と、誘電体層と、対向電極層とを含むキャパシタ
を半導体基板上に形成した半導体記憶素子と、前記半導体基板に形成された不純物拡散層の上、または
前記蓄積電極層よりも先に形成された電極層の上に、前
記蓄積電極層と同一材料、同じ成長膜厚で形成された導
電性パッドと、前記キャパシタ及び前記導電性パッドを覆う層間絶縁膜
と、前記層間絶縁膜に形成されて前記導電性パッドの上部を
露出するコンタクトホールと、前記コンタクトホールを介して前記導電性パッドに接続
する電極配線層とを有し、前記蓄積電極層と前記導電性パッドは、金属膜又は高融
点金属シリサイド膜から構成されていることを特徴とする半導体装置。
【請求項５】前記金属膜又は前記金属シリサイド膜を含
む前記導電性パッドと前記蓄積電極は、さらにその表面
が第５の導電層によって覆われていることを特徴とする
特許請求の範囲第２項又は第４項に記載の半導体装置。
【請求項６】前記第５の導電膜は不純物を含むシリコン
膜からなることを特徴とする特許請求の範囲第５項に記
載の半導体装置。
【請求項７】前記導電性パッドは、素子分離絶縁膜上に
形成されていることを特徴とする特許請求の範囲第１項
〜第５項のいずれかに記載の半導体装置。
【請求項８】前記素子分離絶縁膜上に形成される前記導
電性パッドを、前記素子分離絶縁膜に隣接する不純物拡
散層上に形成された別の導電性パッドと一体的に形成し
たことを特徴とする特許請求の範囲第７項に記載の半導
体装置。
【請求項９】第１のトランジスタとキャパシタからなる
セルが複数個配置されたセル領域と、第２のトランジス
タを含む周辺領域を有する半導体装置の製造方法におい
て、前記第１のトランジスタ及び前記第２のトランジスタの
ゲート電極となる第１の導電膜を形成する工程と、前記第１のトランジスタ及び前記第２のトランジスタの
ゲート電極の両側にソース、ドレインとなる２つの不純
物拡散層を形成する工程と、前記第１のトランジスタの前記不純物拡散層の一方に接
続されるビット線を構成する第２の導電層を形成する工
程と、前記第１及び第２の導電層よりも高く形成され、前記第
１のトランジスタの不純物拡散層の他方に接続され、前
記第１及び第２の導電層より膜厚が厚く、前記キャパシ
タの蓄積電極を構成するとともに、前記第２のトランジ
スタのゲート電極、ソース層、ドレイン層のうち少なく
とも１つに接続される導電性パッドを構成する第３の導
電層を形成する工程と、前記蓄積電極の表面に誘電体層、対向電極を形成する工
程と、前記キャパシタ及び前記導電性パッドを覆う層間絶縁膜
を形成する工程と、前記層間絶縁膜に形成されて前記導電性パッドの上部を
露出するコンタクトホールを形成する工程と、前記コンタクトホールを通して前記導電性パッドに接続
される第４の導電層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１０】第１のトランジスタとキャパシタからな
るセルが複数個配置されたセル領域と、第２のトランジ
スタを含む周辺領域を有する半導体装置の製造方法にお
いて、前記第１のトランジスタ及び前記第２のトランジスタの
ゲート電極となる第１の導電層を形成する工程と、前記第１のトランジスタ及び前記第２のトランジスタの
ゲート電極の両側にソース、ドレインとなる２つの不純
物拡散層を形成する工程と、前記第１の導電膜の上部に形成され、前記第１のトラン
ジスタの前記不純物拡散層の一方に接続され、前記第１
の導電層より膜厚が厚く、前記キャパシタの蓄積電極を
構成するとともに、前記第２のトランジスタのゲート電
極、ソース層、ドレイン層のうち少なくとも１つに接続
される導電性パッドを構成し、かつ金属又は高融点金属
シリサイド膜を含む第３の導電層を形成する工程と、前記蓄積電極の上に誘電体層を介して対向電極を形成す
る工程と、前記キャパシタ及び前記導電性パッドを覆う層間絶縁膜
を形成する工程と、前記層間絶縁膜に形成されて前記導電性パッドの上部を
露出するコンタクトホールを形成する工程と、前記コンタクトホールを通して前記導電性パッドに接続
される第４の導電層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１１】金属又は高融点金属シリサイド膜を含む
前記第３の導電層を形成した後に、さらに、その表面に
第５の導電層を形成する工程を有することを特徴とする
特許請求の範囲第10項に記載の半導体装置の製造方法。
【請求項１２】気相成長方法により選択的に膜を成長さ
せることによって、前記第３の導電層の表面に前記第５
の導電層を形成することを特徴とする特許請求の範囲第
11項記載の半導体装置の製造方法。
【請求項１３】前記第３の導電層は金属又は高融点金属
シリサイド膜と第６の導電膜の積層膜からなり、さら
に、前記第３の導電層を覆うように第７の導電層を形成
し、それを反応性イオンエッチング方法よりエッチング
することにより、前記第３の導電層の側壁に前記第７の
導電層を残存させる工程を含むことを特徴とする特許請
求の範囲第10項記載の半導体装置の製造方法。