JP2812303B2 - Ｔａｂテープ半導体装置 - Google Patents
Ｔａｂテープ半導体装置Info
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- semiconductor
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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- H01—ELECTRIC ELEMENTS
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
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Description
【０００１】
【発明の属する技術分野】本発明は、ＴＡＢテープのデ
バイスホールに半導体集積回路チップを搭載してなるＴ
ＡＢテープ半導体装置に関し、特に良好なテスト結果が
得られるように配慮されたＴＡＢテープ半導体装置に関
する。
バイスホールに半導体集積回路チップを搭載してなるＴ
ＡＢテープ半導体装置に関し、特に良好なテスト結果が
得られるように配慮されたＴＡＢテープ半導体装置に関
する。
【０００２】
【従来の技術】半導体集積回路、例えばＡＳＩＣ（Appl
ication Specific Integrated Circuit）などの専用Ｉ
Ｃは、通常、ＱＦＰ（Quad Flat Package ）の形態でユ
ーザに提供される。従前のＱＦＰでは、ワイヤボンディ
ング法を用いて半導体集積回路チップ−リードフレーム
間を接続して実装を行ってきたが、ＱＦＰのようにペリ
フェラル・タイプのパッケージでは、ピン数の増加にと
もない狭ピッチ化が進みワイヤボンディングを用いた方
法では実装が困難となってきた。そこで、ＴＡＢテープ
上に半導体チップを搭載したＴＣＰと称される半導体装
置を用いてチップ−リードフレーム間の接続が行われる
ようになってきている。この場合、通常ＴＣＰは１単位
ずつ切り離されており、キャリアと呼ばれるフレームに
取り付けられた状態で組み立て工程へ搬出される。
ication Specific Integrated Circuit）などの専用Ｉ
Ｃは、通常、ＱＦＰ（Quad Flat Package ）の形態でユ
ーザに提供される。従前のＱＦＰでは、ワイヤボンディ
ング法を用いて半導体集積回路チップ−リードフレーム
間を接続して実装を行ってきたが、ＱＦＰのようにペリ
フェラル・タイプのパッケージでは、ピン数の増加にと
もない狭ピッチ化が進みワイヤボンディングを用いた方
法では実装が困難となってきた。そこで、ＴＡＢテープ
上に半導体チップを搭載したＴＣＰと称される半導体装
置を用いてチップ−リードフレーム間の接続が行われる
ようになってきている。この場合、通常ＴＣＰは１単位
ずつ切り離されており、キャリアと呼ばれるフレームに
取り付けられた状態で組み立て工程へ搬出される。
【０００３】図４は、従来のＴＡＢテープ半導体装置を
示す平面図である。ＴＡＢテープは、ポリイミド等から
なる樹脂テープ２とその上に形成された配線パターン４
によって形成されている。樹脂テープ２の中央部には集
積回路チップを搭載するためのデバイスホール３が開孔
されており、配線パターン４の一端はデバイスホール上
へインナーリード６として片持ち梁状に引き出されてい
る。また、配線パターン４の他端にはテストパッド５が
形成されている。デバイスホール３内には集積回路チッ
プ１が搭載され、集積回路チップ上のチップパッド９は
インナーリード６の先端部にボンディングされている。
集積回路チップの搭載されたＴＡＢテープ（ＴＣＰと呼
ばれる）は、キャリア７にセットされている。なお、図
４では見やすくするために配線パターンの数を少なくし
てあるが実際には５００〜８００本程度のリードが形成
されている。
示す平面図である。ＴＡＢテープは、ポリイミド等から
なる樹脂テープ２とその上に形成された配線パターン４
によって形成されている。樹脂テープ２の中央部には集
積回路チップを搭載するためのデバイスホール３が開孔
されており、配線パターン４の一端はデバイスホール上
へインナーリード６として片持ち梁状に引き出されてい
る。また、配線パターン４の他端にはテストパッド５が
形成されている。デバイスホール３内には集積回路チッ
プ１が搭載され、集積回路チップ上のチップパッド９は
インナーリード６の先端部にボンディングされている。
集積回路チップの搭載されたＴＡＢテープ（ＴＣＰと呼
ばれる）は、キャリア７にセットされている。なお、図
４では見やすくするために配線パターンの数を少なくし
てあるが実際には５００〜８００本程度のリードが形成
されている。
【０００４】図４に示された状態で、ＬＳＩテスタ等の
試験装置を用いてテストが行なわれるが、ピン数が増加
したことによって半導体装置の実装コストは増加してお
り、そのためテストには精度の高い評価ができることが
期待されている。しかし、ＬＳＩテスタから半導体装置
に至る中継部分は、ピン数が増えたことにより必然的に
接点も多くなり配線長も長くなるため、波形の鈍りある
いは歪みが発生する原因は深刻化している。図５は、テ
スト時のＬＳＩテスタ２０と集積回路チップ１間の接続
関係を示す等価回路図である。
試験装置を用いてテストが行なわれるが、ピン数が増加
したことによって半導体装置の実装コストは増加してお
り、そのためテストには精度の高い評価ができることが
期待されている。しかし、ＬＳＩテスタから半導体装置
に至る中継部分は、ピン数が増えたことにより必然的に
接点も多くなり配線長も長くなるため、波形の鈍りある
いは歪みが発生する原因は深刻化している。図５は、テ
スト時のＬＳＩテスタ２０と集積回路チップ１間の接続
関係を示す等価回路図である。
【０００５】図５に示すように、入力信号並びに電源電
圧は、ＬＳＩテスタ２０側のドライバ１０１からテスト
ボード伝送回路１０２ａ、ソケット部遅延回路１０３ａ
およびＴＡＢテープ部遅延回路１０４ａを中継して集積
回路チップ１側の入力回路１０５に与えられる。また、
集積回路チップ１側の出力回路１０６から出力された信
号は、ＴＡＢテープ部遅延回路１０４ｂ、ソケット部遅
延回路１０３ｂおよびテストボード伝送回路１０２ｂを
中継してＬＳＩテスタ２０側のコンパレータ１０７に出
力される。
圧は、ＬＳＩテスタ２０側のドライバ１０１からテスト
ボード伝送回路１０２ａ、ソケット部遅延回路１０３ａ
およびＴＡＢテープ部遅延回路１０４ａを中継して集積
回路チップ１側の入力回路１０５に与えられる。また、
集積回路チップ１側の出力回路１０６から出力された信
号は、ＴＡＢテープ部遅延回路１０４ｂ、ソケット部遅
延回路１０３ｂおよびテストボード伝送回路１０２ｂを
中継してＬＳＩテスタ２０側のコンパレータ１０７に出
力される。
【０００６】
【発明が解決しようとする課題】ＴＡＢテープは、半導
体集積回路装置の大面積化および多ピン化に伴い、大型
化されてきており、ＴＡＢテープ上のパターンが細幅化
しかつ長くなってきている。そのため、図５の等価回路
でのインダクタンス成分およびキャパシタンス成分が増
大して測定環境が悪化している。その一方で、半導体集
積回路装置は高速化が図られており、そのため、半導体
集積回路装置の高周波での試験は限界にきている。
体集積回路装置の大面積化および多ピン化に伴い、大型
化されてきており、ＴＡＢテープ上のパターンが細幅化
しかつ長くなってきている。そのため、図５の等価回路
でのインダクタンス成分およびキャパシタンス成分が増
大して測定環境が悪化している。その一方で、半導体集
積回路装置は高速化が図られており、そのため、半導体
集積回路装置の高周波での試験は限界にきている。
【０００７】而して、上述したように、パッケージの大
型化、多ピン化に伴い組立コストが上がった結果、ＴＣ
Ｐ形態での十分な試験が要求されるようになってきてい
る。大規模化した半導体集積回路装置に対して、十分な
試験を行うには膨大なテストパターンを高速にかつ鈍り
や歪みのない波形で供給して試験することが必要であ
る。従って、本発明の解決すべき課題は、半導体集積回
路装置の大規模化および高速化並びにＴＡＢテープの大
型化に伴って悪化した測定環境の中にあって、試験・評
価が、テスタから被試験半導体集積回路装置間に至る伝
送回路での信号波形の劣化の影響を受けることのないよ
うにして高周波での精度の高い試験を行いうるようにす
ることである。
型化、多ピン化に伴い組立コストが上がった結果、ＴＣ
Ｐ形態での十分な試験が要求されるようになってきてい
る。大規模化した半導体集積回路装置に対して、十分な
試験を行うには膨大なテストパターンを高速にかつ鈍り
や歪みのない波形で供給して試験することが必要であ
る。従って、本発明の解決すべき課題は、半導体集積回
路装置の大規模化および高速化並びにＴＡＢテープの大
型化に伴って悪化した測定環境の中にあって、試験・評
価が、テスタから被試験半導体集積回路装置間に至る伝
送回路での信号波形の劣化の影響を受けることのないよ
うにして高周波での精度の高い試験を行いうるようにす
ることである。
【０００８】
【課題を解決するための手段】上述した本発明の課題
は、ＴＡＢテープに少なくとも二つのデバイスホールを
設け、一方のデバイスホールには主集積回路チップを搭
載し、他方のデバイスホールには前記主集積回路チップ
のテストを補助する補助チップを搭載し、ＴＡＢテープ
上で両チップ間が接続されるようにすることにより、解
決することができる。
は、ＴＡＢテープに少なくとも二つのデバイスホールを
設け、一方のデバイスホールには主集積回路チップを搭
載し、他方のデバイスホールには前記主集積回路チップ
のテストを補助する補助チップを搭載し、ＴＡＢテープ
上で両チップ間が接続されるようにすることにより、解
決することができる。
【０００９】
【発明の実施の形態】本発明によるＴＡＢテープ半導体
装置は、１単位のＴＡＢテープに複数のデバイスホール
が開口され、該ＴＡＢテープ上にはテストパッドを有し
前記デバイスホールから放射状に延びる配線パターンが
形成され、それぞれのデバイスホールには前記配線パタ
ーンにパッドが接続された半導体チップが搭載され、各
半導体チップが前記配線パターンにより接続されている
ことを特徴としている。そして、第１のデバイスホール
に主半導体集積回路チップが搭載され、第２のデバイス
ホールに前記主半導体集積回路チップにテスト信号を供
給する波形整形用半導体集積回路チップや前記主半導体
集積回路チップ内の機能ブロックをテストする機能テス
ト用半導体集積回路チップが搭載される。あるいは、実
応用装置上での接続関係を有するＴＡＢテープの配線パ
ターンにより接続されて複数の半導体集積回路チップが
各デバイスホールに搭載される。
装置は、１単位のＴＡＢテープに複数のデバイスホール
が開口され、該ＴＡＢテープ上にはテストパッドを有し
前記デバイスホールから放射状に延びる配線パターンが
形成され、それぞれのデバイスホールには前記配線パタ
ーンにパッドが接続された半導体チップが搭載され、各
半導体チップが前記配線パターンにより接続されている
ことを特徴としている。そして、第１のデバイスホール
に主半導体集積回路チップが搭載され、第２のデバイス
ホールに前記主半導体集積回路チップにテスト信号を供
給する波形整形用半導体集積回路チップや前記主半導体
集積回路チップ内の機能ブロックをテストする機能テス
ト用半導体集積回路チップが搭載される。あるいは、実
応用装置上での接続関係を有するＴＡＢテープの配線パ
ターンにより接続されて複数の半導体集積回路チップが
各デバイスホールに搭載される。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例のＴＡＢテ
ープ半導体装置の平面図である。樹脂テープ２には２つ
のデバイスホール３ａ、３ｂが開孔されており、樹脂テ
ープ２上には一端にテストパッド５が形成された配線パ
ターン４が形成されている。配線パターン４のデバイス
ホール上の延長部はインナーリード６になされている。
デバイスホール３ａ、３ｂにはそれぞれ集積回路チップ
１ａ、波形整形用集積回路チップ１ｂが搭載され、各チ
ップのチップパッド９にはインナーリード６の先端部が
ボンディングされている。波形整形用集積回路チップ１
ｂ上のチップパッド９の一部は配線パターン介してテス
トパッド５ａに接続され、他のチップパッドは配線パタ
ーンを介して集積回路チップ１ａのチップパッド９ａ、
９ｂに接続されている。
て説明する。図１は、本発明の第１の実施例のＴＡＢテ
ープ半導体装置の平面図である。樹脂テープ２には２つ
のデバイスホール３ａ、３ｂが開孔されており、樹脂テ
ープ２上には一端にテストパッド５が形成された配線パ
ターン４が形成されている。配線パターン４のデバイス
ホール上の延長部はインナーリード６になされている。
デバイスホール３ａ、３ｂにはそれぞれ集積回路チップ
１ａ、波形整形用集積回路チップ１ｂが搭載され、各チ
ップのチップパッド９にはインナーリード６の先端部が
ボンディングされている。波形整形用集積回路チップ１
ｂ上のチップパッド９の一部は配線パターン介してテス
トパッド５ａに接続され、他のチップパッドは配線パタ
ーンを介して集積回路チップ１ａのチップパッド９ａ、
９ｂに接続されている。
【００１１】ＬＳＩテスタを用いたテストは次のように
行われる。テストボードに搭載されたプローブをテスト
パッド５、５ａに接触させ、ＬＳＩテスタの信号をテス
トボードを介してＴＡＢテープに供給する。このとき、
波形整形用集積回路１ｂは、ＬＳＩテスタから供給され
るクロックをを整形して、集積回路チップ１ａの２相ク
ロック入力端子であるチップパッド９ａ、９ｂに位相ズ
レのない信号を出力する。集積回路チップ１ａにおいて
は、この波形整形され位相ズレのない２相クロックに基
づいて処理が行われ、その処理結果はテストパッド５に
接触しているテストボードのプローブを介してＬＳＩテ
スタに伝達される。このテスト方法によれば、集積回路
チップ１ａには鈍りのないかつ位相ズレのないクロック
が供給されることにより、このチップに対する精度の高
い評価を行うことが可能になる。パッケージに集積回路
チップ１ａが実装される際には、波形整形用集積回路チ
ップ１ｂは利用されずに廃棄される。あるいはＴＡＢテ
ープから取り外され再利用される。
行われる。テストボードに搭載されたプローブをテスト
パッド５、５ａに接触させ、ＬＳＩテスタの信号をテス
トボードを介してＴＡＢテープに供給する。このとき、
波形整形用集積回路１ｂは、ＬＳＩテスタから供給され
るクロックをを整形して、集積回路チップ１ａの２相ク
ロック入力端子であるチップパッド９ａ、９ｂに位相ズ
レのない信号を出力する。集積回路チップ１ａにおいて
は、この波形整形され位相ズレのない２相クロックに基
づいて処理が行われ、その処理結果はテストパッド５に
接触しているテストボードのプローブを介してＬＳＩテ
スタに伝達される。このテスト方法によれば、集積回路
チップ１ａには鈍りのないかつ位相ズレのないクロック
が供給されることにより、このチップに対する精度の高
い評価を行うことが可能になる。パッケージに集積回路
チップ１ａが実装される際には、波形整形用集積回路チ
ップ１ｂは利用されずに廃棄される。あるいはＴＡＢテ
ープから取り外され再利用される。
【００１２】図２は、本発明の第２の実施例のＴＡＢテ
ープ半導体装置の平面図である。同図において、図１の
実施例の部分と同等の部分には同一の参照番号が付せら
れている。図１に示した実施例と同様に、樹脂テープ２
には２つのデバイスホール３ａ、３ｃが形成されてお
り、中央部のデバイスホール３ａには集積回路チップ１
ａが搭載され、周辺のデバイスホール３ｃには、マクロ
テスト用集積回路チップ１ｃが搭載されている。マクロ
テスト用集積回路チップ１ｃ上に形成されたチップパッ
ド９の一部は配線パターン４を介してテストパッド５ｂ
に接続され、他のチップパッドは配線パターンを介して
集積回路チップ１ａ上のチップパッド９ｃに接続されて
いる。
ープ半導体装置の平面図である。同図において、図１の
実施例の部分と同等の部分には同一の参照番号が付せら
れている。図１に示した実施例と同様に、樹脂テープ２
には２つのデバイスホール３ａ、３ｃが形成されてお
り、中央部のデバイスホール３ａには集積回路チップ１
ａが搭載され、周辺のデバイスホール３ｃには、マクロ
テスト用集積回路チップ１ｃが搭載されている。マクロ
テスト用集積回路チップ１ｃ上に形成されたチップパッ
ド９の一部は配線パターン４を介してテストパッド５ｂ
に接続され、他のチップパッドは配線パターンを介して
集積回路チップ１ａ上のチップパッド９ｃに接続されて
いる。
【００１３】マクロテスト用集積回路チップ１ｃは、集
積回路チップ１ａに内蔵されているＳＲＡＭなどのマク
ロの機能テストを行う回路を有しており、マクロテスト
用端子であるチップパッド９ｃを通してテストを行う。
すなわち、マクロテスト用集積回路チップ１ｃはＬＳＩ
テスタよりテストパッド５ｂを介してモード信号および
テストクロック信号等を受け、これに基づいてテスト信
号を生成して集積回路チップ１ａに対し高速の周波数で
テストを行う。このとき、集積回路チップ１ａ、１ｃは
相互に同一ＴＡＢテープ上に搭載されているので、両チ
ップ間で授受される信号に大きな波形鈍りが生じること
はなく高速のテストが可能である。不良を検出した場
合、マクロテスト用集積回路チップ１ｃは検出信号をテ
ストパッド５ｂの１つに出力する。集積回路チップ１ａ
がパッケージに実装される際には、マクロテスト用集積
回路チップ１ｃは切り離され廃棄される。あるいはその
後回収されて他のＴＡＢテープに再利用される。
積回路チップ１ａに内蔵されているＳＲＡＭなどのマク
ロの機能テストを行う回路を有しており、マクロテスト
用端子であるチップパッド９ｃを通してテストを行う。
すなわち、マクロテスト用集積回路チップ１ｃはＬＳＩ
テスタよりテストパッド５ｂを介してモード信号および
テストクロック信号等を受け、これに基づいてテスト信
号を生成して集積回路チップ１ａに対し高速の周波数で
テストを行う。このとき、集積回路チップ１ａ、１ｃは
相互に同一ＴＡＢテープ上に搭載されているので、両チ
ップ間で授受される信号に大きな波形鈍りが生じること
はなく高速のテストが可能である。不良を検出した場
合、マクロテスト用集積回路チップ１ｃは検出信号をテ
ストパッド５ｂの１つに出力する。集積回路チップ１ａ
がパッケージに実装される際には、マクロテスト用集積
回路チップ１ｃは切り離され廃棄される。あるいはその
後回収されて他のＴＡＢテープに再利用される。
【００１４】図３は、本発明の第３の実施例のＴＡＢテ
ープ半導体装置の平面図である。同図において、図１の
実施例と同等の部分には同一の参照番号が付せられてい
る。本実施例の樹脂テープ２にも、二つのデバイスホー
ル３ａ、３ｄが開孔されている。デバイスホール３ａ、
３ｄに搭載された集積回路チップ１ａ、１ｄは、樹脂テ
ープ２上の配線パターン４ａを介して、あるいは配線パ
ターン４ａ、スルーホール１０および裏面配線パターン
１１を介して互いに電気的に接続され、装置としての１
つの機能を実現するよう構成されている。樹脂テープ２
の周辺部には装置のインターフェースとして入力および
出力信号用のテストパッド５が配置される。更に、集積
回路チップ１ａ、１ｄ間を接続する配線パターン４ａ上
には、各集積回路チップ１ａ、１ｄをテストするための
テストパッド５ｃが用意されている。
ープ半導体装置の平面図である。同図において、図１の
実施例と同等の部分には同一の参照番号が付せられてい
る。本実施例の樹脂テープ２にも、二つのデバイスホー
ル３ａ、３ｄが開孔されている。デバイスホール３ａ、
３ｄに搭載された集積回路チップ１ａ、１ｄは、樹脂テ
ープ２上の配線パターン４ａを介して、あるいは配線パ
ターン４ａ、スルーホール１０および裏面配線パターン
１１を介して互いに電気的に接続され、装置としての１
つの機能を実現するよう構成されている。樹脂テープ２
の周辺部には装置のインターフェースとして入力および
出力信号用のテストパッド５が配置される。更に、集積
回路チップ１ａ、１ｄ間を接続する配線パターン４ａ上
には、各集積回路チップ１ａ、１ｄをテストするための
テストパッド５ｃが用意されている。
【００１５】通常テスト時には、樹脂テープ２上のイン
ターフェース用のテストパッド５よりＬＳＩテスタから
の信号の入力を行い、一つのシステムとして集積回路チ
ップ１ａ、１ｄの機能テストを行う。このとき、実際の
システム上において入出力される信号をテストパターン
として入出力すればよく、それぞれの集積回路チップを
テストするパターンは必要としない。各集積回路チップ
間が短い配線で接続されているので高速の機能テストが
可能である。また、同時にテストパッド５ｃを通して個
々の集積回路チップの動作を確認することができる。テ
スト終了後、集積回路チップ１ａ、１ｄはそれぞれ別々
のパッケージ内に実装される。以上ＴＡＢテープが１単
位分ずつフレーム内に収容されている実施例について説
明したが、本発明はこれに限定されるものではなく、長
尺の状態で提供されるＴＡＢテープ半導体装置について
も適用が可能である。
ターフェース用のテストパッド５よりＬＳＩテスタから
の信号の入力を行い、一つのシステムとして集積回路チ
ップ１ａ、１ｄの機能テストを行う。このとき、実際の
システム上において入出力される信号をテストパターン
として入出力すればよく、それぞれの集積回路チップを
テストするパターンは必要としない。各集積回路チップ
間が短い配線で接続されているので高速の機能テストが
可能である。また、同時にテストパッド５ｃを通して個
々の集積回路チップの動作を確認することができる。テ
スト終了後、集積回路チップ１ａ、１ｄはそれぞれ別々
のパッケージ内に実装される。以上ＴＡＢテープが１単
位分ずつフレーム内に収容されている実施例について説
明したが、本発明はこれに限定されるものではなく、長
尺の状態で提供されるＴＡＢテープ半導体装置について
も適用が可能である。
【００１６】
【発明の効果】以上説明したように、本発明によるＴＡ
Ｂテープ半導体装置は、複数のデバイスホールを有し、
それらのデバイスホールに搭載される集積回路チップが
ＴＡＢテープ上の配線パターンにより電気的に接続され
ているので、一方の集積回路チップから出力される信号
を他方の集積回路チップへの入力信号として利用してテ
ストを行うことができる。その結果、信号の波形鈍りや
歪みが改善され高周波でのテストが可能になる。さら
に、ＴＡＢテープ上に、１つのシステムの機能が実現さ
れるように複数の集積回路チップを搭載する実施例によ
れば、実際のシステムにおいて入力されるパターンで高
速にテストを行うことができる。
Ｂテープ半導体装置は、複数のデバイスホールを有し、
それらのデバイスホールに搭載される集積回路チップが
ＴＡＢテープ上の配線パターンにより電気的に接続され
ているので、一方の集積回路チップから出力される信号
を他方の集積回路チップへの入力信号として利用してテ
ストを行うことができる。その結果、信号の波形鈍りや
歪みが改善され高周波でのテストが可能になる。さら
に、ＴＡＢテープ上に、１つのシステムの機能が実現さ
れるように複数の集積回路チップを搭載する実施例によ
れば、実際のシステムにおいて入力されるパターンで高
速にテストを行うことができる。
【図１】 本発明の第１の実施例を示す平面図。
【図２】 本発明の第２の実施例を示す平面図。
【図３】 本発明の第３の実施例を示す平面図。
【図４】 従来例の平面図。
【図５】 従来例の問題点を説明するためのＬＳＩテス
タの接続状態を示す等価回路図。
タの接続状態を示す等価回路図。
１、１ａ、１ｄ 集積回路チップ １ｂ 波形整形用集積回路チップ １ｃ マクロテスト用集積回路チップ ２ 樹脂テープ ３、３ａ、３ｂ、３ｃ、３ｄ デバイスホール ４、４ａ 配線パターン ５、５ａ、５ｂ、５ｃ テストパッド ６ インナーリード ７ キャリア ９、９ａ、９ｂ、９ｃ チップパッド １０ スルーホール １１ 裏面配線パターン ２０ ＬＳＩテスタ １０１ ＬＳＩテスタ側のドライバ １０２ａ、１０２ｂ テストボード部伝送回路 １０３ａ、１０３ｂ ソケット部遅延回路 １０４ａ、１０４ｂ ＴＡＢテープ部遅延回路 １０５ 集積回路チップ側の入力回路 １０６ 集積回路チップ側の出力回路 １０７ ＬＳＩテスタ側のコンパレータ
Claims (4)
- 【請求項１】 １単位分の樹脂テープに複数のデバイス
ホールが開孔され、該１単位分の樹脂テープ上にはテス
トパッドを有し前記デバイスホールから放射状に延びる
配線パターンが形成され、それぞれのデバイスホールに
は前記配線パターンの先端部にパッドが接続された半導
体チップが搭載され、各半導体チップが前記配線パター
ンにより接続されているＴＡＢテープ半導体装置におい
て、一つのデバイスホールに主半導体集積回路チップが
搭載され、他のデバイスホールに前記主半導体集積回路
チップにテスト信号を供給する波形整形用半導体集積回
路チップが搭載されていることを特徴とするＴＡＢテー
プ半導体装置。 - 【請求項２】 １単位分の樹脂テープに複数のデバイス
ホールが開孔され、該１単位分の樹脂テープ上にはテス
トパッドを有し前記デバイスホールから放射状に延びる
配線パターンが形成され、それぞれのデバイスホールに
は前記配線パターンの先端部にパッドが接続された半導
体チップが搭載され、各半導体チップが前記配線パター
ンにより接続されているＴＡＢテープ半導体装置におい
て、一つのデバイスホールに主半導体集積回路チップが
搭載され、他のデバイスホールに前記主半導体集積回路
チップ内の機能ブロックをテストする機能を有する機能
テスト用半導体集積回路チップが搭載されていることを
特徴とするＴＡＢテープ半導体装置。 - 【請求項３】 １単位分の樹脂テープに複数のデバイス
ホールが開孔され、該１単位分の樹脂テープ上にはテス
トパッドを有し前記デバイスホールから放射状に延びる
配線パターンが形成され、それぞれのデバイスホールに
は前記配線パターンの先端部にパッドが接続された半導
体チップが搭載され、各半導体チップが前記配線パター
ンにより接続されているＴＡＢテープ半導体装置におい
て、実応用装置上での接続関係を有する配線パターンに
より接続されて複数の半導体集積回路チップが各デバイ
スホールに搭載され、かつ、半導体集積回路チップ間を
接続する前記配線パターンのうちの少なくとも一部の配
線パターンにはテストパッドが設けられていることを特
徴とするＴＡＢテープ半導体装置。 - 【請求項４】 樹脂テープおよび配線パターンを有する
ＴＡＢテープは１単位毎にフレーム構造のキャリアに支
持されていることを特徴とする請求項１、２ または３記
載のＴＡＢテープ半導体装置。
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| JP8174530A JP2812303B2 (ja) | 1996-07-04 | 1996-07-04 | Ｔａｂテープ半導体装置 |
| US09/065,516 US6081024A (en) | 1996-07-04 | 1998-04-24 | TAB tape semiconductor device |
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| JP8174530A JP2812303B2 (ja) | 1996-07-04 | 1996-07-04 | Ｔａｂテープ半導体装置 |
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| JPH1022327A JPH1022327A (ja) | 1998-01-23 |
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