JP3130769B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3130769B2 JP3130769B2 JP07250616A JP25061695A JP3130769B2 JP 3130769 B2 JP3130769 B2 JP 3130769B2 JP 07250616 A JP07250616 A JP 07250616A JP 25061695 A JP25061695 A JP 25061695A JP 3130769 B2 JP3130769 B2 JP 3130769B2
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Description
【０００１】
【発明の属する技術分野】本発明は互いに干渉しない入
出力端子を備えた半導体装置に関し、特に内部回路の電
気的動作テスト機能を有する半導体装置に関する。
出力端子を備えた半導体装置に関し、特に内部回路の電
気的動作テスト機能を有する半導体装置に関する。
【０００２】
【従来の技術】現在、ゲートアレイ等の半導体装置は高
機能化，高集積化に伴ない、パッド数も増加し、またパ
ッド面積が縮小するとともに、パッドの高密度配置が実
施されている。
機能化，高集積化に伴ない、パッド数も増加し、またパ
ッド面積が縮小するとともに、パッドの高密度配置が実
施されている。
【０００３】通常、このような半導体装置は、中央部に
形成される内部回路と、この内部回路の周辺に入出力端
子となるパッドとを備えて構成されており、この半導体
装置の電気的動作テストをウェハース上で実施する場
合、電気的導通を確保するためのプローブカードが用い
られる。
形成される内部回路と、この内部回路の周辺に入出力端
子となるパッドとを備えて構成されており、この半導体
装置の電気的動作テストをウェハース上で実施する場
合、電気的導通を確保するためのプローブカードが用い
られる。
【０００４】図３はかかる従来の一例を説明するための
半導体装置のテスト状態斜視図である。図３に示すよう
に、半導体装置としての半導体チップ１を動作テストす
るにあたっては、ウェハース上でプローブカードを用い
て行う。すなわち、、そのプローブカードの針先３を半
導体チップ１の周辺に形成されたパッド２のすべてと接
触をとることにより、動作テストを行っている。
半導体装置のテスト状態斜視図である。図３に示すよう
に、半導体装置としての半導体チップ１を動作テストす
るにあたっては、ウェハース上でプローブカードを用い
て行う。すなわち、、そのプローブカードの針先３を半
導体チップ１の周辺に形成されたパッド２のすべてと接
触をとることにより、動作テストを行っている。
【０００５】
【発明が解決しようとする課題】上述した従来のウェハ
ース上に形成された半導体装置は、その電気的動作テス
トを行う際、ユーザが使用する場合と同様の配線を行う
必要があり、しかも形成した全パッドにプローブカード
の針を接触させるため、パッド数の増加，パッド面積の
縮小化，高密度配置化に応じて、その針も増加し、また
針の高密度配置も必要になってくる。
ース上に形成された半導体装置は、その電気的動作テス
トを行う際、ユーザが使用する場合と同様の配線を行う
必要があり、しかも形成した全パッドにプローブカード
の針を接触させるため、パッド数の増加，パッド面積の
縮小化，高密度配置化に応じて、その針も増加し、また
針の高密度配置も必要になってくる。
【０００６】これらは、すべてプローブカード作成技術
の微細化，費用の増大およびカードメンテナンスの困難
化等の原因になる。さらに、半導体装置のテスト時にお
いては、各パッドとの針圧ばらつきにより接触抵抗が不
安定となり、安定したテストが不可能になるという問題
がある。
の微細化，費用の増大およびカードメンテナンスの困難
化等の原因になる。さらに、半導体装置のテスト時にお
いては、各パッドとの針圧ばらつきにより接触抵抗が不
安定となり、安定したテストが不可能になるという問題
がある。
【０００７】本発明の目的は、かかるプローブカード作
成を容易にし簡略化するとともに、安価に且つ安定した
テストを実現することのできる半導体装置を提供するこ
とにある。
成を容易にし簡略化するとともに、安価に且つ安定した
テストを実現することのできる半導体装置を提供するこ
とにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
ウェハース上に形成される複数のパッドに共通して接続
される複数のテスト用パッド共通化回路を設け、動作テ
スト時には前記テスト用パッド共通化回路をテスト用選
択信号を用いて駆動することにより前記複数のパッドの
一部を共用化する一方、通常の使用時には前記複数のパ
ッドを互いに独立させるにあたり、前記複数のテスト用
パッド共通化回路のうち、第１のテスト用パッド共通化
回路は、第１の入力端子およびセレクト端子に接続され
る第１のＡＮＤゲートと、前記セレクト端子に接続され
る第１のインバータと、前記第１のインバータの出力お
よび第２の入力端子に接続される第２のＡＮＤゲート
と、前記第１，第２のＡＮＤゲートの出力を２入力とす
る第１のＯＲゲートとで構成し、第２のテスト用パッド
共通化回路は、前記第１の入力端子および前記セレクト
端子に接続される第３のＡＮＤゲートと、前記セレクト
端子に接続される第２のインバータと、前記第２のイン
バータの出力および第３の入力端子に接続される第４の
ＡＮＤゲートと、前記第３，第４のＡＮＤゲートの出力
を２入力とする第２のＯＲゲートとで構成し、前記セレ
クト端子からの選択信号により前記第１，第２の入力端
子の信号を前記第１のＯＲゲートの出力端子に出力する
一方、前記第１，第３の入力端子の信号を前記第２のＯ
Ｒゲートの出力端子に出力するように構成される。
ウェハース上に形成される複数のパッドに共通して接続
される複数のテスト用パッド共通化回路を設け、動作テ
スト時には前記テスト用パッド共通化回路をテスト用選
択信号を用いて駆動することにより前記複数のパッドの
一部を共用化する一方、通常の使用時には前記複数のパ
ッドを互いに独立させるにあたり、前記複数のテスト用
パッド共通化回路のうち、第１のテスト用パッド共通化
回路は、第１の入力端子およびセレクト端子に接続され
る第１のＡＮＤゲートと、前記セレクト端子に接続され
る第１のインバータと、前記第１のインバータの出力お
よび第２の入力端子に接続される第２のＡＮＤゲート
と、前記第１，第２のＡＮＤゲートの出力を２入力とす
る第１のＯＲゲートとで構成し、第２のテスト用パッド
共通化回路は、前記第１の入力端子および前記セレクト
端子に接続される第３のＡＮＤゲートと、前記セレクト
端子に接続される第２のインバータと、前記第２のイン
バータの出力および第３の入力端子に接続される第４の
ＡＮＤゲートと、前記第３，第４のＡＮＤゲートの出力
を２入力とする第２のＯＲゲートとで構成し、前記セレ
クト端子からの選択信号により前記第１，第２の入力端
子の信号を前記第１のＯＲゲートの出力端子に出力する
一方、前記第１，第３の入力端子の信号を前記第２のＯ
Ｒゲートの出力端子に出力するように構成される。
【０００９】
【００１０】
【００１１】
【発明の実施の形態】次に、本発明の関連技術および実
施の形態について図面を参照して説明する。
施の形態について図面を参照して説明する。
【００１２】図１は本発明の関連技術を説明するための
半導体装置のパッド周辺の回路図である。図１に示すよ
うに、本関連技術の半導体装置は半導体製品の入力部に
追加する回路であり、その特徴はウェハース上に形成さ
れる複数のパッドＸ１，Ｘ２およびＸ３，Ｘ４に共通し
て接続される複数の同一構成のテスト用パッド共通化回
路１Ａ，１Ｂを設けることにある。。これらテスト用パ
ッド共通化回路１Ａ，１Ｂの各々は、第１の入力端子Ｘ
１あるいはＸ３およびセレクト端子Ｓに接続される第１
のＡＮＤゲート２と、セレクト端子Ｓに接続されるイン
バータ３と、このインバータ３の出力および第２の入力
端子Ｘ２あるいはＸ４に接続される第２のＡＮＤゲート
４と、これらのＡＮＤゲート２，４の出力を２入力とす
るＯＲゲート５とを備えている。これら第１の入力端子
Ｘ１あるいはＸ３はそれぞれ半導体内部回路に接続する
端子Ｙ１あるいはＹ３に直接接続され、テスト用パッド
共通化回路１Ａ，１ＢのＯＲゲート５の出力が半導体内
部回路に接続する端子Ｙ２あるいはＹ４に接続される。
半導体装置のパッド周辺の回路図である。図１に示すよ
うに、本関連技術の半導体装置は半導体製品の入力部に
追加する回路であり、その特徴はウェハース上に形成さ
れる複数のパッドＸ１，Ｘ２およびＸ３，Ｘ４に共通し
て接続される複数の同一構成のテスト用パッド共通化回
路１Ａ，１Ｂを設けることにある。。これらテスト用パ
ッド共通化回路１Ａ，１Ｂの各々は、第１の入力端子Ｘ
１あるいはＸ３およびセレクト端子Ｓに接続される第１
のＡＮＤゲート２と、セレクト端子Ｓに接続されるイン
バータ３と、このインバータ３の出力および第２の入力
端子Ｘ２あるいはＸ４に接続される第２のＡＮＤゲート
４と、これらのＡＮＤゲート２，４の出力を２入力とす
るＯＲゲート５とを備えている。これら第１の入力端子
Ｘ１あるいはＸ３はそれぞれ半導体内部回路に接続する
端子Ｙ１あるいはＹ３に直接接続され、テスト用パッド
共通化回路１Ａ，１ＢのＯＲゲート５の出力が半導体内
部回路に接続する端子Ｙ２あるいはＹ４に接続される。
【００１３】動作テスト時にはこのテスト用パッド共通
化回路１Ａ，１Ｂをテスト用選択信号Ｓを用いて駆動
し、パッドＸ１，Ｘ２あるいはＸ３，Ｘ４からの信号を
端子Ｙ２あるいはＹ４に出力する。すなわち、複数のパ
ッドの一部を共用化する。一方、通常の使用時にはこれ
ら複数のパッドＸ１〜Ｘ４を互いに独立化させ、それぞ
れ端子Ｙ１〜Ｙ４とのみ接続するようにしている。
化回路１Ａ，１Ｂをテスト用選択信号Ｓを用いて駆動
し、パッドＸ１，Ｘ２あるいはＸ３，Ｘ４からの信号を
端子Ｙ２あるいはＹ４に出力する。すなわち、複数のパ
ッドの一部を共用化する。一方、通常の使用時にはこれ
ら複数のパッドＸ１〜Ｘ４を互いに独立化させ、それぞ
れ端子Ｙ１〜Ｙ４とのみ接続するようにしている。
【００１４】以下、プローブカードを用いた具体的な動
作テストについて説明する。
作テストについて説明する。
【００１５】まず、ウェハース上で半導体装置の電気的
動作テストを行う場合、端子Ｓに″Ｈ″信号を入力し、
プローブカードの針をパッドＸ１，Ｘ３のみに当てる。
このとき、Ｙ１，Ｙ２には共にＸ１の信号が入力され、
またＹ３，Ｙ４には共にＸ３の信号が入力されるので、
Ｙ１又はＹ２に接続される内部回路のテストを行う場合
にはパッドＸ１に信号を供給してそれぞれの回路の出力
からパス／フェイル判断をし、またＹ３又はＹ４に接続
される内部回路のテストを行う場合にはパッドＸ３に信
号を供給してそれぞれの回路の出力からパス／フェイル
判断を行う。
動作テストを行う場合、端子Ｓに″Ｈ″信号を入力し、
プローブカードの針をパッドＸ１，Ｘ３のみに当てる。
このとき、Ｙ１，Ｙ２には共にＸ１の信号が入力され、
またＹ３，Ｙ４には共にＸ３の信号が入力されるので、
Ｙ１又はＹ２に接続される内部回路のテストを行う場合
にはパッドＸ１に信号を供給してそれぞれの回路の出力
からパス／フェイル判断をし、またＹ３又はＹ４に接続
される内部回路のテストを行う場合にはパッドＸ３に信
号を供給してそれぞれの回路の出力からパス／フェイル
判断を行う。
【００１６】このように、従来はＸ１〜Ｘ４の４つのパ
ッドすべてに針を当てるプローブカードが必要であった
ものが、本関連技術においては、Ｘ１，Ｘ３の２つのパ
ッドのみに針を当てるプローブカードで良いことにな
る。すなわち、パッドＸ１〜Ｘｎについて同様な回路を
使用した場合、パッドに当てるプローブカードの針の数
はｎ本からｎ／２本に減少させることができる。尚、こ
のとき、Ｙ１，Ｙ２あるいはＹ３，Ｙ４には同時に信号
が入力され、それに伴ない２系統の出力が有るので、そ
れぞれの回路を使用する場合には他方の回路の出力をマ
スクするプログラムが必要になる。
ッドすべてに針を当てるプローブカードが必要であった
ものが、本関連技術においては、Ｘ１，Ｘ３の２つのパ
ッドのみに針を当てるプローブカードで良いことにな
る。すなわち、パッドＸ１〜Ｘｎについて同様な回路を
使用した場合、パッドに当てるプローブカードの針の数
はｎ本からｎ／２本に減少させることができる。尚、こ
のとき、Ｙ１，Ｙ２あるいはＹ３，Ｙ４には同時に信号
が入力され、それに伴ない２系統の出力が有るので、そ
れぞれの回路を使用する場合には他方の回路の出力をマ
スクするプログラムが必要になる。
【００１７】つぎに、ウェハースからそれぞれの半導体
チップを分離した後は、全パッドに配線をボンディング
する必要があるため、その後のテストあるいはユーザの
使用時には、端子Ｓに″Ｌ″信号を入力してやれば良
く、その場合にはパッドＸ１〜Ｘ４の信号はそれぞれ直
接端子Ｙ１〜Ｙ４に出力される。
チップを分離した後は、全パッドに配線をボンディング
する必要があるため、その後のテストあるいはユーザの
使用時には、端子Ｓに″Ｌ″信号を入力してやれば良
く、その場合にはパッドＸ１〜Ｘ４の信号はそれぞれ直
接端子Ｙ１〜Ｙ４に出力される。
【００１８】要するに、かかる関連技術においては、Ｙ
１，Ｙ２およびＹ３，Ｙ４に接続される内部回路は互い
に干渉せずに独立した回路であり、パッドの減少はテス
ト時に有効になる。
１，Ｙ２およびＹ３，Ｙ４に接続される内部回路は互い
に干渉せずに独立した回路であり、パッドの減少はテス
ト時に有効になる。
【００１９】同様に、端子Ｙ１〜Ｙ４を半導体製品の出
力パッドとし、端子Ｘ１〜Ｘ４を内部回路に接続される
出力部とした場合にも、パッドに接触するプローブカー
ドの針の数を低減することが可能である。
力パッドとし、端子Ｘ１〜Ｘ４を内部回路に接続される
出力部とした場合にも、パッドに接触するプローブカー
ドの針の数を低減することが可能である。
【００２０】図２は本発明の一実施の形態を説明するた
めの半導体装置のパッド周辺の回路図である。図２に示
すように、本実施の形態は図１の場合と同様であるが、
ここでは複数のテスト用パッド共通化回路１Ａ，１Ｂの
うち、第１のテスト用パッド共通化回路１Ａは、第１の
入力端子Ｘ１およびセレクト端子Ｓに接続される第１の
ＡＮＤゲート２と、セレクト端子Ｓに接続される第１の
インバータ３Ａと、この第１のインバータ３Ａの出力お
よび第２の入力端子Ｘ２に接続される第２のＡＮＤゲー
ト４Ａと、これらのＡＮＤゲート２Ａ，４Ａの出力を２
入力とする第１のＯＲゲート５Ａとで構成し、第２のテ
スト用パッド共通化回路１Ｂは、第１の入力端子Ｘ１お
よびセレクト端子Ｓに接続される第３のＡＮＤゲート２
Ｂと、セレクト端子Ｓに接続される第２のインバータ３
Ｂと、この第２のインバータ３Ｂの出力および第３の入
力端子Ｘ３に接続される第４のＡＮＤゲート４Ｂと、こ
れらのＡＮＤゲート２Ｂ，４Ｂの出力を２入力とする第
２のＯＲゲート５Ｂとで構成するものである。これによ
り、セレクト端子Ｓからの選択信号を用いて第１，第２
の入力端子Ｘ１，Ｘ２の信号を第１のＯＲゲート５Ａの
出力端子Ｙ２に出力する一方、第１，第３の入力端子Ｘ
１，Ｘ３の信号を第２のＯＲゲート５Ｂの出力端子Ｙ３
に出力することができる。
めの半導体装置のパッド周辺の回路図である。図２に示
すように、本実施の形態は図１の場合と同様であるが、
ここでは複数のテスト用パッド共通化回路１Ａ，１Ｂの
うち、第１のテスト用パッド共通化回路１Ａは、第１の
入力端子Ｘ１およびセレクト端子Ｓに接続される第１の
ＡＮＤゲート２と、セレクト端子Ｓに接続される第１の
インバータ３Ａと、この第１のインバータ３Ａの出力お
よび第２の入力端子Ｘ２に接続される第２のＡＮＤゲー
ト４Ａと、これらのＡＮＤゲート２Ａ，４Ａの出力を２
入力とする第１のＯＲゲート５Ａとで構成し、第２のテ
スト用パッド共通化回路１Ｂは、第１の入力端子Ｘ１お
よびセレクト端子Ｓに接続される第３のＡＮＤゲート２
Ｂと、セレクト端子Ｓに接続される第２のインバータ３
Ｂと、この第２のインバータ３Ｂの出力および第３の入
力端子Ｘ３に接続される第４のＡＮＤゲート４Ｂと、こ
れらのＡＮＤゲート２Ｂ，４Ｂの出力を２入力とする第
２のＯＲゲート５Ｂとで構成するものである。これによ
り、セレクト端子Ｓからの選択信号を用いて第１，第２
の入力端子Ｘ１，Ｘ２の信号を第１のＯＲゲート５Ａの
出力端子Ｙ２に出力する一方、第１，第３の入力端子Ｘ
１，Ｘ３の信号を第２のＯＲゲート５Ｂの出力端子Ｙ３
に出力することができる。
【００２１】すなわち、図１の場合と同様に、ウェハー
ス上で半導体装置の電気的動作テストを行う場合、端子
Ｓに″Ｈ″信号を入力し、プローブカードの針をパッド
Ｘ１のみに当てる。このとき、内部回路への接続端子Ｙ
１，Ｙ２，Ｙ３には共にパッドＸ１の信号が入力される
ので、端子Ｙ１〜Ｙ３に接続される内部回路のテストを
行う場合には、パッドＸ１に信号を入力し、それぞれの
回路の出力からパス／フェイル判断をする。これによ
り、テストに際しては、従来パッドＸ１〜Ｘ３の３つの
パッドに針をあてるプローブカードが必要であったの
を、１／３に相当する１つのパッドにのみ針をあてるプ
ローブカードで可能になる。
ス上で半導体装置の電気的動作テストを行う場合、端子
Ｓに″Ｈ″信号を入力し、プローブカードの針をパッド
Ｘ１のみに当てる。このとき、内部回路への接続端子Ｙ
１，Ｙ２，Ｙ３には共にパッドＸ１の信号が入力される
ので、端子Ｙ１〜Ｙ３に接続される内部回路のテストを
行う場合には、パッドＸ１に信号を入力し、それぞれの
回路の出力からパス／フェイル判断をする。これによ
り、テストに際しては、従来パッドＸ１〜Ｘ３の３つの
パッドに針をあてるプローブカードが必要であったの
を、１／３に相当する１つのパッドにのみ針をあてるプ
ローブカードで可能になる。
【００２２】また、全パッドに配線をボンディングした
後は、セレクト端子Ｓに″Ｌ″を入力することにより、
パッドＸ１〜Ｘ３の信号は直接内部端子Ｙ１〜Ｙ３に出
力され、通常のテストおよび使用が可能になる。
後は、セレクト端子Ｓに″Ｌ″を入力することにより、
パッドＸ１〜Ｘ３の信号は直接内部端子Ｙ１〜Ｙ３に出
力され、通常のテストおよび使用が可能になる。
【００２３】尚、図２の場合も、入力側に用いるだけで
なく、出力側に用いても同様に実現することができる。
なく、出力側に用いても同様に実現することができる。
【００２４】
【発明の効果】以上説明したように、本発明の半導体装
置は、ウェハース上に形成される複数のパッドに共通し
て接続される複数のテスト用パッド共通化回路を設け、
その回路をテスト用選択信号を用いて駆動することによ
り、必要時にのみ１つの端子を２つ以上に割り付けるこ
とができるので、内部回路等の電気的動作テストに使用
するパッドの数を減少させることが出来、測定時に使用
するプローブカードの針の数を削減し小型化を実現する
とともに、針の配置密度を緩和できるので、プローブカ
ードを安価に製造できるという効果がある。
置は、ウェハース上に形成される複数のパッドに共通し
て接続される複数のテスト用パッド共通化回路を設け、
その回路をテスト用選択信号を用いて駆動することによ
り、必要時にのみ１つの端子を２つ以上に割り付けるこ
とができるので、内部回路等の電気的動作テストに使用
するパッドの数を減少させることが出来、測定時に使用
するプローブカードの針の数を削減し小型化を実現する
とともに、針の配置密度を緩和できるので、プローブカ
ードを安価に製造できるという効果がある。
【００２５】また、本発明の半導体装置は、内部回路の
テスト時に用いるプローブカードの針の数を削減できる
ので、それぞれのパッドと針との針圧ばらつきを低減で
き、安定したプロービングを可能にするだけでなく、テ
ストそのものの安定化を実現できるという効果がある。
テスト時に用いるプローブカードの針の数を削減できる
ので、それぞれのパッドと針との針圧ばらつきを低減で
き、安定したプロービングを可能にするだけでなく、テ
ストそのものの安定化を実現できるという効果がある。
【図１】本発明の関連技術を説明するための半導体装置
のパッド周辺の回路図である。
のパッド周辺の回路図である。
【図２】本発明の一実施の形態を説明するための半導体
装置のパッド周辺の回路図である。
装置のパッド周辺の回路図である。
【図３】従来の一例を説明するための半導体装置のテス
ト状態斜視図である。
ト状態斜視図である。
１Ａ，１Ｂ テスト用パッド共通化回路 ２，４ ＡＮＤゲート ３ インバータ ５ ＯＲゲート Ｘ１〜Ｘ４ パッド Ｙ１〜Ｙ４ 内部接続端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 G01R 31/28 G01R 31/3185 H01L 21/66 H01L 21/822
Claims (1)
- 【請求項１】 ウェハース上に形成される複数のパッド
に共通して接続される複数のテスト用パッド共通化回路
を設け、動作テスト時には前記テスト用パッド共通化回
路をテスト用選択信号を用いて駆動することにより前記
複数のパッドの一部を共用化する一方、通常の使用時に
は前記複数のパッドを互いに独立させるにあたり、前記
複数のテスト用パッド共通化回路のうち、第１のテスト
用パッド共通化回路は、第１の入力端子およびセレクト
端子に接続される第１のＡＮＤゲートと、前記セレクト
端子に接続される第１のインバータと、前記第１のイン
バータの出力および第２の入力端子に接続される第２の
ＡＮＤゲートと、前記第１，第２のＡＮＤゲートの出力
を２入力とする第１のＯＲゲートとで構成し、第２のテ
スト用パッド共通化回路は、前記第１の入力端子および
前記セレクト端子に接続される第３のＡＮＤゲートと、
前記セレクト端子に接続される第２のインバータと、前
記第２のインバータの出力および第３の入力端子に接続
される第４のＡＮＤゲートと、前記第３，第４のＡＮＤ
ゲートの出力を２入力とする第２のＯＲゲートとで構成
し、前記セレクト端子からの選択信号により前記第１，
第２の入力端子の信号を前記第１のＯＲゲートの出力端
子に出力する一方、前記第１，第３の入力端子の信号を
前記第２のＯＲゲートの出力端子に出力することを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07250616A JP3130769B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07250616A JP3130769B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0992787A JPH0992787A (ja) | 1997-04-04 |
| JP3130769B2 true JP3130769B2 (ja) | 2001-01-31 |
Family
ID=17210511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07250616A Expired - Fee Related JP3130769B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130769B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4313544B2 (ja) * | 2002-05-15 | 2009-08-12 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路 |
| JP3738001B2 (ja) | 2002-12-03 | 2006-01-25 | 松下電器産業株式会社 | 半導体集積回路装置 |
| KR101036924B1 (ko) | 2009-12-28 | 2011-05-25 | 주식회사 하이닉스반도체 | 반도체 집적회로 |
| KR101110818B1 (ko) | 2009-12-28 | 2012-02-24 | 주식회사 하이닉스반도체 | 반도체 집적회로 |
| KR20120119532A (ko) | 2011-04-21 | 2012-10-31 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 테스트 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444480A (en) * | 1977-09-14 | 1979-04-07 | Nec Corp | Package for integrated circuit |
| JPS5537924A (en) * | 1978-09-11 | 1980-03-17 | Nec Corp | Integrated circuit |
| JPS63178538A (ja) * | 1987-01-20 | 1988-07-22 | Nec Corp | 半導体集積回路装置 |
| JP2793427B2 (ja) * | 1992-04-08 | 1998-09-03 | 株式会社東芝 | 半導体装置 |
-
1995
- 1995-09-28 JP JP07250616A patent/JP3130769B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0992787A (ja) | 1997-04-04 |
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