JP2008187074A - 配線回路基板およびその製造方法 - Google Patents

配線回路基板およびその製造方法 Download PDF

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Abstract

【課題】配線パターンの不良を生じることなく、配線パターンのファインピッチ化が可能な配線回路基板およびその製造方法を提供することである。
【解決手段】複数の配線パターン１２ａ〜１２ｆは互いに平行に延びるように形成される。複数のテスト端子Ｔａ〜Ｔｆは、複数の配線パターン１２ａ〜１２ｆの端部から一方の側方に幅広となるように略矩形状に形成される。各グループの複数のテスト端子Ｔａ〜Ｔｆは、配線パターン１２ａ〜１２ｆの長さ方向に沿って並ぶように配列される。配線パターン１２ａ〜１２ｆは、この順に長く形成され、テスト端子Ｔａ〜Ｔｆは、この順に実装領域から離れている。各グループ内のテスト端子Ｔａ〜Ｔｆと他の隣接するグループ内の配線パターン１２ａとの間の間隔（めっきレジスト３２の幅）Ｗ１〜Ｗ６は、この順に減少するように設定される。
【選択図】図６

Description

本発明は、配線回路基板およびその製造方法に関する。
配線回路基板の製造方法として、ＴＡＢ（Tape Automated Bonding）技術が一般的に知られている。
上記ＴＡＢ技術では、テープキャリア（長尺状のテープ基板）上に導電性の所定の配線パターンが形成される。そして、テープキャリアに形成された配線パターンに半導体チップ等の電子部品の電極がボンディングされる。これにより、テープキャリア上に電子部品が実装される。
このような配線回路基板には、電子部品が実装された後に配線パターンの接続信頼性を確認するためのテスト端子が形成されている（例えば、特許文献１参照）。
特開２００１−３５８４１７号公報
近年では、配線の高密度化に伴い、配線パターンおよびテスト端子の数が増加し、配線パターン間の間隔が小さくなっている。
ここで、一般的に、ファインピッチ化された配線パターンを製造するためには、セミアディティブ法が用いられる。このセミアディティブ法においては、ベース絶縁層上にめっきレジストのパターン（レジストパターン）が形成され、当該レジストパターンが形成されていない領域に電解めっきにより配線パターンが形成される。
しかしながら、上記のように、テスト端子に接続される配線パターン間の間隔を小さくするためには、レジストパターンの幅をより小さくする必要が生じる。それにより、通常直線状に形成される細長いレジストパターンが側方に倒れるといった不具合が生じる場合がある。そのような場合、配線パターン間の短絡等の配線パターンの不良が生じる。
本発明の目的は、配線パターンの不良を生じることなく、配線パターンのファインピッチ化が可能な配線回路基板およびその製造方法を提供することである。
（１）第１の発明に係る配線回路基板は、電子部品が実装されるべき実装領域および電子部品が実装されない非実装領域を有する配線回路基板であって、実装領域および非実装領域を有する絶縁層と、絶縁層上の実装領域内から非実装領域内へ形成される複数の配線パターンとを備え、非実装領域における複数の配線パターンの端部が一方の側方に幅広となることにより複数のテスト用端子部がそれぞれ形成され、複数のテスト用端子部側の複数の配線パターンの部分は互いに平行に配列され、複数の配線パターンは、各々が２以上の所定数の配線パターンを含む複数のグループに区分され、各グループ内の所定数のテスト用端子部は、配線パターンの長さ方向に沿って配列され、各グループ内で実装領域から最も離れたテスト用端子部と他の隣接するグループ内の最も近接する配線パターンとの間の間隔は、各グループ内で実装領域に最も近いテスト用端子部と他の隣接するグループ内の最も近接する配線パターンとの間の間隔よりも大きいものである。
その配線回路基板においては、各グループ内で実装領域から最も離れたテスト用端子部と他の隣接するグループ内の最も近接する配線パターンとの間の間隔が各グループ内で実装領域に最も近いテスト用端子部と他の隣接するグループ内の最も近接する配線パターンとの間の間隔よりも大きい。それにより、製造時に、平行に配列される複数の配線パターン間の間隔を小さく維持しつつ、最も長い配線パターンの端部のテスト用端子部の形成領域と隣接する配線パターンの形成領域との間に形成されるレジストパターンの幅を十分に大きくすることができる。したがって、レジストパターンの倒壊による配線パターンの不良を防止することができる。その結果、配線パターンの不良を生じることなく、配線パターンのファインピッチ化が可能となる。
（２）各グループ内の所定数のテスト用端子部と他の隣接するグループ内の最も近接する配線パターンとの間の間隔は、実装領域から離れるほど大きくなってもよい。
この場合、テスト用端子部が形成される配線パターンが長いほど、テスト用端子部の形成領域と隣接する配線パターンの形成領域との間に形成されるレジストパターンの幅を大きくすることができる。すなわち、倒壊が起こりやすいレジストパターンの部分ほど幅を大きくすることができる。したがって、レジストパターンの倒壊による配線パターンの不良を十分に防止することができる。
（３）第２の発明に係る配線回路基板の製造方法は、電子部品が実装されるべき実装領域および電子部品が実装されない非実装領域を有する配線回路基板の製造方法であって、実装領域および非実装領域を有する絶縁層上に、実装領域内から非実装領域内へ延びる複数の配線パターンが形成されるべき領域を除いてレジストパターンを形成する工程と、レジストパターンが形成された領域を除いて絶縁層上に導体層を形成する工程と、レジストパターンを除去することにより絶縁層上に複数の配線パターンを形成する工程とを備え、非実装領域における複数の配線パターンの端部が一方の側方に幅広となることにより複数のテスト用端子部がそれぞれ形成され、複数のテスト用端子部側の複数の配線パターンの部分は互いに平行に配列され、複数の配線パターンは、各々が２以上の所定数の配線パターンを含む複数のグループに区分され、各グループ内の所定数のテスト用端子部は、配線パターンの長さ方向に沿って配列され、レジストパターンを形成する工程において、各グループ内で実装領域から最も離れたテスト用端子部と他の隣接するグループ内の最も近接する配線パターンとの間の間隔が各グループ内で実装領域に最も近いテスト用端子部と他の隣接するグループ内の最も近接する配線パターンとの間の間隔よりも大きくなるようにレジストパターンを形成するものである。
その配線回路基板の製造方法においては、各グループ内で実装領域から最も離れたテスト用端子部と他の隣接するグループ内の最も近接する配線パターンとの間の間隔が各グループ内で実装領域に最も近いテスト用端子部と他の隣接するグループ内の最も近接する配線パターンとの間の間隔よりも大きくなるようにレジストパターンが形成される。それにより、平行に配列される複数の配線パターン間の間隔を小さく維持しつつ、最も長い配線パターンの端部のテスト用端子部の形成領域と隣接する配線パターンの形成領域との間に形成されるレジストパターンの幅を十分に大きくすることができる。したがって、レジストパターンの倒壊による配線パターンの不良を防止することができる。その結果、配線パターンの不良を生じることなく、配線パターンのファインピッチ化が可能となる。
（４）レジストパターンを形成する工程において、各グループ内の所定数のテスト用端子部と他の隣接するグループ内の最も近接する配線パターンとの間の間隔が実装領域から離れるほど大きくなるようにレジストパターンを形成してもよい。
この場合、テスト用端子部が形成される配線パターンが長いほど、テスト用端子部の形成領域と隣接する配線パターンの形成領域との間に形成されるレジストパターンの幅を大きくすることができる。すなわち、倒壊が起こりやすいレジストパターンの部分ほど幅を大きくすることができる。したがって、レジストパターンの倒壊による配線パターンの不良を十分に防止することができる。
本発明によれば、配線パターンの不良を生じることなく、配線パターンのファインピッチ化が可能となる。
以下、本発明の一実施の形態に係る配線回路基板およびその製造方法について図面を参照しながら説明する。本実施の形態に係る配線回路基板は、ＴＡＢ（Tape Automated Bonding）用テープキャリアとして用いられる。
（１）配線回路基板の基本構成
図１は本発明の一実施の形態に係る配線回路基板の平面図である。
図１に示すように、長尺状の配線回路基板１は、半導体チップ等の電子部品を実装するための複数の実装部１１を備える。複数の実装部１１は、配線回路基板１の長さ方向に所定間隔を隔てて設けられる。
配線回路基板１の両側部には、正方形状の複数のスプロケットホール１Ｓが配線回路基板１の長さ方向に並ぶように所定間隔で形成される。
また、各実装部１１には、電子部品の電極をボンディングするための例えば銅からなる配線パターン１２が形成されている。
（２）実装部の構成
以下、図１の実装部１１についてさらに詳細に説明する。図２は図１の配線回路基板１の実装部１１の拡大平面図である。
図２に示すように、ベース絶縁層ＢＩＬの中央部に矩形の実装領域２１が設けられる。この実装領域２１に半導体チップ等の電子部品（図示せず）が実装される。実装領域２１を除く領域を非実装領域と呼ぶ。
ベース絶縁層ＢＩＬの実装領域２１内から非実装領域の一方の側部に延びるように複数の配線パターン１２が形成される。また、ベース絶縁層ＢＩＬの実装領域２１内から非実装領域の他方の側部に延びるように複数の配線パターン１２が形成される。非実装領域における複数の配線パターン１２の端部にテスト端子Ｔがそれぞれ設けられる。テスト端子Ｔは、実装領域２１に電子部品を実装した後に電子部品と配線パターン１２との接続信頼性の確認を行うために用いられる。
なお、図２では、一部の配線パターン１２およびテスト端子Ｔのみが図示され、残りの配線パターン１２およびテスト端子Ｔの図示が省略される。実際には、図２に示される複数の配線パターン１２間にさらに複数の配線パターン１２が形成される。
後述するように、複数の配線パターン１２および複数のテスト端子Ｔは、各々が所定数の配線パターン１２および所定数のテスト端子Ｔを含む複数のグループに区分される。
実装領域２１内の配線パターン１２の部分をインナーリード部２２と呼ぶ。また、非実装領域における配線パターン１２の端部近傍の部分およびテスト端子Ｔおよびをアウターリード部２３と呼ぶ。
両側のアウターリード部２３を含む領域および実装領域２１を除いて配線パターン１２を覆うようにベース絶縁層ＢＩＬ上にカバー絶縁層ＣＩＬが形成される。これにより、配線パターン１２のインナーリード部２２およびアウターリード部２３は露出している。
（３）配線回路基板の製造方法
図３〜図５はセミアディティブ法を用いた配線回路基板１の製造方法を説明するための工程断面図である。
まず、図３（ａ）に示すように、長尺状基板３０を用意する。長尺状基板３０としては、例えばステンレス板、銅板またはニッケル板等の金属を用いることができる。
次に、図３（ｂ）に示すように、長尺状基板３０上にベース絶縁層ＢＩＬを形成する。ベース絶縁層ＢＩＬは、例えばポリイミドからなる。ベース絶縁層ＢＩＬの厚さは、１０μｍ以上１００μｍ以下であることが好ましく、本実施の形態では、２５μｍである。
次に、図３（ｃ）に示すように、ベース絶縁層ＢＩＬ上にスパッタリングにより金属薄膜３１を形成する。金属薄膜３１としては、導電性を有するものであれば特に限定されないが、銅を用いることが好ましい。
金属薄膜３１の厚さは、０．０５μｍ以上１μｍ以下であることが好ましく、本実施の形態では、０．１μｍである。
次に、図４（ｄ）に示すように、金属薄膜３１上に所定のパターンの溝部Ｒを有するめっきレジスト３２を形成する。めっきレジスト３２は、例えばドライフィルムレジスト等により金属薄膜３１上にレジスト膜を形成し、そのレジスト膜を所定のパターンで露光した後、現像することにより形成される。めっきレジスト３２は、上記の配線パターン１２およびテスト端子Ｔの形成領域を除く領域に形成される。
次に、図４（ｅ）に示すように、金属薄膜３１上の溝部Ｒに、電解めっきにより導体層３３を形成する。導体層３３としては、例えば銅を用いることができる。導体層３３の厚さは、５μｍ以上３５μｍ以下であることが好ましく、本実施の形態では、８μｍである。
次に、図４（ｆ）に示すように、めっきレジスト３２を剥離によって除去する。なお、めっきレジスト３２を化学エッチング（ウェットエッチング）により除去してもよい。
次に、図４（ｇ）に示すように、金属薄膜３１の露出する領域をエッチングにより除去する。これにより、金属薄膜３１および導体層３３からなる配線パターン１２（図１および図２参照）が形成される。
次に、図５（ｇ）に示すように、配線パターン１２を覆うように無電解錫めっき層３４を形成する。その後、図５（ｈ）に示すように、実装部１１（図１および図２参照）の所定領域で配線パターン１２および無電解錫めっき層３４を覆うようにベース絶縁層ＢＩＬ上にカバー絶縁層ＣＩＬを形成する。カバー絶縁層ＣＩＬの厚さは、６μｍ以上５０μｍ以下であることが好ましく、本実施の形態では、２０μｍである。これにより、図１および図２に示した配線回路基板１が完成する。
（４）配線パターン１２およびテスト端子Ｔの詳細
以下、配線パターン１２およびテスト端子Ｔの詳細について図面を参照しながら説明する。
図６は配線パターン１２およびテスト端子Ｔの詳細を示す平面図である。図６は、図４（ｅ）の工程における平面図を示す。図６において、めっきレジスト３２にドットパターンが付される。
また、図６においては、複数の配線パターン１２および複数のテスト端子Ｔの各々を区別するために複数の配線パターン１２に符号１２ａ〜１２ｆが付され、複数のテスト端子Ｔに符号Ｔａ〜Ｔｆが付される。なお、所定数（本実施の形態では６本）の配線パターン１２ａ〜１２ｆおよびテスト端子Ｔａ〜Ｔｆが１つのグループを構成する。
複数の配線パターン１２ａ〜１２ｆは互いに平行に延びるように形成される。複数のテスト端子Ｔａ〜Ｔｆは、複数の配線パターン１２ａ〜１２ｆの端部から一方の側方に幅広となるように略矩形状に形成される。各グループの複数のテスト端子Ｔａ〜Ｔｆは、配線パターン１２ａ〜１２ｆの長さ方向に沿って並ぶように配列される。
以下、配線パターン１２ａ〜１２ｆの長さ方向を単に長さ方向と略記し、配線パターン１２ａ〜１２ｆの長さ方向に垂直な方向（幅方向）を単に幅方向と略記する。
配線パターン１２ａ〜１２ｆは、この順に長く形成され、テスト端子Ｔａ〜Ｔｆは、この順に図２の実装領域２１から離れている。すなわち、配線パターン１２ａが最も長く、テスト端子Ｔａが実装領域２１から最も離れている。また、配線パターン１２ｆが最も短く、テスト端子Ｔｆが実装領域２１に最も近い。
図４（ｅ）の工程では、配線パターン１２ａ〜１２ｆおよびテスト端子Ｔａ〜Ｔｆの間の領域にめっきレジスト３２が形成される。
各グループ内のテスト端子Ｔａ〜Ｔｆの一辺は隣接するグループの配線パターン１２ａに平行に形成される。各グループ内のテスト端子Ｔａ〜Ｔｆと他の隣接するグループ内の配線パターン１２ａとの間の間隔（めっきレジスト３２の幅）Ｗ１〜Ｗ６は、次式のように、この順に減少するように設定される。
Ｗ１＞Ｗ２＞Ｗ３＞Ｗ４＞Ｗ５＞Ｗ６
すなわち、各グループ内で実装領域２１から最も離れたテスト端子Ｔａと他の隣接するグループ内の最も近接する配線パターン１２ａとの間の間隔（めっきレジスト３２の幅）Ｗ１が最も大きく、各グループ内で実装領域２１から最も近いテスト端子Ｔｆと他の隣接するグループ内の最も近接する配線パターン１２ａとの間の間隔（めっきレジスト３２の幅）Ｗ６が最も小さい。
本実施の形態では、例えば、間隔Ｗ１は０．０２３ｍｍに設定され、間隔Ｗ２は０．０２１ｍｍに設定され、間隔Ｗ３は０．０１９ｍｍに設定され、間隔Ｗ４は０．０１７ｍｍに設定され、間隔Ｗ５は０．０１５ｍｍに設定され、間隔Ｗ６は０．０１３ｍｍに設定される。すなわち、間隔Ｗ６〜Ｗ１は、この順に０．００２ｍｍずつ大きくなるように設定される。
各グループの幅方向における配線パターン１２ａ〜１２ｆ間の間隔（めっきレジスト３２の幅）は等しく、例えば０．０１３ｍｍである。また、各グループの長さ方向におけるテスト端子Ｔａ〜Ｔｆ間の間隔（めっきレジスト３２の幅）は等しく、例えば０．０４ｍｍである。
長さ方向におけるテスト端子Ｔａ〜Ｔｆの長さは略等しく、例えば０．１８ｍｍに設定される。
また、幅方向におけるテスト端子Ｔａ，Ｔｂ，Ｔｃ，Ｔｄ，Ｔｅ，Ｔｆの幅は、例えば０．２ｍｍ、０．１７５ｍｍ、０．１５４ｍｍ、０．１３１ｍｍ、０．１０８ｍｍおよび０．０８５ｍｍにそれぞれ設定される。
なお、図６の例では、テスト端子Ｔａ〜Ｔｆは四つの角がそれぞれ丸みを有する略矩形状に形成されるが、テスト端子Ｔａ〜Ｔｆが丸みを有さない矩形状に形成されてもよい。
（５）本実施の形態における効果
本実施の形態においては、各グループ内で実装領域２１から最も離れたテスト端子Ｔａ〜Ｔｆと他の隣接するグループ内の最も近接する配線パターン１２ａとの間の間隔が各グループ内で実装領域２１に最も近いテスト端子Ｔｆと他の隣接するグループ内の最も近接する配線パターン１２ａとの間の間隔よりも大きい。それにより、製造時に、平行に配列される複数の配線パターン１２ａ〜１２ｆ間の間隔を小さく維持しつつ、最も長い配線パターン１２ａの端部のテスト端子Ｔａの形成領域と他の隣接するグループの配線パターン１２ａの形成領域との間に形成されるめっきレジスト３２の幅を十分に大きくすることができる。したがって、めっきレジスト３２の倒壊により配線パターン１２ａ〜１２ｆに不良が発生することを防止することができる。
また、テスト端子Ｔａ〜Ｔｆが形成される配線パターン１２ａ〜１２ｆが長いほど、テスト端子Ｔａ〜Ｔｆの形成領域と他の隣接するグループの最も近接する配線パターン１２ａの形成領域との間に形成されるめっきレジスト３２の幅を大きくすることができる。すなわち、倒壊が起こりやすいめっきレジスト３２の部分ほど幅を大きくすることができる。したがって、めっきレジスト３２の倒壊により配線パターン１２ａ〜１２ｆに不良が発生することを十分に防止することができる。
その結果、配線パターン１２ａ〜１２ｆに不良を生じることなく、配線パターン１２ａ〜１２ｆのファインピッチ化が可能となる。
（６）他の実施の形態
長尺状基板３０の材料は、ステンレスに限らず、銅またはニッケル等の金属材料を用いることができる。
ベース絶縁層ＢＩＬの材料は、ポリイミドに限らず、ポリエステル、ポリエチレンテレフタレート、ポリエーテルニトリル、ポリエーテルスルフォン等の他の樹脂材料を用いてもよい。
また、配線パターン１２の材料は、銅に限らず、銅合金、金、アルミニウム等の他の金属材料を用いてもよい。
さらに、カバー絶縁層ＣＩＬの材料は、ポリイミドに限らず、ポリエステル、ポリエチレンテレフタレートフィルム、ポリエーテルニトリルフィルム、ポリエーテルスルフォンフィルム等の他の樹脂材料を用いてもよい。
また、銅張積層板等の二層基材を用いて配線パターン１２を形成してもよい。
（７）請求項の各構成要素と実施の形態の各要素との対応
以下、請求項の各構成要素と実施の形態の各要素との対応の例について説明するが、本発明は下記の例に限定されない。
上記実施の形態においては、ベース絶縁層ＢＩＬが絶縁層の例であり、配線パターン１２，１２ａ〜１２ｆが配線パターンの例であり、めっきレジスト３２がレジストパターンの例であり、テスト端子Ｔ，Ｔａ〜Ｔｆがテスト用端子部の例であり、導体層３３が導体層の一例である。
なお、請求項の各構成要素として、請求項に記載されている構成または機能を有する他の種々の要素を用いることも可能である。
（ａ）実施例
実施例では、上記実施の形態に基づいてセミアディティブ法により図６に示した配線パターン１２ａ〜１２ｆおよびテスト端子Ｔａ〜Ｔｆを有する配線回路基板１を作製した。
実施例では、電解めっきの工程の際に、めっきレジスト３２が倒壊することはなかった。
（ｂ）比較例
比較例では、セミアディティブ法により図７に示す配線パターン１２ａ〜１２ｆおよびテスト端子Ｔａ〜Ｔｆを有する配線回路基板１を形成した。図７は比較例の配線回路基板における配線パターン１２ａ〜１２ｆおよびテスト端子Ｔａ〜Ｔｆの詳細を示す平面図である。
以下、比較例における配線パターン１２ａ〜１２ｆおよびテスト端子Ｔａ〜Ｔｆが実施例におけるテスト端子Ｔａ〜Ｔｆおよび配線パターン１２ａ〜１２ｆと異なる点を説明する。
図７に示すように、比較例では、各グループ内のテスト端子Ｔａ〜Ｔｆと他の隣接するグループ内の配線パターン１２ａとの間隔（めっきレジスト３２の幅）Ｗ７を等しく０．０１２ｍｍに設定した。
各グループの幅方向における配線パターン１２ａ〜１２ｆ間の間隔（めっきレジスト３２の幅）は、実施例と同様に等しく０．０１３ｍｍに設定した。また、各グループの長さ方向におけるテスト端子Ｔａ〜Ｔｆ間の間隔（めっきレジスト３２の幅）は、実施例と同様に等しく０．０４ｍｍに設定した。
長さ方向におけるテスト端子Ｔａ〜Ｔｆの長さは、実施例と同様に等しく０．１８ｍｍに設定した。
幅方向におけるテスト端子Ｔａ，Ｔｂ，Ｔｃ，Ｔｄ，Ｔｅ，Ｔｆの幅は、０．２１１ｍｍ、０．１８８ｍｍ、０．１６５ｍｍ、０．１４１ｍｍ、０．１１８ｍｍおよび０．０９５ｍｍにそれぞれ設定した。
比較例では、電解めっきの工程の際に、図７に×印で示すように、各グループ内で実装領域２１から最も離れたテスト端子Ｔａと他の隣接するグループ内の最も近接する配線パターン１２ａとの間のめっきレジスト３２が倒壊し、配線パターン１２ａに不良が生じた。
本発明に係る配線回路基板は、種々の電気機器、電子機器等に利用することが可能である。
本発明の一実施の形態に係る配線回路基板の平面図である。 図１の配線回路基板の実装部の拡大平面図である。 複数の配線パターンおよび複数のテスト端子の詳細を示す平面図である。 配線回路基板の製造方法を説明するための工程断面図である。 配線回路基板の製造方法を説明するための工程断面図である。 配線回路基板の製造方法を説明するための工程断面図である。 比較例の配線回路基板における複数の配線パターンおよび複数のテスト端子の詳細を示す平面図である。
符号の説明
１ 配線回路基板
１１ 実装部
１２，１２ａ〜１２ｆ 配線パターン
２１ 実装領域
２２ インナーリード部
２３ アウターリード部
ＢＩＬ ベース絶縁層
ＣＩＬ カバー絶縁層
Ｔ，Ｔａ〜Ｔｆ テスト端子
Ｗ１〜Ｗ６ 間隔

Claims (4)

  1. 電子部品が実装されるべき実装領域および電子部品が実装されない非実装領域を有する配線回路基板であって、
    前記実装領域および前記非実装領域を有する絶縁層と、
    前記絶縁層上の前記実装領域内から前記非実装領域内へ形成される複数の配線パターンとを備え、
    前記非実装領域における前記複数の配線パターンの端部が一方の側方に幅広となることにより複数のテスト用端子部がそれぞれ形成され、
    前記複数のテスト用端子部側の前記複数の配線パターンの部分は互いに平行に配列され、
    前記複数の配線パターンは、各々が２以上の所定数の配線パターンを含む複数のグループに区分され、
    各グループ内の前記所定数のテスト用端子部は、配線パターンの長さ方向に沿って配列され、各グループ内で前記実装領域から最も離れたテスト用端子部と他の隣接するグループ内の最も近接する配線パターンとの間の間隔は、各グループ内で前記実装領域に最も近いテスト用端子部と前記他の隣接するグループ内の最も近接する配線パターンとの間の間隔よりも大きいことを特徴とする配線回路基板。
  2. 各グループ内の前記所定数のテスト用端子部と前記他の隣接するグループ内の最も近接する配線パターンとの間の間隔は、前記実装領域から離れるほど大きくなることを特徴とする請求項１記載の配線回路基板。
  3. 電子部品が実装されるべき実装領域および電子部品が実装されない非実装領域を有する配線回路基板の製造方法であって、
    前記実装領域および前記非実装領域を有する絶縁層上に、前記実装領域内から前記非実装領域内へ延びる複数の配線パターンが形成されるべき領域を除いてレジストパターンを形成する工程と、
    前記レジストパターンが形成された領域を除いて前記絶縁層上に導体層を形成する工程と、
    前記レジストパターンを除去することにより前記絶縁層上に前記複数の配線パターンを形成する工程とを備え、
    前記非実装領域における前記複数の配線パターンの端部が一方の側方に幅広となることにより複数のテスト用端子部がそれぞれ形成され、
    前記複数のテスト用端子部側の前記複数の配線パターンの部分は互いに平行に配列され、
    前記複数の配線パターンは、各々が２以上の所定数の配線パターンを含む複数のグループに区分され、
    各グループ内の前記所定数のテスト用端子部は、配線パターンの長さ方向に沿って配列され、
    前記レジストパターンを形成する工程において、各グループ内で前記実装領域から最も離れたテスト用端子部と他の隣接するグループ内の最も近接する配線パターンとの間の間隔が各グループ内で前記実装領域に最も近いテスト用端子部と前記他の隣接するグループ内の最も近接する配線パターンとの間の間隔よりも大きくなるように前記レジストパターンを形成することを特徴とする配線回路基板の製造方法。
  4. 前記レジストパターンを形成する工程において、各グループ内の前記所定数のテスト用端子部と前記他の隣接するグループ内の最も近接する配線パターンとの間の間隔が前記実装領域から離れるほど大きくなるように前記レジストパターンを形成することを特徴とする請求項３記載の配線回路基板の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018034525A1 (ko) * 2016-08-18 2018-02-22 스템코 주식회사 연성 회로 기판
CN113438802A (zh) * 2021-07-27 2021-09-24 友达光电（苏州）有限公司 软性电路板与应用其的显示装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102209433A (zh) * 2010-03-30 2011-10-05 鸿富锦精密工业（深圳）有限公司 电路板引脚布局架构
KR102178791B1 (ko) 2014-01-02 2020-11-13 삼성전자주식회사 반도체 패키지 기판 및 이를 포함하는 반도체 패키지
CN114255683B (zh) * 2021-12-21 2024-03-22 武汉华星光电技术有限公司 显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001358417A (ja) * 2000-06-12 2001-12-26 Nec Corp フレキシブル配線基板及びその製造方法並びに表示装置
JP2004095756A (ja) * 2002-08-30 2004-03-25 Seiko Instruments Inc 半導体パッケージおよびその製造方法、並びに電子装置
JP2005142604A (ja) * 2005-03-02 2005-06-02 Nitto Denko Corp Ｔａｂ用テープキャリアの製造方法
JP2006228761A (ja) * 2005-02-15 2006-08-31 Matsushita Electric Ind Co Ltd Ｔａｂテープおよびｔａｂテープの製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2500785B2 (ja) * 1993-09-20 1996-05-29 日本電気株式会社 半導体パッケ―ジ用フィルムキャリアテ−プ及びこれを用いた半導体装置
JP2812303B2 (ja) * 1996-07-04 1998-10-22 日本電気株式会社 Ｔａｂテープ半導体装置
JPH1126919A (ja) * 1997-06-30 1999-01-29 Fuji Photo Film Co Ltd プリント配線板
KR100439128B1 (ko) * 2002-04-16 2004-07-07 삼성전자주식회사 테이프 캐리어 패키지용 탭 테이프
JP4641141B2 (ja) * 2003-05-28 2011-03-02 ルネサスエレクトロニクス株式会社 半導体装置、ｔｃｐ型半導体装置、ｔｃｐ用テープキャリア、プリント配線基板
JP4146290B2 (ja) * 2003-06-06 2008-09-10 株式会社ルネサステクノロジ 半導体装置
JP2005333028A (ja) * 2004-05-20 2005-12-02 Nitto Denko Corp 配線回路基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001358417A (ja) * 2000-06-12 2001-12-26 Nec Corp フレキシブル配線基板及びその製造方法並びに表示装置
JP2004095756A (ja) * 2002-08-30 2004-03-25 Seiko Instruments Inc 半導体パッケージおよびその製造方法、並びに電子装置
JP2006228761A (ja) * 2005-02-15 2006-08-31 Matsushita Electric Ind Co Ltd Ｔａｂテープおよびｔａｂテープの製造方法
JP2005142604A (ja) * 2005-03-02 2005-06-02 Nitto Denko Corp Ｔａｂ用テープキャリアの製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018034525A1 (ko) * 2016-08-18 2018-02-22 스템코 주식회사 연성 회로 기판
CN113438802A (zh) * 2021-07-27 2021-09-24 友达光电（苏州）有限公司 软性电路板与应用其的显示装置
CN113438802B (zh) * 2021-07-27 2022-05-20 友达光电（苏州）有限公司 软性电路板与应用其的显示装置

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