JPH0252262A - マルチチップパッケージの電気検査方法 - Google Patents
マルチチップパッケージの電気検査方法Info
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- JPH0252262A JPH0252262A JP63203421A JP20342188A JPH0252262A JP H0252262 A JPH0252262 A JP H0252262A JP 63203421 A JP63203421 A JP 63203421A JP 20342188 A JP20342188 A JP 20342188A JP H0252262 A JPH0252262 A JP H0252262A
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- Japan
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- electrodes
- chip components
- chip
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Links
- 238000000034 method Methods 0.000 title claims description 11
- 238000007689 inspection Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000012360 testing method Methods 0.000 abstract description 9
- 238000013461 design Methods 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 238000005259 measurement Methods 0.000 abstract 1
- 238000011161 development Methods 0.000 description 7
- 238000012356 Product development Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明はマルチチップパッケージの電気検査方法に係り
、特に専用LSI素子をチップ部品として搭載封有して
成るマルチチップパッケージの電気的機能や電気的接続
を検査する方法に関する。
、特に専用LSI素子をチップ部品として搭載封有して
成るマルチチップパッケージの電気的機能や電気的接続
を検査する方法に関する。
(従来の技術)
電気回路乃至電気部品の小形化及び高性能化を目的とし
て、専用LSI素子を含む複数個のICチップ部品を搭
載、封有して成るマルチチップパッケージが開発されて
いる。即ち電極相互及び電極と入出カソード端子とを電
気的に接続した状態で超LSI素子を含むICチップ部
品を絶縁基板の所定面に搭載乃至実装し、これらICチ
ップ部品を例えばキャップで覆うように封有するととも
に前記搭載封有せしめたICチップ部品の電極と電気的
に接続する露出電極を前記絶縁基板の裏面に配設した構
造のマルチチップパッケージが開発されている。しかし
て前記マルチチップパッケージについては、マルチチッ
プパッケージの人カソードを介して所定の信号パターン
を入力し、出カソードを介して出カバターンを検査する
ことによって所要の電気検査を行っている。
て、専用LSI素子を含む複数個のICチップ部品を搭
載、封有して成るマルチチップパッケージが開発されて
いる。即ち電極相互及び電極と入出カソード端子とを電
気的に接続した状態で超LSI素子を含むICチップ部
品を絶縁基板の所定面に搭載乃至実装し、これらICチ
ップ部品を例えばキャップで覆うように封有するととも
に前記搭載封有せしめたICチップ部品の電極と電気的
に接続する露出電極を前記絶縁基板の裏面に配設した構
造のマルチチップパッケージが開発されている。しかし
て前記マルチチップパッケージについては、マルチチッ
プパッケージの人カソードを介して所定の信号パターン
を入力し、出カソードを介して出カバターンを検査する
ことによって所要の電気検査を行っている。
(発明が解決しようとする課題)
ところで最近の半導体技術の進歩に伴い高集積化された
LSIが開発されて来ており、専用LSI素子を搭載し
たマルチチップパッケージにおいてはその回路規模も膨
大化して来ている一方、マルチチップパッケージの信頼
性を確保すべく十分に不良を検出しうる電気検査方法が
要望されている。つまり上記入カソードを介して所定の
信号パターンを入力し、出カソードを介して出力される
出カバターンから電気検査を行う方法に準拠した場合に
は信号パターンが長大且つ複雑なものとなるためその信
号パターンの開発選択に多くの時間と労力を要するため
マルチチップパッケージの製品開発の遅延、開発費の増
大を招来しているのが現状である。
LSIが開発されて来ており、専用LSI素子を搭載し
たマルチチップパッケージにおいてはその回路規模も膨
大化して来ている一方、マルチチップパッケージの信頼
性を確保すべく十分に不良を検出しうる電気検査方法が
要望されている。つまり上記入カソードを介して所定の
信号パターンを入力し、出カソードを介して出力される
出カバターンから電気検査を行う方法に準拠した場合に
は信号パターンが長大且つ複雑なものとなるためその信
号パターンの開発選択に多くの時間と労力を要するため
マルチチップパッケージの製品開発の遅延、開発費の増
大を招来しているのが現状である。
[発明の構成コ
(課題を解決するための手段)
本発明方法によれば前記マルチチップパッケージの電気
検査を行うに当り、搭載されている専用LSIを含む各
チップ部品の電極と電気的に接続された露出電極及び入
出カソードを介してチップ部品例々の電気検査を行うと
ともに電極相互及び入出カソードの電気的接続の検査を
行うに当り専用超LSI素子についてはその専用LSI
素子開発時のソフトウェア(テストプログラム、接続デ
ータなど)を適用することを骨子とする。
検査を行うに当り、搭載されている専用LSIを含む各
チップ部品の電極と電気的に接続された露出電極及び入
出カソードを介してチップ部品例々の電気検査を行うと
ともに電極相互及び入出カソードの電気的接続の検査を
行うに当り専用超LSI素子についてはその専用LSI
素子開発時のソフトウェア(テストプログラム、接続デ
ータなど)を適用することを骨子とする。
(作用)
専用LSI素子を含む複数個のICチップ部品を搭載乃
至実装して成る上記構成のマルチチップパッケージにつ
いて露出電極を介して各ICチップ部品の電気検査、電
気的接続の検査を行うに当り、特に専用LSI素子の電
気検査にはその専用LSI素子の初期データを適用する
。つまり専用LSI素子について新規なテストプログラ
ム乃至ソフトの開発を要せずに所要の電気検査を簡略化
して行う。
至実装して成る上記構成のマルチチップパッケージにつ
いて露出電極を介して各ICチップ部品の電気検査、電
気的接続の検査を行うに当り、特に専用LSI素子の電
気検査にはその専用LSI素子の初期データを適用する
。つまり専用LSI素子について新規なテストプログラ
ム乃至ソフトの開発を要せずに所要の電気検査を簡略化
して行う。
(実施例)
以下本発明の詳細な説明する。先ず専用LSI素子を含
む複数個のICチップ部品を搭載乃至実装して成る例え
ば第1図乃至第3図に示すようなマルチチップパッケー
ジを用意する。第1図は上面図、第2図は側面図、第3
図は下面図であり、1は絶縁基板、2はキャップで前記
絶縁基板1の所定面に搭載、実装されたICチップ部品
を封有する役割を果している。また3は前記ICチップ
部品の電極にそれぞれ電気的に接続した人出カリード端
子、4は同じ<ICチップ部品の電極にそれぞれ電気的
に接続する露出電極である。次いて前記マルチチップパ
ッケージについてICチップ部品の電極相互の電気的接
続の検査及び人出カリードの電気的接続の検査を行う一
方、前記ICチップ部品中、専用LSI素子以外のIC
チップ部品個々について前記露出電極4及び入出力リド
端子3を介して所定の電気検査を行う。つまり所定のテ
ストプログラムによって制御された電気信号(信号パタ
ーン)を入出力にそれらICチップ部品個々(専用LS
I素子を除く)の電気検査を行う。しかる後残りのIC
チップ部品即ち専用LSI素子個々について、各専用L
SI素子自体の製品化時点乃至設計仕様時点におけるテ
ストプログラムによって制御された電気信号(信号パタ
ーン)をそれぞれ入出力して、専用LSI素子個々の電
気検査を行う。かくして前記構成のマルチチップパッケ
ージについて所要の電気検査が行われる。
む複数個のICチップ部品を搭載乃至実装して成る例え
ば第1図乃至第3図に示すようなマルチチップパッケー
ジを用意する。第1図は上面図、第2図は側面図、第3
図は下面図であり、1は絶縁基板、2はキャップで前記
絶縁基板1の所定面に搭載、実装されたICチップ部品
を封有する役割を果している。また3は前記ICチップ
部品の電極にそれぞれ電気的に接続した人出カリード端
子、4は同じ<ICチップ部品の電極にそれぞれ電気的
に接続する露出電極である。次いて前記マルチチップパ
ッケージについてICチップ部品の電極相互の電気的接
続の検査及び人出カリードの電気的接続の検査を行う一
方、前記ICチップ部品中、専用LSI素子以外のIC
チップ部品個々について前記露出電極4及び入出力リド
端子3を介して所定の電気検査を行う。つまり所定のテ
ストプログラムによって制御された電気信号(信号パタ
ーン)を入出力にそれらICチップ部品個々(専用LS
I素子を除く)の電気検査を行う。しかる後残りのIC
チップ部品即ち専用LSI素子個々について、各専用L
SI素子自体の製品化時点乃至設計仕様時点におけるテ
ストプログラムによって制御された電気信号(信号パタ
ーン)をそれぞれ入出力して、専用LSI素子個々の電
気検査を行う。かくして前記構成のマルチチップパッケ
ージについて所要の電気検査が行われる。
なお上記においては専用LSI素子を含むICチップ部
品複数個を搭載、実装して成るマルチチップパッケージ
の電気検査に当って電極相互及び入出カソードの接続系
の電気検査、専用LSI素子の電気検査の順で所要の電
気検査を行ったが検査順序は前記順序に限定されず適宜
変更してもよい。
品複数個を搭載、実装して成るマルチチップパッケージ
の電気検査に当って電極相互及び入出カソードの接続系
の電気検査、専用LSI素子の電気検査の順で所要の電
気検査を行ったが検査順序は前記順序に限定されず適宜
変更してもよい。
[発明の効果]
上記の如く本発明に係るマルチチップパツケジの電気検
査方法によれば、マルチチップパッケージの種別毎に、
新たにテストプログラム乃至ソフトなどの開発を要せず
に容易に所要の電気検査を行いうる。つまり専用LSI
素子を含むICチップ部品を搭載乃至実装したマルチチ
ップパッケージの電気検査乃至特性評価において、一般
ICチップ部品については開発製品化時(初期データ)
のテストプログラムを適用するため上記電気検査は低コ
ストで行いうるし、また検査時間も全体として短縮でき
る。このことは特注のマルチチップパッケージの開発、
製品化の期間短縮及び開発費なとの低減化に寄与し、実
用上多くの利点をもたらすものと言える。
査方法によれば、マルチチップパッケージの種別毎に、
新たにテストプログラム乃至ソフトなどの開発を要せず
に容易に所要の電気検査を行いうる。つまり専用LSI
素子を含むICチップ部品を搭載乃至実装したマルチチ
ップパッケージの電気検査乃至特性評価において、一般
ICチップ部品については開発製品化時(初期データ)
のテストプログラムを適用するため上記電気検査は低コ
ストで行いうるし、また検査時間も全体として短縮でき
る。このことは特注のマルチチップパッケージの開発、
製品化の期間短縮及び開発費なとの低減化に寄与し、実
用上多くの利点をもたらすものと言える。
添附図は本発明に係る電気検査方法を適用したマルチチ
ップパッケージの構成例を示したもので第1図は上面図
、第2図は側面図、第3図は下面図である。 1・・・絶縁基板 2・・・キャップ 3・・・入出カソード端子 4・・・露出電極
ップパッケージの構成例を示したもので第1図は上面図
、第2図は側面図、第3図は下面図である。 1・・・絶縁基板 2・・・キャップ 3・・・入出カソード端子 4・・・露出電極
Claims (1)
- 絶縁基板の所定面に各電極が相互に電気的に接続される
一方、入出カソード端子に電気的に接続された専用LS
I素子を含むチップ部品が搭載封有され且つ前記チップ
部品の電極と電気的に接続された露出電極を備えて成る
マルチチップパッケージの電気検査方法であって、前記
露出電極及び入出力リードを介して前記チップ部品個々
の電気検査、電極相互の電気的接続検査及び入出力リー
ドの電気的接続検査を行うに当り、前記専用LSI素子
の電気検査にはその専用LSI素子開発時のソフトウェ
アを適用して行うことを特徴とするマルチチップパッケ
ージの電気検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63203421A JPH0252262A (ja) | 1988-08-16 | 1988-08-16 | マルチチップパッケージの電気検査方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63203421A JPH0252262A (ja) | 1988-08-16 | 1988-08-16 | マルチチップパッケージの電気検査方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0252262A true JPH0252262A (ja) | 1990-02-21 |
Family
ID=16473798
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63203421A Pending JPH0252262A (ja) | 1988-08-16 | 1988-08-16 | マルチチップパッケージの電気検査方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0252262A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5754410A (en) * | 1996-09-11 | 1998-05-19 | International Business Machines Corporation | Multi-chip module with accessible test pads |
US6081024A (en) * | 1996-07-04 | 2000-06-27 | Nec Corporation | TAB tape semiconductor device |
-
1988
- 1988-08-16 JP JP63203421A patent/JPH0252262A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6081024A (en) * | 1996-07-04 | 2000-06-27 | Nec Corporation | TAB tape semiconductor device |
US5754410A (en) * | 1996-09-11 | 1998-05-19 | International Business Machines Corporation | Multi-chip module with accessible test pads |
US6094056A (en) * | 1996-09-11 | 2000-07-25 | International Business Machines Corporation | Multi-chip module with accessible test pads and test fixture |
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