JPH01276735A - 集積回路素子ウエハ - Google Patents
集積回路素子ウエハInfo
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- JPH01276735A JPH01276735A JP63106184A JP10618488A JPH01276735A JP H01276735 A JPH01276735 A JP H01276735A JP 63106184 A JP63106184 A JP 63106184A JP 10618488 A JP10618488 A JP 10618488A JP H01276735 A JPH01276735 A JP H01276735A
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- 238000005259 measurement Methods 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 238000012360 testing method Methods 0.000 claims abstract description 22
- 239000000523 sample Substances 0.000 description 21
- 230000000694 effects Effects 0.000 description 5
- 241001422033 Thestylus Species 0.000 description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 2
- 238000002679 ablation Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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-
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
°〔産業上の利用分野〕
この発明は半導体ウェハの状態でその特性試験を有利に
行うことのできる半導体集積回路素子ウェハに関する。
行うことのできる半導体集積回路素子ウェハに関する。
第3図は従来の技術による半導体ウェハを示す平面図で
あって、半導体ウェハの各チップ1は所定の例えば10
0μmの幅Aを持ったダイシングライン2で区画され、
各チップ1の周辺近くには入力及び出力のためのボンデ
ィングパッド3がピッチBで多数設けられている。ウェ
ハプロセスが完了した半導体ウェハはプローブカード(
プローブボードともいわれる)を使用して各チップの電
気的特性試験を行った後に、前記ダイシングライン2を
グイシングソウで切って各チップに分離する。前記のプ
ローブカードはチップ1の大きさに対応して多数の針を
備え、この針を同時に前記ボンディングパッド3上に接
触させて各チップの特性試験を行う。
あって、半導体ウェハの各チップ1は所定の例えば10
0μmの幅Aを持ったダイシングライン2で区画され、
各チップ1の周辺近くには入力及び出力のためのボンデ
ィングパッド3がピッチBで多数設けられている。ウェ
ハプロセスが完了した半導体ウェハはプローブカード(
プローブボードともいわれる)を使用して各チップの電
気的特性試験を行った後に、前記ダイシングライン2を
グイシングソウで切って各チップに分離する。前記のプ
ローブカードはチップ1の大きさに対応して多数の針を
備え、この針を同時に前記ボンディングパッド3上に接
触させて各チップの特性試験を行う。
前記のプローブカードの針のピッチは例えば100μm
が限界とされるが、前記ボンディングパッド3のピッチ
Bが針の限界ピッチより狭い場合には、触針を変えるた
めに針を持ち上げプローブカードを微小移動させ再接触
させるようにして数度に分割して測定しなければならな
いという問題点がある。そして分割測定の場合でも、針
とボンディングパッド3とを接触させる時には、両者の
相対位置に誤差が存在するために、ボンディングパッド
3のサイズは一辺の長さが例えば60μm以上である必
要があり、多数のボンディングパッドを有するものでは
チップのサイズが大きくなるという問題点がある。
が限界とされるが、前記ボンディングパッド3のピッチ
Bが針の限界ピッチより狭い場合には、触針を変えるた
めに針を持ち上げプローブカードを微小移動させ再接触
させるようにして数度に分割して測定しなければならな
いという問題点がある。そして分割測定の場合でも、針
とボンディングパッド3とを接触させる時には、両者の
相対位置に誤差が存在するために、ボンディングパッド
3のサイズは一辺の長さが例えば60μm以上である必
要があり、多数のボンディングパッドを有するものでは
チップのサイズが大きくなるという問題点がある。
この発明は、針の限界ピッチと相対接触位置誤差とに無
関係にボンディングパッドのピッチとサイズを小さくす
ることができ半導体ウェハの状態でその特性試験を行い
得る集積回路素子ウェハを提供することを目的とする。
関係にボンディングパッドのピッチとサイズを小さくす
ることができ半導体ウェハの状態でその特性試験を行い
得る集積回路素子ウェハを提供することを目的とする。
この発明は前記の目的を達成するために、半導°体つェ
ハに複数個の集積回路をまづ一定間隔に配置形成し、各
集積回路間を前記半導体ウェハから個々の集積回路チッ
プに切断分離するためのダイシングラインとした集積回
路素子ウェハにおいて、各集積回路の複数のボンディン
グパッドを接続し、各集積回路の特性試験に供される測
定パッドを前記ダイシングライン上に設けるように構成
する。
ハに複数個の集積回路をまづ一定間隔に配置形成し、各
集積回路間を前記半導体ウェハから個々の集積回路チッ
プに切断分離するためのダイシングラインとした集積回
路素子ウェハにおいて、各集積回路の複数のボンディン
グパッドを接続し、各集積回路の特性試験に供される測
定パッドを前記ダイシングライン上に設けるように構成
する。
複数のボンディングパッド3毎に1個の測定パッド4を
設けるのでボンディングパッド3の数より測定パッド数
を小さくすることができ、プローブカードの針の限界ピ
ッチよりピッチBが、小さくても測定パッドのピッチC
を太き(とることができる。従ってウェハの状態でのプ
ローブテストにおいてプローブカードの針を1回で全て
の測定パッド4に接触させ、その状態プローブテストの
試験プログラムを進行させ全てのボンディングパッド3
の試験を1回の触針で完了する。また針とウェハの相対
接触位置誤差に関し、測定パッド4のサイズは充分大き
くでき、ボンディングパッド3のサイズは無関係となる
のでボンディングパッド3のサイズを縮小してチップサ
イズを縮小できる。ボンディングパッド3の引出配線5
による短絡個所はプローブテスト後のダイシングによる
切除領域7にあって、ボンディングパッド3はチップ化
後は独立し、また測定パッド4はダイシングライン2に
位置させるのでチップサイズの増大にはならない。
設けるのでボンディングパッド3の数より測定パッド数
を小さくすることができ、プローブカードの針の限界ピ
ッチよりピッチBが、小さくても測定パッドのピッチC
を太き(とることができる。従ってウェハの状態でのプ
ローブテストにおいてプローブカードの針を1回で全て
の測定パッド4に接触させ、その状態プローブテストの
試験プログラムを進行させ全てのボンディングパッド3
の試験を1回の触針で完了する。また針とウェハの相対
接触位置誤差に関し、測定パッド4のサイズは充分大き
くでき、ボンディングパッド3のサイズは無関係となる
のでボンディングパッド3のサイズを縮小してチップサ
イズを縮小できる。ボンディングパッド3の引出配線5
による短絡個所はプローブテスト後のダイシングによる
切除領域7にあって、ボンディングパッド3はチップ化
後は独立し、また測定パッド4はダイシングライン2に
位置させるのでチップサイズの増大にはならない。
第1図はこの発明の実施例に係る半導体ウェハの平面図
であり、第2図は異る実施例に係る半導体ウェハの平面
図である。
であり、第2図は異る実施例に係る半導体ウェハの平面
図である。
第1図において、半導体ウェハの各チップ1を区画する
ダイシングライン2の近傍には測定パッド4が設けられ
、この測定パッド4の各1には引出配線5によって複数
のボンディングパッド3が接続されている。図示の左端
の測定パッド4には2個のボンディングパッド3が、左
から2番目の測定パッド4には3個のボンディングパッ
ド3が接続され、それぞれ引出配線5が短絡個所6aを
備えている。図示の右端の測定パッド4には上方のチッ
プ1と下方のチップ1との各1のボンディングパッド3
が各1の引出配線5で接続され、この場合には測定パッ
ド4そのものが短絡個所6bとなっている。前記短絡個
所6(6a、6b)は全て、後述するプローブテスト後
にダイシングソウで各チップに分離する時にダイシング
ソウにより切除される切除領域7に配置されているので
、ダイシング後には測定パッド4で相互に接続されてい
たボンディングパッド3は電気的に独立する。
ダイシングライン2の近傍には測定パッド4が設けられ
、この測定パッド4の各1には引出配線5によって複数
のボンディングパッド3が接続されている。図示の左端
の測定パッド4には2個のボンディングパッド3が、左
から2番目の測定パッド4には3個のボンディングパッ
ド3が接続され、それぞれ引出配線5が短絡個所6aを
備えている。図示の右端の測定パッド4には上方のチッ
プ1と下方のチップ1との各1のボンディングパッド3
が各1の引出配線5で接続され、この場合には測定パッ
ド4そのものが短絡個所6bとなっている。前記短絡個
所6(6a、6b)は全て、後述するプローブテスト後
にダイシングソウで各チップに分離する時にダイシング
ソウにより切除される切除領域7に配置されているので
、ダイシング後には測定パッド4で相互に接続されてい
たボンディングパッド3は電気的に独立する。
前記の半導体ウェハの特性試験においては、各チップ1
毎の隣り合う測定パッド4のピッチCは図示のものでは
ボンディングパッド3のピッチBの約3倍になり、1個
の測定パッドにN個のボンディングパッド3を接続する
とすれば、CはBの約N倍に大きくなる。従ってピッチ
Bがプローブカードの針の限界ピッチより小さくてもピ
ッチCは針の限界ピッチより充分大きくすることができ
、半導体ウェハの状態で各チッププローブカードの針を
1回で全ての測定パッド4に接触させる。そしてその状
態でプローブカード側の試験プログラムを進行させて、
全てのボンディングパッド3の試験を完了する。
毎の隣り合う測定パッド4のピッチCは図示のものでは
ボンディングパッド3のピッチBの約3倍になり、1個
の測定パッドにN個のボンディングパッド3を接続する
とすれば、CはBの約N倍に大きくなる。従ってピッチ
Bがプローブカードの針の限界ピッチより小さくてもピ
ッチCは針の限界ピッチより充分大きくすることができ
、半導体ウェハの状態で各チッププローブカードの針を
1回で全ての測定パッド4に接触させる。そしてその状
態でプローブカード側の試験プログラムを進行させて、
全てのボンディングパッド3の試験を完了する。
第2図においては、隣接するボンディングパッド3aと
3bとを多層配線により異る測定パッド4に接続する。
3bとを多層配線により異る測定パッド4に接続する。
この構造によれば隣接するボンディングパッド3a、3
bはプローブテストにおいても独立しているのでショー
トテストが行える。
bはプローブテストにおいても独立しているのでショー
トテストが行える。
この発明は半導体ウェハに複数個の集積回路をまづ一定
間隔に配置形成し、各集積回路間を前記半導体ウェハか
ら個々の集積回路チップに切断分離するためのダイシン
グラインとした集積回路素子ウェハにおいて、各集積回
路の複数のボンディングパッドを接続し、各集積回路の
特性試験に供される測定パッドを前記ダイシングライン
上に設けるように構成したので、半導体ウェハの状態で
各チップにプローブカードの針を接触させて行うプロー
ブテストにおいて、針の限界ピッチと相対接触位置誤差
に関してボンディングパッドのピッチとサイズが無関係
となり、ボンディングパッドのピンチとサイズを縮小す
ることができてチップサイズを縮小できるという効果が
あり、しがも触針を1回行うだけでプローブテストの試
験プログラムを進行させて1チップ分の試験を完了させ
るのでプローブテストが早くなるという効果がある。
間隔に配置形成し、各集積回路間を前記半導体ウェハか
ら個々の集積回路チップに切断分離するためのダイシン
グラインとした集積回路素子ウェハにおいて、各集積回
路の複数のボンディングパッドを接続し、各集積回路の
特性試験に供される測定パッドを前記ダイシングライン
上に設けるように構成したので、半導体ウェハの状態で
各チップにプローブカードの針を接触させて行うプロー
ブテストにおいて、針の限界ピッチと相対接触位置誤差
に関してボンディングパッドのピッチとサイズが無関係
となり、ボンディングパッドのピンチとサイズを縮小す
ることができてチップサイズを縮小できるという効果が
あり、しがも触針を1回行うだけでプローブテストの試
験プログラムを進行させて1チップ分の試験を完了させ
るのでプローブテストが早くなるという効果がある。
そして測定パッドをダイシングラインに配置してチップ
サイズを増大させることがなく、チップ化後には短絡個
所が切除されて各ボンディングパッドは本来の独立した
ものになるので、デバイスの回路構成には何ら影響しな
い。
サイズを増大させることがなく、チップ化後には短絡個
所が切除されて各ボンディングパッドは本来の独立した
ものになるので、デバイスの回路構成には何ら影響しな
い。
第1図はこの発明の実施例に係る半導体ウェハの平面図
であり、第2図は異る実施例に係る半導体ウェハの平面
図であり、第3図は従来の技術に係る半導体ウェハの平
面図である。 1・・・チップ、2・・・ダイシングライン、3・・・
ボンディングパッド、4・・・測定パッド。
であり、第2図は異る実施例に係る半導体ウェハの平面
図であり、第3図は従来の技術に係る半導体ウェハの平
面図である。 1・・・チップ、2・・・ダイシングライン、3・・・
ボンディングパッド、4・・・測定パッド。
Claims (1)
- 1)半導体ウェハに複数個の集積回路をまづ一定間隔に
配置形成し、各集積回路間を前記半導体ウェハから個々
の集積回路チップに切断分離するためのダイシングライ
ンとした集積回路素子ウェハにおいて、各集積回路の複
数のボンディングパッドを接続し、各集積回路の特性試
験に供される測定パッドを前記ダイシングライン上に設
けることを特徴とする集積回路素子ウェハ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63106184A JPH01276735A (ja) | 1988-04-28 | 1988-04-28 | 集積回路素子ウエハ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63106184A JPH01276735A (ja) | 1988-04-28 | 1988-04-28 | 集積回路素子ウエハ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01276735A true JPH01276735A (ja) | 1989-11-07 |
Family
ID=14427127
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63106184A Pending JPH01276735A (ja) | 1988-04-28 | 1988-04-28 | 集積回路素子ウエハ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01276735A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03214638A (ja) * | 1990-01-19 | 1991-09-19 | Toshiba Corp | 半導体ウェハ |
US5285082A (en) * | 1989-11-08 | 1994-02-08 | U.S. Philips Corporation | Integrated test circuits having pads provided along scribe lines |
WO2002009153A2 (en) * | 2000-07-21 | 2002-01-31 | Koninklijke Philips Electronics N.V. | Method of fabricating integrated circuits, providing improved so-called 'saw bow' conductive tracks |
JP2007234933A (ja) * | 2006-03-02 | 2007-09-13 | Ricoh Co Ltd | 半導体ウエハ、半導体装置及び半導体装置の製造方法 |
US7372072B2 (en) * | 2004-12-15 | 2008-05-13 | Infineon Technologies Ag | Semiconductor wafer with test structure |
JP2016105463A (ja) * | 2014-11-19 | 2016-06-09 | 株式会社デンソー | 半導体ウェハおよび半導体装置の製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03156420A (ja) * | 1989-11-15 | 1991-07-04 | Hitachi Ltd | 液晶ディスプレイ |
JPH05127822A (ja) * | 1991-10-30 | 1993-05-25 | Daicel Chem Ind Ltd | タツチパネル |
-
1988
- 1988-04-28 JP JP63106184A patent/JPH01276735A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03156420A (ja) * | 1989-11-15 | 1991-07-04 | Hitachi Ltd | 液晶ディスプレイ |
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2002009153A3 (en) * | 2000-07-21 | 2003-09-04 | Koninkl Philips Electronics Nv | Method of fabricating integrated circuits, providing improved so-called 'saw bow' conductive tracks |
US7372072B2 (en) * | 2004-12-15 | 2008-05-13 | Infineon Technologies Ag | Semiconductor wafer with test structure |
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JP2016105463A (ja) * | 2014-11-19 | 2016-06-09 | 株式会社デンソー | 半導体ウェハおよび半導体装置の製造方法 |
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