JPH04117717A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04117717A JPH04117717A JP23780290A JP23780290A JPH04117717A JP H04117717 A JPH04117717 A JP H04117717A JP 23780290 A JP23780290 A JP 23780290A JP 23780290 A JP23780290 A JP 23780290A JP H04117717 A JPH04117717 A JP H04117717A
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- Japan
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- power supply
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- level
- inverter
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000001514 detection method Methods 0.000 claims abstract description 13
- 239000003990 capacitor Substances 0.000 abstract description 3
- 230000008878 coupling Effects 0.000 abstract description 3
- 238000010168 coupling process Methods 0.000 abstract description 3
- 238000005859 coupling reaction Methods 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000630 rising effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に関し、特にその電源立
ち上げ検知回路の改良を図ったものに関するものである
。
ち上げ検知回路の改良を図ったものに関するものである
。
第２図は、従来の電源立ち上げ検知回路の回路図であり
、図において、Ｑ、はソースを電源にゲートをＧＮＤに
ドレインをＡ点に接続した、プルアップ用素子としての
ＰチャネルＭＯＳトランジスタ、Ｑ２はドレインとゲー
トをＡ点にソースを０点に接続したＮチャネルＭＯＳト
ランジスタ、Ｑ３はドレインとゲートを０点にソースを
ＧＮＤに接続したＮチャネルＭＯＳトランジスタであり
、このように接続されたＮチャネルＭＯ３）ランジスタ
Ｑ、、Ｑ、によりダイオード素子か構成されている。ま
た、Ｔ、は入力をＡ点に出力をＢ点にそれぞれ接続した
インバータである。
、図において、Ｑ、はソースを電源にゲートをＧＮＤに
ドレインをＡ点に接続した、プルアップ用素子としての
ＰチャネルＭＯＳトランジスタ、Ｑ２はドレインとゲー
トをＡ点にソースを０点に接続したＮチャネルＭＯＳト
ランジスタ、Ｑ３はドレインとゲートを０点にソースを
ＧＮＤに接続したＮチャネルＭＯＳトランジスタであり
、このように接続されたＮチャネルＭＯ３）ランジスタ
Ｑ、、Ｑ、によりダイオード素子か構成されている。ま
た、Ｔ、は入力をＡ点に出力をＢ点にそれぞれ接続した
インバータである。
次に動作について説明する。
まず電源（Ｖｃｃ）か立ち上かり始めると、Ｐチャネル
ＭＯＳトランジスタＱ１はゲートかＧＮＤに接続されて
おり、導通状態となっているか、ＮチャネルＭＯ３）ラ
ンジスタＱ２．Ｑ、はＡ点の電位かしきい値を越えるま
で導通しないので、第４図に示すようにＡ点の電位はト
ランジスタＱ２、Ｑ、が導通し始める電位までＶｃｃに
追従して上昇する。
ＭＯＳトランジスタＱ１はゲートかＧＮＤに接続されて
おり、導通状態となっているか、ＮチャネルＭＯ３）ラ
ンジスタＱ２．Ｑ、はＡ点の電位かしきい値を越えるま
で導通しないので、第４図に示すようにＡ点の電位はト
ランジスタＱ２、Ｑ、が導通し始める電位までＶｃｃに
追従して上昇する。
この間、Ａ点の電位は立ち上かり始めているＶＣＣとほ
ぼ同電位なので、インバータＴ、はＡ点をハイレベルと
みなし、Ｂ点にロウレベルを出力する。さらにＡ点電位
か上がり続けるとトランジスタＱ、、Ｑ、か導通し始め
、もはや上述のようにＶｃｃに追従してＡ点電位は上昇
しなくなる。
ぼ同電位なので、インバータＴ、はＡ点をハイレベルと
みなし、Ｂ点にロウレベルを出力する。さらにＡ点電位
か上がり続けるとトランジスタＱ、、Ｑ、か導通し始め
、もはや上述のようにＶｃｃに追従してＡ点電位は上昇
しなくなる。
ＶｃｃとＡ点電位の差がひらきはじめると、インバータ
Ｔ、はＡ点をロウレベルとみなし、出力Ｂにハイを出力
する。つまり、電源の立ち上かりを検知し、その検知出
力として一定期間出力Ｂにロウレベルを出力する。
Ｔ、はＡ点をロウレベルとみなし、出力Ｂにハイを出力
する。つまり、電源の立ち上かりを検知し、その検知出
力として一定期間出力Ｂにロウレベルを出力する。
そしてこの検知信号は、例えば半導体メモリ装置の場合
、そのラッチを初期化するためのパルスとして使用され
る。
、そのラッチを初期化するためのパルスとして使用され
る。
従来の電源立ち上がり検知回路は以上のように構成され
ているので、電源の立ち上かりか例えは数十μｓまでで
あれば、十分検出できるか、第５図に示すように数十μ
ｓないし１μｓ以下の早い立ち上かりになると、トラン
ジスタＱ１かＡ点を充電する時間か足りず、インバータ
Ｔ１は出力をハイに保ち続け、ロウを出力しなくなるな
どの問題点かある。
ているので、電源の立ち上かりか例えは数十μｓまでで
あれば、十分検出できるか、第５図に示すように数十μ
ｓないし１μｓ以下の早い立ち上かりになると、トラン
ジスタＱ１かＡ点を充電する時間か足りず、インバータ
Ｔ１は出力をハイに保ち続け、ロウを出力しなくなるな
どの問題点かある。
この発明は、上記のような問題点を解消するためになさ
れたもので、電源の早い立ち上かりにも追従できる電源
立ち上げ検出回路を有する半導体集積回路装置を得るこ
とを目的とする。
れたもので、電源の早い立ち上かりにも追従できる電源
立ち上げ検出回路を有する半導体集積回路装置を得るこ
とを目的とする。
この発明に係る半導体集積回路装置は、プルアップ用素
子と、一端を前記プルアップ用素子の出力と接続し他端
を接地したダイオード素子と、前記プルアップ用素子の
出力を入力端子に接続したインバータとからなる電源立
ち上げ検出回路において、前記インバータの入力端子と
電源との間に容量素子を設けたものである。
子と、一端を前記プルアップ用素子の出力と接続し他端
を接地したダイオード素子と、前記プルアップ用素子の
出力を入力端子に接続したインバータとからなる電源立
ち上げ検出回路において、前記インバータの入力端子と
電源との間に容量素子を設けたものである。
この発明における半導体集積回路装置は、インバータの
入力端子と電源間に容量素子を設け、その容量結合によ
りインバータの入力を電源に追従して同じレベルに引き
上げるようにしたので、早い電源の立ち上げの場合でも
電源立ち上げ検出回路が動作する。
入力端子と電源間に容量素子を設け、その容量結合によ
りインバータの入力を電源に追従して同じレベルに引き
上げるようにしたので、早い電源の立ち上げの場合でも
電源立ち上げ検出回路が動作する。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体集積回路装置
を示す。図において、ＱｌはＰチャネルＭＯＳトランジ
スタ、Ｑ、、Ｑ、はＮチャネルＭＯＳトランジスタ、Ｔ
、“はインバータてあり、これらは従来例と同様に接続
されている。ここてＣ３はＡ点と電源Ｖｃｃ間に形成さ
れた容量素子であり、例えば０．５ｐＦ以上の容量をも
つものである。
を示す。図において、ＱｌはＰチャネルＭＯＳトランジ
スタ、Ｑ、、Ｑ、はＮチャネルＭＯＳトランジスタ、Ｔ
、“はインバータてあり、これらは従来例と同様に接続
されている。ここてＣ３はＡ点と電源Ｖｃｃ間に形成さ
れた容量素子であり、例えば０．５ｐＦ以上の容量をも
つものである。
次に動作について説明する。
通常の電源の立ち上がりの場合、本実施例は、従来例と
同様の動作を行なう。次に早い電源の立ち上がりの場合
は第３図に示すようにＶｃｃの上昇とともに容量Ｃ３は
Ｖｃｃとの容量結合によりＡ点電位をＶｃｃと同じレベ
ルまで引き上げる二とになる。このとき、Ａ点電位の上
昇にともないＮチャネルＭＯ３）ランジスタＱ２．Ｑ、
は導通し始めるが、Ａ点電位を引き下げるには少し時間
を要し、この間Ａ点電位はハイレベルになりインバータ
Ｔ、は出力Ｂにロウレベルを出力する。その後、容量Ｃ
３の電荷はトランジスタＱ、、Ｑ。
同様の動作を行なう。次に早い電源の立ち上がりの場合
は第３図に示すようにＶｃｃの上昇とともに容量Ｃ３は
Ｖｃｃとの容量結合によりＡ点電位をＶｃｃと同じレベ
ルまで引き上げる二とになる。このとき、Ａ点電位の上
昇にともないＮチャネルＭＯ３）ランジスタＱ２．Ｑ、
は導通し始めるが、Ａ点電位を引き下げるには少し時間
を要し、この間Ａ点電位はハイレベルになりインバータ
Ｔ、は出力Ｂにロウレベルを出力する。その後、容量Ｃ
３の電荷はトランジスタＱ、、Ｑ。
によって引き抜かれ、従ってＡ点電位か下がり出力Ｂは
ハイレベルとなる。
ハイレベルとなる。
なお、上記実施例ではトランジスタＱ、としてＰチャネ
ルＭＯ３）ランジスタを用いたか、これはＮチャネルデ
イプリージョントランジスタでもよく、高抵抗素子であ
ってもよい。
ルＭＯ３）ランジスタを用いたか、これはＮチャネルデ
イプリージョントランジスタでもよく、高抵抗素子であ
ってもよい。
また、上記実施例ではメモリ装置に内蔵したものについ
て説明したか、これに限るものてはないことは言うまで
もない。
て説明したか、これに限るものてはないことは言うまで
もない。
以上のように、この発明に係る半導体集積回路装置によ
れば、プルアップ用素子と、一端を前記プルアップ用素
子の出力と接続し他端を接地したダイオード素子と、前
記プルアップ用素子の出力を入力端子に接続したインバ
ータとからなる電源立ち上げ検出回路において、前記イ
ンバータの入力端子と電源との間に容量素子を設けたの
で、早い電源の立ち上がりでも電源の立ち上がりを検出
できる効果かある。
れば、プルアップ用素子と、一端を前記プルアップ用素
子の出力と接続し他端を接地したダイオード素子と、前
記プルアップ用素子の出力を入力端子に接続したインバ
ータとからなる電源立ち上げ検出回路において、前記イ
ンバータの入力端子と電源との間に容量素子を設けたの
で、早い電源の立ち上がりでも電源の立ち上がりを検出
できる効果かある。
第１図はこの発明の一実施例による半導体集積回路装置
の回路図、第２図は従来の電源立ち上げ検出回路の回路
図、第３図はこの発明の一実施例による各部の電位の経
時変化を示す図、第４図。 第５図は従来の電源立ち上げ検出回路の各部の電位の経
時変化を示す図である。 図において、ＱｌはＰチャネルＭＯＳトランジスタ、Ｑ
２．Ｑ、はＮチャネルＭＯＳトランジスタ、Ｔ１はイン
バータ、Ｃ１は容量素子である。 なお図中同一符号は同−又は相当部分を示す。
の回路図、第２図は従来の電源立ち上げ検出回路の回路
図、第３図はこの発明の一実施例による各部の電位の経
時変化を示す図、第４図。 第５図は従来の電源立ち上げ検出回路の各部の電位の経
時変化を示す図である。 図において、ＱｌはＰチャネルＭＯＳトランジスタ、Ｑ
２．Ｑ、はＮチャネルＭＯＳトランジスタ、Ｔ１はイン
バータ、Ｃ１は容量素子である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）入力が電源に接続されたプルアップ用素子と、一
端が該プルアップ用素子の出力と接続され他端が接地さ
れたダイオード素子と、前記プルアップ用素子の出力が
入力端子に接続されたインバータとからなる電源立ち上
げ検出回路において、前記インバータの入力端子と電源
との間に容量素子を備えたことを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23780290A JPH04117717A (ja) | 1990-09-06 | 1990-09-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23780290A JPH04117717A (ja) | 1990-09-06 | 1990-09-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04117717A true JPH04117717A (ja) | 1992-04-17 |
Family
ID=17020633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23780290A Pending JPH04117717A (ja) | 1990-09-06 | 1990-09-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04117717A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721502A (en) * | 1995-06-06 | 1998-02-24 | Analog Devices, Inc. | Voltage-controlled reset for logic state initialization |
| US6087885A (en) * | 1997-09-11 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device allowing fast and stable transmission of signals |
| JP2014171197A (ja) * | 2013-03-05 | 2014-09-18 | Renesas Electronics Corp | 半導体装置及び無線通信装置 |
-
1990
- 1990-09-06 JP JP23780290A patent/JPH04117717A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721502A (en) * | 1995-06-06 | 1998-02-24 | Analog Devices, Inc. | Voltage-controlled reset for logic state initialization |
| US6087885A (en) * | 1997-09-11 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device allowing fast and stable transmission of signals |
| JP2014171197A (ja) * | 2013-03-05 | 2014-09-18 | Renesas Electronics Corp | 半導体装置及び無線通信装置 |
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