JP2527835B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に、電源電圧変換回路
とパワーオンリセット信号発生回路とを備えた半導体装
置に関するものである。
とパワーオンリセット信号発生回路とを備えた半導体装
置に関するものである。
従来から半導体装置には、特開昭63−314914号公報に
示されているように、電源投入時にパワーオンリセット
信号を発生する回路を搭載し、電源投入時に内部回路の
電位不確定ノードの電位設定を行うようにした半導体集
積回路がある。
示されているように、電源投入時にパワーオンリセット
信号を発生する回路を搭載し、電源投入時に内部回路の
電位不確定ノードの電位設定を行うようにした半導体集
積回路がある。
ところで近年、半導体装置全般においてその動作速度
の向上と集積度の向上のために、半導体装置に使用され
るMOSトランジスタのゲート長の微細化が行われている
が、MOSトランジスタのゲート長を微細化すると、ゲー
ト酸化膜中へのホットエレクトロンのラッピングにより
MOSトランジスタの信頼性が低下するという問題があ
る。
の向上と集積度の向上のために、半導体装置に使用され
るMOSトランジスタのゲート長の微細化が行われている
が、MOSトランジスタのゲート長を微細化すると、ゲー
ト酸化膜中へのホットエレクトロンのラッピングにより
MOSトランジスタの信頼性が低下するという問題があ
る。
また、これを防ぐために、MOSトランジスタに印加さ
れる電源電圧を低くする対策が試みられているが、通
常、半導体装置に供給される電源電圧は5Vであるので、
この電源電圧をそのまま半導体装置内部のMOSトランジ
スタに印加すると、上記のように、MOSトランジスタの
信頼性が低下することとなり、上記信頼性低下の防止対
策は単純に実現できるものでもない。
れる電源電圧を低くする対策が試みられているが、通
常、半導体装置に供給される電源電圧は5Vであるので、
この電源電圧をそのまま半導体装置内部のMOSトランジ
スタに印加すると、上記のように、MOSトランジスタの
信頼性が低下することとなり、上記信頼性低下の防止対
策は単純に実現できるものでもない。
そこで、半導体装置の前段に電源電圧変換回路を設
け、該変換回路により電源電圧（5V）を降圧して上記半
導体装置に供給する回路構成が考えられるが、このよう
な構成では、半導体装置の外部に電源電圧変換回路を付
加しているため、装置全体が大型化することとなり、近
年の、素子の微細化等による装置の小型化，コンパクト
化といった技術動向の妨げとなるという問題がある。
け、該変換回路により電源電圧（5V）を降圧して上記半
導体装置に供給する回路構成が考えられるが、このよう
な構成では、半導体装置の外部に電源電圧変換回路を付
加しているため、装置全体が大型化することとなり、近
年の、素子の微細化等による装置の小型化，コンパクト
化といった技術動向の妨げとなるという問題がある。
このようなことから、最近では、半導体装置内部に電
源電圧変換回路を設けて、半導体装置にその外部から供
給される電源電圧を降圧して半導体装置内部に供給する
ことが行われている。
源電圧変換回路を設けて、半導体装置にその外部から供
給される電源電圧を降圧して半導体装置内部に供給する
ことが行われている。
第６図はこのような構成の従来の半導体装置として、
IEEE ジャーナル・オブ・ソリッドステートサーキッツ
Vol.24 No.5 （1989年10月）P.1170〜1175に示され
た従来のダイナミックRAMの構成を示している。なお、
第６図は、上記文献に示された図を簡略化して示してい
る。
IEEE ジャーナル・オブ・ソリッドステートサーキッツ
Vol.24 No.5 （1989年10月）P.1170〜1175に示され
た従来のダイナミックRAMの構成を示している。なお、
第６図は、上記文献に示された図を簡略化して示してい
る。
図において、ダイナミックRAMチップ１にはチップ外
部から、外部電源電圧Vcc（ext）、接地電位Vss、制御
信号▲▼，▲▼、▲▼、アドレスAdd
および入力データDinが印加され、ダイナミックRAMチッ
プ１から外部へ出力データDoutが供給される。MCAはメ
モリセルアレイ、CGは制御信号発生回路、ODは出力ドラ
イバである。またPORGは電源電圧投入時に、一定期間制
御信号（パワーオンリセット信号）を発生するパワーオ
ンリセット信号発生回路である。またVDCはダイナミッ
クRAMチップ１に外部から供給される外部電源電圧Vcc
（ext）を受けて、これを降圧した内部電源電圧Vcc（in
t）を発生する電源電圧変換回路であり、ここで発生さ
れた内部電源電圧Vcc（int）がメモリセルアレイ MCA,
制御信号発生回路CG,およびパワーオンリセット信号発
生回路PORGに供給されている。
部から、外部電源電圧Vcc（ext）、接地電位Vss、制御
信号▲▼，▲▼、▲▼、アドレスAdd
および入力データDinが印加され、ダイナミックRAMチッ
プ１から外部へ出力データDoutが供給される。MCAはメ
モリセルアレイ、CGは制御信号発生回路、ODは出力ドラ
イバである。またPORGは電源電圧投入時に、一定期間制
御信号（パワーオンリセット信号）を発生するパワーオ
ンリセット信号発生回路である。またVDCはダイナミッ
クRAMチップ１に外部から供給される外部電源電圧Vcc
（ext）を受けて、これを降圧した内部電源電圧Vcc（in
t）を発生する電源電圧変換回路であり、ここで発生さ
れた内部電源電圧Vcc（int）がメモリセルアレイ MCA,
制御信号発生回路CG,およびパワーオンリセット信号発
生回路PORGに供給されている。
一方、出力ドライバ回路ODには外部電源電圧Vcc（ex
t）が供給されている。通常、外部電源電圧Vcc（ext）
は5Vであり、内部電源電圧Vcc（int）は外部電源電圧Vc
c（ext）が３〜4V以上の範囲では３〜4Vのほぼ一定の電
圧となる。また出力データDoutの判定の規格値は、通常
ハイレベル2.4V以上、ロウレベル0.4V以下であり、これ
を満たすために、出力ドライバODには外部電源電圧Vcc
（ext）が供給されている。
t）が供給されている。通常、外部電源電圧Vcc（ext）
は5Vであり、内部電源電圧Vcc（int）は外部電源電圧Vc
c（ext）が３〜4V以上の範囲では３〜4Vのほぼ一定の電
圧となる。また出力データDoutの判定の規格値は、通常
ハイレベル2.4V以上、ロウレベル0.4V以下であり、これ
を満たすために、出力ドライバODには外部電源電圧Vcc
（ext）が供給されている。
第６図のパワーオンリセット信号発生回路PORGとして
は、例えば特開昭63−246919号公報に示されるものがあ
り、これを第７図に示す。図において、２〜５はMOSイ
ンバータ、６〜７はMOSダイオード、８〜９はMOSトラン
ジスタ、10〜12はキャパシタであり、ノードN3からパワ
ーオンリセット信号PORが発生される。また、Vccは電源
電圧である。
は、例えば特開昭63−246919号公報に示されるものがあ
り、これを第７図に示す。図において、２〜５はMOSイ
ンバータ、６〜７はMOSダイオード、８〜９はMOSトラン
ジスタ、10〜12はキャパシタであり、ノードN3からパワ
ーオンリセット信号PORが発生される。また、Vccは電源
電圧である。
次に、第７図の回路の動作を動作波形図である第８図
を参照して説明する。
を参照して説明する。
時刻t1以前には、第７図の回路の全てのノードは接地
電位になっている。時刻t1に電源電圧Vccが接地電位か
ら立上がると、シャパシタ10のカップリングによりノー
ドN1がハイレベルとなる。これに伴い、ノードN2はロウ
レベルのままとなり、したがって、パワーオンリセット
信号POR（N3）がハイレベルとなる。このとき、キャパ
シタ12はまだ十分に充電されていないため、ノードN4は
ロウレベルのままであり、MOSトランジスタ８はオフし
て、ノードN1のハイレベルが保持される。キャパシタ12
はMOSダイオード６および７を通して充電されるが、時
刻t2にノードN4の電位がMOSトランジスタ８のしきい値
電圧を越えると、MOSトランジスタ８がオンして、ノー
ドN1は放電されてロウレベルとなり、従って、ノードN2
はハイレベルになり、パワーオンリセット信号PORがロ
ウレベルとなる。
電位になっている。時刻t1に電源電圧Vccが接地電位か
ら立上がると、シャパシタ10のカップリングによりノー
ドN1がハイレベルとなる。これに伴い、ノードN2はロウ
レベルのままとなり、したがって、パワーオンリセット
信号POR（N3）がハイレベルとなる。このとき、キャパ
シタ12はまだ十分に充電されていないため、ノードN4は
ロウレベルのままであり、MOSトランジスタ８はオフし
て、ノードN1のハイレベルが保持される。キャパシタ12
はMOSダイオード６および７を通して充電されるが、時
刻t2にノードN4の電位がMOSトランジスタ８のしきい値
電圧を越えると、MOSトランジスタ８がオンして、ノー
ドN1は放電されてロウレベルとなり、従って、ノードN2
はハイレベルになり、パワーオンリセット信号PORがロ
ウレベルとなる。
第６図に示すように、パワーオンリセット信号PORは
制御信号発生回路CGに接続され、電源投入時に、図示し
ない電位不確定ノードの電位の設定等を行う。
制御信号発生回路CGに接続され、電源投入時に、図示し
ない電位不確定ノードの電位の設定等を行う。
第７図および第８図を用いたパワーオンリセット信号
発生回路PORGの説明においては、電源電圧Vccを外部電
源電圧Vcc（ext），あるいは内部電源電圧Vcc（int）と
区別せずに一般的に取り扱っていた。しかし、従来の第
６図に示したダイナミックRAMにおいては、内部電源電
圧Vcc（int）が接続されている（第９図参照）。
発生回路PORGの説明においては、電源電圧Vccを外部電
源電圧Vcc（ext），あるいは内部電源電圧Vcc（int）と
区別せずに一般的に取り扱っていた。しかし、従来の第
６図に示したダイナミックRAMにおいては、内部電源電
圧Vcc（int）が接続されている（第９図参照）。
第10図（ａ）に一般的な電源電圧変換回路の電源電圧
印加時の特性を示し、同図（ｂ）にこのときのパワーオ
ンリセット信号の波形を示す。図において、時刻t3に外
部電源電圧Vcc（ext）が立上がり、時刻t6に一定レベル
に達する。これに伴い内部電源電圧Vcc（int）も立上が
るが、一般に内部電源電圧Vcc（int）の立上がりには時
間がかかるため、時刻t7になってはじめて一定レベルに
達する。通常、外部電源電圧Vcc（ext）の立上がり時間
（t6−t3）は１μｓ〜11msであり、これに対し、内部電
源電圧Vcc（int）の立上がり時間（t7−t3）は10μｓ〜
10ms程度にもなる。
印加時の特性を示し、同図（ｂ）にこのときのパワーオ
ンリセット信号の波形を示す。図において、時刻t3に外
部電源電圧Vcc（ext）が立上がり、時刻t6に一定レベル
に達する。これに伴い内部電源電圧Vcc（int）も立上が
るが、一般に内部電源電圧Vcc（int）の立上がりには時
間がかかるため、時刻t7になってはじめて一定レベルに
達する。通常、外部電源電圧Vcc（ext）の立上がり時間
（t6−t3）は１μｓ〜11msであり、これに対し、内部電
源電圧Vcc（int）の立上がり時間（t7−t3）は10μｓ〜
10ms程度にもなる。
一方、第６図に示すパワーオンリセット信号発生回路
において、同回路に印加される電源電圧の立上がり時間
が短い場合には、第10図（ｂ）のb1に示すように正常な
パワーオンリセット信号が発生されるが、電源電圧の立
上がり時間が長い場合には、同図b2に示すように正常な
パワーオンリセット信号が発生されない。従って第９図
に示すように、パワーオンリセット信号発生回路に印加
される電源電圧が内部電源電圧Vcc（int）である場合に
は、パワーオンリセット信号が正常に発生せず、電源投
入時の電圧不確定ノードの電位の設定等ができず、半導
体装置が誤動作する可能性があるという問題があった。
において、同回路に印加される電源電圧の立上がり時間
が短い場合には、第10図（ｂ）のb1に示すように正常な
パワーオンリセット信号が発生されるが、電源電圧の立
上がり時間が長い場合には、同図b2に示すように正常な
パワーオンリセット信号が発生されない。従って第９図
に示すように、パワーオンリセット信号発生回路に印加
される電源電圧が内部電源電圧Vcc（int）である場合に
は、パワーオンリセット信号が正常に発生せず、電源投
入時の電圧不確定ノードの電位の設定等ができず、半導
体装置が誤動作する可能性があるという問題があった。
本発明は上記のような問題点を解決するためになされ
たもので、半導体素子の微細化に伴う電源電圧の低電圧
化を、電源電圧変換回路の付加による大型化を抑えつつ
行うことができ、しかも半導体装置の内部電源電圧の低
電圧化によるパワーオンリセット信号発生回路の誤動作
を防止することができる半導体装置を得ることを目的と
する。
たもので、半導体素子の微細化に伴う電源電圧の低電圧
化を、電源電圧変換回路の付加による大型化を抑えつつ
行うことができ、しかも半導体装置の内部電源電圧の低
電圧化によるパワーオンリセット信号発生回路の誤動作
を防止することができる半導体装置を得ることを目的と
する。
本発明に係る半導体装置は、外部から外部電源電圧が
印加される電源端子と、電源端子から供給される電圧を
変換し、内部電源電圧として供給する電源電圧変換回路
と、電源端子から供給される電圧を電源電圧とし、パワ
ーオンリセット信号を出力するパワーオンリセット信号
発生回路と、電源電圧変換回路から発生される電圧を電
源電圧とし、パワーオンリセット信号発生回路から出力
されるパワーオンリセット信号が初期化を指示するレベ
ルになると初期化される内部回路とを備えたものであ
る。
印加される電源端子と、電源端子から供給される電圧を
変換し、内部電源電圧として供給する電源電圧変換回路
と、電源端子から供給される電圧を電源電圧とし、パワ
ーオンリセット信号を出力するパワーオンリセット信号
発生回路と、電源電圧変換回路から発生される電圧を電
源電圧とし、パワーオンリセット信号発生回路から出力
されるパワーオンリセット信号が初期化を指示するレベ
ルになると初期化される内部回路とを備えたものであ
る。
また、この発明に係る半導体装置は、電源端子、電源
電圧変換回路、パワーオンリセット信号発生回路に加え
て、電源電圧変換回路から供給される電圧を電源電圧と
するメモリセルアレイと、電源電圧変換回路から供給さ
れる電圧を電源電圧とし、パワーオンリセット信号発生
回路から出力されるパワーオンリセット信号が初期化を
指示するレベルになると初期化され、メモリセルアレイ
に制御信号を出力する制御信号発生回路と、電源端子か
ら供給される電圧を電源電圧とし、出力データを外部へ
出力するための出力ドライバとを備えるものである。
電圧変換回路、パワーオンリセット信号発生回路に加え
て、電源電圧変換回路から供給される電圧を電源電圧と
するメモリセルアレイと、電源電圧変換回路から供給さ
れる電圧を電源電圧とし、パワーオンリセット信号発生
回路から出力されるパワーオンリセット信号が初期化を
指示するレベルになると初期化され、メモリセルアレイ
に制御信号を出力する制御信号発生回路と、電源端子か
ら供給される電圧を電源電圧とし、出力データを外部へ
出力するための出力ドライバとを備えるものである。
また、この発明に係る半導体装置は、外部から外部電
源電圧が印加される電源端子と、電源端子から供給され
る電圧を第一の電圧に変換し、第一の内部電源電圧とし
て供給する第一の電源電圧変換回路と、電源端子から供
給される電圧を第二の電圧に変換し、第二の内部電源電
圧として供給する第二の電源電圧変換回路と、電源端子
から供給される電圧を電源電圧とし、パワーオンリセッ
ト信号を出力するパワーオンリセット信号発生回路と、
第一の電源電圧変換回路から供給される第一の電圧を電
源電圧とするメモリセルアレイと、第二の電源変換回路
から供給される第二の電圧を電源電圧とし、パワーオン
リセット信号発生回路から出力されるパワーオンリセッ
ト信号が初期化を指示するレベルになると初期化され、
メモリセルアレイに制御信号を出力する制御信号発生回
路とを備えるものである。
源電圧が印加される電源端子と、電源端子から供給され
る電圧を第一の電圧に変換し、第一の内部電源電圧とし
て供給する第一の電源電圧変換回路と、電源端子から供
給される電圧を第二の電圧に変換し、第二の内部電源電
圧として供給する第二の電源電圧変換回路と、電源端子
から供給される電圧を電源電圧とし、パワーオンリセッ
ト信号を出力するパワーオンリセット信号発生回路と、
第一の電源電圧変換回路から供給される第一の電圧を電
源電圧とするメモリセルアレイと、第二の電源変換回路
から供給される第二の電圧を電源電圧とし、パワーオン
リセット信号発生回路から出力されるパワーオンリセッ
ト信号が初期化を指示するレベルになると初期化され、
メモリセルアレイに制御信号を出力する制御信号発生回
路とを備えるものである。
本発明においては、外部から外部電源電圧が印加され
る電源端子と、電源端子から供給される電圧を変換し
て、内部電源電圧として供給する電源電圧変換回路と、
電源端子から供給される電圧を電源電圧とし、パワーオ
ンリセット信号を出力するパワーオンリセット信号発生
回路とを備え、電源電圧変換回路から供給される電圧を
電源電圧とする内部回路を、パワーオンリセット信号発
生回路から出力されるパワーオンリセット信号が初期化
を指示するレベルになると初期化されるよう構成したた
め、外部電源電圧に対し内部電源電圧が低電圧であって
もパワーオンリセット信号が正常のパルス波形で発生す
ることになり内部回路内の電源投入時に不確定なノード
の電位設定を確実に行うことができ、半導体装置の誤動
作を回避することができる。さらに、パワーオンリセッ
ト信号発生回路は、外部電源電圧の変化に直接反応する
ため外部の電源が遮断されてから再投入までの期間が短
い場合にも確実に正常なパルス波形のパワーオンリセッ
ト信号が発生され、外部電源電圧の変化に直接反応しな
い内部回路をも確実に初期化することができる。
る電源端子と、電源端子から供給される電圧を変換し
て、内部電源電圧として供給する電源電圧変換回路と、
電源端子から供給される電圧を電源電圧とし、パワーオ
ンリセット信号を出力するパワーオンリセット信号発生
回路とを備え、電源電圧変換回路から供給される電圧を
電源電圧とする内部回路を、パワーオンリセット信号発
生回路から出力されるパワーオンリセット信号が初期化
を指示するレベルになると初期化されるよう構成したた
め、外部電源電圧に対し内部電源電圧が低電圧であって
もパワーオンリセット信号が正常のパルス波形で発生す
ることになり内部回路内の電源投入時に不確定なノード
の電位設定を確実に行うことができ、半導体装置の誤動
作を回避することができる。さらに、パワーオンリセッ
ト信号発生回路は、外部電源電圧の変化に直接反応する
ため外部の電源が遮断されてから再投入までの期間が短
い場合にも確実に正常なパルス波形のパワーオンリセッ
ト信号が発生され、外部電源電圧の変化に直接反応しな
い内部回路をも確実に初期化することができる。
さらに、外部電源から供給される安定した電圧を電源
電圧とする出力ドライバとを備えているため、出力デー
タが高電位の時（Ｈ、Ｌの２値レベルを有するデータが
Ｈレベルの時）出力電位が安定する駆動能力の優れた出
力ドライバを備えた半導体装置を得ることができる。
電圧とする出力ドライバとを備えているため、出力デー
タが高電位の時（Ｈ、Ｌの２値レベルを有するデータが
Ｈレベルの時）出力電位が安定する駆動能力の優れた出
力ドライバを備えた半導体装置を得ることができる。
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体装置としての
ダイナミックRAMの構成を示す図である。図において、
ダイナミックRAM1aにはチップ外部から、外部電源電圧V
cc（ext）、接地電位Vss、制御信号▲▼，▲
▼，▲▼，アドレスAddおよび入力データDinが印
加され、ダイナミックRAMチップ1aから外部へ出力デー
タDoutが供給される。MCAはメモリセルアレイ、CGは制
御信号発生回路、ODは出力ドライバ回路である。またPO
RGaは電源電圧投入時に、一定期間制御信号（パワーオ
ンリセット信号）を発生するパワーオンリセット信号発
生回路である。また、VDCはダイナミックRAMチップ1aに
外部から供給される外部電源電圧Vcc（ext）を受けて、
これを降圧した内部電源電圧Vcc（int）を発生する電源
電圧変換回路であり、ここで発生された内部電源電圧Vc
c（int）がメモリセルアレイMCAおよび制御信号発生回
路CGに供給されている。
ダイナミックRAMの構成を示す図である。図において、
ダイナミックRAM1aにはチップ外部から、外部電源電圧V
cc（ext）、接地電位Vss、制御信号▲▼，▲
▼，▲▼，アドレスAddおよび入力データDinが印
加され、ダイナミックRAMチップ1aから外部へ出力デー
タDoutが供給される。MCAはメモリセルアレイ、CGは制
御信号発生回路、ODは出力ドライバ回路である。またPO
RGaは電源電圧投入時に、一定期間制御信号（パワーオ
ンリセット信号）を発生するパワーオンリセット信号発
生回路である。また、VDCはダイナミックRAMチップ1aに
外部から供給される外部電源電圧Vcc（ext）を受けて、
これを降圧した内部電源電圧Vcc（int）を発生する電源
電圧変換回路であり、ここで発生された内部電源電圧Vc
c（int）がメモリセルアレイMCAおよび制御信号発生回
路CGに供給されている。
一方、出力ドライバODおよびパワーオンリセット信号
発生回路POGaには外部電源電圧Vcc（ext）が供給されて
いる。通常、外部電源電圧Vcc（ext）は5Vであり、内部
電源電圧Vcc（int）は外部電源電圧Vcc（ext）が３〜4V
以上の範囲では３〜4Vのほぼ一定の電圧となる。また出
力データDoutの判定の規格値は、通常ハイレベルで2.4V
以上、ロウレベルで0.4V以下であり、これを満たすため
に、出力ドライバODには外部電源電圧Vcc（ext）が供給
されている。
発生回路POGaには外部電源電圧Vcc（ext）が供給されて
いる。通常、外部電源電圧Vcc（ext）は5Vであり、内部
電源電圧Vcc（int）は外部電源電圧Vcc（ext）が３〜4V
以上の範囲では３〜4Vのほぼ一定の電圧となる。また出
力データDoutの判定の規格値は、通常ハイレベルで2.4V
以上、ロウレベルで0.4V以下であり、これを満たすため
に、出力ドライバODには外部電源電圧Vcc（ext）が供給
されている。
第１図のパワーオンリセット信号発生回路PORGaの例
としては、例えば第２図に示すものがある。第２図の回
路は、第９図に示す回路とほぼ同一構成であるので詳し
い説明は省略する。第９図と異なる点は、供給される電
源電圧が第９図の場合には内部電源電圧Vcc（int）であ
るのに対し、第２図の場合には外部電源電圧Vcc（ext）
であることである。
としては、例えば第２図に示すものがある。第２図の回
路は、第９図に示す回路とほぼ同一構成であるので詳し
い説明は省略する。第９図と異なる点は、供給される電
源電圧が第９図の場合には内部電源電圧Vcc（int）であ
るのに対し、第２図の場合には外部電源電圧Vcc（ext）
であることである。
第２図のパワーオンリセット信号発生回路の回路の動
作は第３図の動作波形図に示すように、時刻t4に外部電
源電圧Vcc（ext）が立上がると、第７図および第８図に
ついて説明したのと同様に、時刻t4から時刻t5の期間パ
ワーオンリセット信号PORがハイレベルとなる。これに
より、第１図と制御信号発生回路CG内の図示しない電源
投入時に電位不確定となるノードの電位設定等が行われ
る。
作は第３図の動作波形図に示すように、時刻t4に外部電
源電圧Vcc（ext）が立上がると、第７図および第８図に
ついて説明したのと同様に、時刻t4から時刻t5の期間パ
ワーオンリセット信号PORがハイレベルとなる。これに
より、第１図と制御信号発生回路CG内の図示しない電源
投入時に電位不確定となるノードの電位設定等が行われ
る。
また、上記電源電圧変換回路VDCは、半導体装置1a内
に搭載されているため、半導体素子の微細化に伴う電源
電圧の低電圧化を、上記電源電圧変換回路の付加による
大型化を抑えつつ行うことができる。
に搭載されているため、半導体素子の微細化に伴う電源
電圧の低電圧化を、上記電源電圧変換回路の付加による
大型化を抑えつつ行うことができる。
さらに、上記実施例における出力ドライバは、第一の
電圧である外部電源電圧を電源電圧としているため、出
力データが高電位の時、出力電位が安定する。
電圧である外部電源電圧を電源電圧としているため、出
力データが高電位の時、出力電位が安定する。
なお、上記実施例では、電源電圧の印加に応答して所
定期間信号を発生する回路として、パワーオンリセット
信号発生回路について説明したが、これは他の回路であ
ってもよい。
定期間信号を発生する回路として、パワーオンリセット
信号発生回路について説明したが、これは他の回路であ
ってもよい。
また、上記実施例では、出力ドライバに外部電源電圧
が供給される場合について説明したが、第４図に示すよ
うに、出力ドライバ回路に内部電源電圧が供給される場
合でも同様の効果を奏する。
が供給される場合について説明したが、第４図に示すよ
うに、出力ドライバ回路に内部電源電圧が供給される場
合でも同様の効果を奏する。
また、上記実施例では、ダイナミックRAMの場合につ
いて説明したが、他の半導体装置の場合にも同様の効果
を奏する。
いて説明したが、他の半導体装置の場合にも同様の効果
を奏する。
また、上記実施例では内部電源電圧が一種類である場
合について説明したが、第５図に示すように内部電源電
圧が複数種類であってもよく、この場合にも同様の効果
を奏する。
合について説明したが、第５図に示すように内部電源電
圧が複数種類であってもよく、この場合にも同様の効果
を奏する。
以上のように、本発明による半導体装置は、電源端子
から供給される電圧を電源電圧とし、パワーオンリセッ
ト信号を出力するパワーオンリセット信号発生回路とを
備え、電源端子から供給される電圧を変換する電源電圧
変換回路から発生される電圧を電源電圧とする内部回路
をパワーオンリセット信号発生回路から出力されるパワ
ーオンリセット信号によって初期化するよう構成される
ため、内部電源電圧が低電圧化されてもパワーオンリセ
ット信号が正常のパルス波形で発生することになり内部
回路内の電源投入時に不確定なノードの電位設定を確実
に行うことができ、半導体装置の誤動作を回避すること
ができるという効果を奏する。
から供給される電圧を電源電圧とし、パワーオンリセッ
ト信号を出力するパワーオンリセット信号発生回路とを
備え、電源端子から供給される電圧を変換する電源電圧
変換回路から発生される電圧を電源電圧とする内部回路
をパワーオンリセット信号発生回路から出力されるパワ
ーオンリセット信号によって初期化するよう構成される
ため、内部電源電圧が低電圧化されてもパワーオンリセ
ット信号が正常のパルス波形で発生することになり内部
回路内の電源投入時に不確定なノードの電位設定を確実
に行うことができ、半導体装置の誤動作を回避すること
ができるという効果を奏する。
さらに、パワーオンリセット信号発生回路は、外部電
源電圧の変化に直接反応するため外部の電源が遮断され
てから再投入までの期間が短かい場合にも確実に正常の
パルス波形のパワーオンリセット信号が発生され、外部
電源電圧の変化に直接反応しない内部回路をも確実に初
期化するという効果を奏する。さらに、出力ドライバ
は、第一の電圧である外部電源電圧を電源電圧とし構成
されているため、出力データが高電位の時、出力電位が
安定するという効果がある。
源電圧の変化に直接反応するため外部の電源が遮断され
てから再投入までの期間が短かい場合にも確実に正常の
パルス波形のパワーオンリセット信号が発生され、外部
電源電圧の変化に直接反応しない内部回路をも確実に初
期化するという効果を奏する。さらに、出力ドライバ
は、第一の電圧である外部電源電圧を電源電圧とし構成
されているため、出力データが高電位の時、出力電位が
安定するという効果がある。
第１図は本発明の一実施例による半導体装置の構成図、
第２図は第１図のパワーオンリセット信号発生回路の構
成図、第３図は第２図の回路の動作波形図、第４図は本
発明の他の実施例による半導体装置の構成図、第５図は
本発明の更に他の実施例による半導体装置の構成図、第
６図は従来の半導体装置の構成図、第７図は一般のパワ
ーオンリセット信号発生回路の構成図、第８図は第７図
の回路の動作波形図、第９図は第６図中のパワーオンリ
セット信号発生回路の構成図、第10図は第９図の回路の
動作説明図である。 Vcc（ext）……外部電源電圧、Vcc（int）,Vcc（int1）
およびVcc（int2）……内部電源電圧、VDC……電源電圧
変換回路、PORGおよびPORGa……信号発生回路、1,1a,1b
および1c……半導体装置、POR……パワーオンリセット
信号、CG……制御信号発生回路、OD……出力ドライバ回
路、MCA……メモリセルアレイ、２〜５……MOSインバー
タ、6,7……MOSダイオード、8,9……MOSトランジスタ、
10〜12……キャパシタ。 なお図中同一符号は同一又は相当部分を示す。
第２図は第１図のパワーオンリセット信号発生回路の構
成図、第３図は第２図の回路の動作波形図、第４図は本
発明の他の実施例による半導体装置の構成図、第５図は
本発明の更に他の実施例による半導体装置の構成図、第
６図は従来の半導体装置の構成図、第７図は一般のパワ
ーオンリセット信号発生回路の構成図、第８図は第７図
の回路の動作波形図、第９図は第６図中のパワーオンリ
セット信号発生回路の構成図、第10図は第９図の回路の
動作説明図である。 Vcc（ext）……外部電源電圧、Vcc（int）,Vcc（int1）
およびVcc（int2）……内部電源電圧、VDC……電源電圧
変換回路、PORGおよびPORGa……信号発生回路、1,1a,1b
および1c……半導体装置、POR……パワーオンリセット
信号、CG……制御信号発生回路、OD……出力ドライバ回
路、MCA……メモリセルアレイ、２〜５……MOSインバー
タ、6,7……MOSダイオード、8,9……MOSトランジスタ、
10〜12……キャパシタ。 なお図中同一符号は同一又は相当部分を示す。
Claims (3)
- 【請求項１】外部から外部電源電圧が印加される電源端
子と、 上記電源端子から供給される電圧を変換して、内部電源
電圧として供給する電源電圧変換回路と、 上記電源端子から供給される電圧を電源電圧とし、パワ
ーオンリセット信号を出力するパワーオンリセット信号
発生回路と、 上記電源電圧変換回路から発生される電圧を電源電圧と
し、上記パワーオンリセット信号発生回路から出力され
るパワーオンリセット信号が初期化を指示するレベルに
なると初期化される内部回路とを備えたこと特徴とする
半導体装置。 - 【請求項２】外部から外部電源電圧が印加される電源端
子と、 上記電源端子から供給される電圧を変換して、内部電源
電圧として供給する電源電圧変換回路と、 上記電源端子から供給される電圧を電源電圧とし、パワ
ーオンリセット信号を出力するパワーオンリセット信号
発生回路と、 上記電源電圧変換回路から供給される電圧を電源電圧と
するメモリセルアレイと、 上記電源電圧変換回路から供給される電圧を電源電圧と
し、上記パワーオンリセット信号発生回路から出力され
るパワーオンリセット信号が初期化を指示するレベルに
なると初期化され、上記メモリセルアレイに制御信号を
出力する制御信号発生回路と、 上記電源端子から供給される電圧を電源電圧とし、出力
データを外部へ出力するための出力ドライバとを備えた
ことを特徴とする半導体装置。 - 【請求項３】外部から外部電源電圧が印加される電源端
子と、 上記電源端子から供給される電圧を第一の電圧に変換
し、上記第一の電圧を第一の内部電源電圧として供給す
る第一の電源電圧変換回路と、 上記電源端子から供給される電圧を第二の電圧に変換
し、上記第二の電圧を第二の内部電源電圧として供給す
る第二の電源電圧変換回路と、 上記電源端子から供給される電圧を電源電圧とし、パワ
ーオンリセット信号を出力するパワーオンリセット信号
発生回路と、 上記第一の電源電圧変換回路から供給される第一の電圧
を電源電圧とするメモリセルアレイと、 上記第二の電源電圧変換回路から供給される第二の電圧
を電源電圧とし、上記パワーオンリセット信号発生回路
から出力されるパワーオンリセット信号が初期化を指示
するレベルになると初期化され、上記メモリセルアレイ
に制御信号を出力する制御信号発生回路とを備えたこと
を特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2204500A JP2527835B2 (ja) | 1990-07-31 | 1990-07-31 | 半導体装置 |
| KR1019910012603A KR940006791B1 (ko) | 1990-07-31 | 1991-07-23 | 반도체 장치 |
| DE4125086A DE4125086C2 (de) | 1990-07-31 | 1991-07-29 | Integrierte Halbleiterschaltungsvorrichtung mit innerem Spannungswandler und Initialisierungsschaltung |
| US08/151,721 US5436586A (en) | 1990-07-31 | 1993-11-15 | Semiconductor integrated circuit apparatus including supply voltage conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2204500A JP2527835B2 (ja) | 1990-07-31 | 1990-07-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0488518A JPH0488518A (ja) | 1992-03-23 |
| JP2527835B2 true JP2527835B2 (ja) | 1996-08-28 |
Family
ID=16491562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2204500A Expired - Lifetime JP2527835B2 (ja) | 1990-07-31 | 1990-07-31 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5436586A (ja) |
| JP (1) | JP2527835B2 (ja) |
| KR (1) | KR940006791B1 (ja) |
| DE (1) | DE4125086C2 (ja) |
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| JP3705842B2 (ja) * | 1994-08-04 | 2005-10-12 | 株式会社ルネサステクノロジ | 半導体装置 |
| JPH08315570A (ja) * | 1995-05-15 | 1996-11-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5557579A (en) * | 1995-06-26 | 1996-09-17 | Micron Technology, Inc. | Power-up circuit responsive to supply voltage transients with signal delay |
| JP3938410B2 (ja) * | 1996-04-16 | 2007-06-27 | 三菱電機株式会社 | 半導体集積回路 |
| JP3497708B2 (ja) * | 1997-10-09 | 2004-02-16 | 株式会社東芝 | 半導体集積回路 |
| US6072358A (en) * | 1998-01-16 | 2000-06-06 | Altera Corporation | High voltage pump circuit with reduced oxide stress |
| JPH11353870A (ja) * | 1998-06-05 | 1999-12-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6362669B1 (en) * | 2000-04-10 | 2002-03-26 | Xilinx, Inc. | Structure and method for initializing IC devices during unstable power-up |
| JP4338548B2 (ja) * | 2004-02-26 | 2009-10-07 | Ｏｋｉセミコンダクタ株式会社 | パワーオンリセット回路および半導体集積回路 |
| US8004922B2 (en) * | 2009-06-05 | 2011-08-23 | Nxp B.V. | Power island with independent power characteristics for memory and logic |
| DE102017107070A1 (de) | 2017-04-03 | 2018-10-04 | AccuPower Forschungs-, Entwicklungs- und Vertriebsgesellschaft mbH | Kaskadierbare anordnung zum verschalten einer vielzahl von energiespeichern sowie verfahren zur steuerung der energieversorgung bei diesen energiespeichern |
Family Cites Families (12)
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|---|---|---|---|---|
| JPS5414120A (en) * | 1977-07-04 | 1979-02-02 | Nippon Telegr & Teleph Corp <Ntt> | Initial setting system for device |
| JP2741022B2 (ja) * | 1987-04-01 | 1998-04-15 | 三菱電機株式会社 | パワーオンリセツトパルス発生回路 |
| JPS6427094A (en) * | 1987-07-23 | 1989-01-30 | Mitsubishi Electric Corp | Mos-type semiconductor memory |
| JP2772530B2 (ja) * | 1988-12-05 | 1998-07-02 | 三菱電機株式会社 | 半導体集積回路装置 |
| US4994869A (en) * | 1989-06-30 | 1991-02-19 | Texas Instruments Incorporated | NMOS transistor having inversion layer source/drain contacts |
| JP2724893B2 (ja) * | 1989-12-28 | 1998-03-09 | 三菱電機株式会社 | 半導体集積回路装置 |
| JPH0474015A (ja) * | 1990-07-13 | 1992-03-09 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH04119600A (ja) * | 1990-09-10 | 1992-04-21 | Mitsubishi Electric Corp | テストモード機能内蔵ダイナミックランダムアクセスメモリ装置 |
| US5121358A (en) * | 1990-09-26 | 1992-06-09 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with power-on reset controlled latched row line repeaters |
| JPH04341997A (ja) * | 1991-05-20 | 1992-11-27 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| US5166545A (en) * | 1991-07-10 | 1992-11-24 | Dallas Semiconductor Corporation | Power-on-reset circuit including integration capacitor |
| JPH05274876A (ja) * | 1992-03-30 | 1993-10-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1990
- 1990-07-31 JP JP2204500A patent/JP2527835B2/ja not_active Expired - Lifetime
-
1991
- 1991-07-23 KR KR1019910012603A patent/KR940006791B1/ko not_active IP Right Cessation
- 1991-07-29 DE DE4125086A patent/DE4125086C2/de not_active Expired - Lifetime
-
1993
- 1993-11-15 US US08/151,721 patent/US5436586A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳＶｏｌ．２４Ｎｏ．５（１９８９−１０）Ｐ．１１７０−１１７５ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5436586A (en) | 1995-07-25 |
| KR920003653A (ko) | 1992-02-29 |
| DE4125086C2 (de) | 1996-01-04 |
| DE4125086A1 (de) | 1992-02-13 |
| JPH0488518A (ja) | 1992-03-23 |
| KR940006791B1 (ko) | 1994-07-27 |
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