JP2536649Y2 - リセット信号入力回路 - Google Patents

Description

【考案の詳細な説明】 （イ）産業上の利用分野 本考案はリセット信号入力回路に関し、特に入力端子
における耐ノイズ性を向上したリセット信号入力回路に
関する。

（ロ）従来の技術 第３図は例えばマイコン、時計用IC等を用いられる従
来のリセット信号入力回路を示す回路図である。

図において、T_inは入力端子、R_inは入力抵抗、R_plは
ブルダウン抵抗、INV₁は第１のインバータ、INV₂は第２
のインバータである。なお第２のインバータの出力は内
部回路（図示せず）に入力されている。

次にこの回路の動作を説明する。

入力端子T_inにリセット信号（ハイレベル：電源電圧V
_cc）が入力されていないときは、プルダウン抵抗R_plに
よって第１のインバータINV₁の入力は接地電圧V_ssに固
定されているので、第２のインバータINV₂の出力はロウ
レベル（接地電圧V_ss）となっている。

したがってこの場合は内部回路はリセットされない。

そして入力端子T_inにハイレベルのリセット信号が入
力されると、第１のインバータINV₁の出力は接地電圧V
_ssに立下り（ここでプルダウン抵抗R_plは比較的高抵抗
とする）、これに基づいて第２のインバータINV₂の出力
はハイレベルに立上り、内部回路をリセットする。

（ハ）考案が解決しようとする課題 しかし、リセット端子には例えばリセットボタンを押
すことによる人体からの静電ノイズ等の外来ノイズが入
り易いという事情があり、この外来ノイズによって内部
回路がリセットされるおそれがある。

このような誤動作を第３図及び第４図を参照しながら
説明する。

まず、リセット信号が入っていないときに入力端子T
_inに第１のインバータINV₁のしきい値電圧V_t1以上の図
示ノイズパルスが印加された場合、ノードａはこれを受
けて瞬間的に立下る。

そしてノードａが第２のインバータINV₂のしきい値電
圧V₁₂以下となるとこれを受けてノードｂが瞬間的に立
上る。このノードｂにおける立上りパルスがリセット信
号と誤認されて内部回路がリセットされるおそれがあ
る。特に、ノイズパルスが電源電圧V_cc以上の高電圧の
場合はきわめて誤動作し易い。

本考案は斯上した従来の問題に鑑みてなされたもので
あり、外来ノイズによる誤動作を防止したリセット信号
入力回路を提供することを目的としている。

（ニ）課題を解決するための手段 本考案は、第１図に示す如く、入力端子T_inと電源電
圧V_ccとの間に接続されたダイオードＤと、第１のイン
バータINV₁と第２のインバータINV₂との間に接続された
抵抗Ｒと、前記電源電圧V_ccと第２のインバータINV₂の
入力ノードとの間に接続された容量Ｃとを有し、入力端
子T_inに印加される外来ノイズによる誤動作を防止する
ことを特徴としている。

（ホ）作用 上述の手段によれば、リセット信号が入力されていな
いときに入力端子T_inにノイズパルスが印加された場合
でも以下のような作用によって誤動作を防止できる。

すなわち、ノイズパルスのピーク値が第１のインバー
タINV₁のしきい値電圧V_t1以上電源電圧V_cc以下の場合に
は前期容量Ｃと抵抗ＲとからなるCR時定数回路の積分作
用によって第１のインバータINV₁の出力（ノードａ）の
立下りは十分に緩和され、第２のインバータINV₂のしき
い値電圧V_t2以下となるおそれはない。したがって第２
のインバータINV₂の出力（ノードｂ）にノイズパルスの
影響が及ぶことはなく誤動作を防止できる。

そして、ノイズパルスのピーク値が電源電圧V_cc以上
の高電圧の場合には、前記ダイオードＤが順方向にオン
し、容量Ｃのカップリングの効果によってノイズパルス
の影響とは逆にノードａを上昇させるように作用するの
で、このような場合でも誤動作を防止できるのである。

（ヘ）実施例 第１図は、本考案のリセット信号入力回路を示す回路
図である。

図において、T_inは入力端子、R_inは入力抵抗、R_plは
プルダウン抵抗、INV₁は第１のインバータ、INV₂は第２
のインバータである。第２のインバータINV₂の出力（ノ
ードｂ）は内部回路（図示せず）に入力されている。

ここまでの構成は従来技術の構成と変わらない。

本考案の特徴とする点は、入力端子T_inと電源電圧V_cc
との間に接続されたダイオードＤと、第１のインバータ
INV₁と第２のインバータINV₂との間に接続された抵抗Ｒ
と、前記電源電圧V_ccと第２のインバータINV₂の入力ノ
ード（ノードａ）との間に接続された容量Ｃとを有し、
入力端子T_inに印加される外来ノイズによる誤動作を防
止することにある。

なお前記ダイオードＤは、例えばＰ型半導体領域が入
力端子T_inに接続され、Ｎ型半導体領域が電源電圧V_ccに
接続されたPN接合から成る。

第２図は本考案のリセット信号入力回路の動作を説明
する波形図である。

ここでは入力端子T_inに電源電圧V_cc以上のノイズパル
スが印加された場合の誤動作防止動作について同図を参
照しながら説明する。

まず図示ノイズパルスが入力端子T_inに印加される
と、これを受けてノードａは第１のインバータINV₁の反
転作用によってハイレベルから立下る方向へ変化しよう
とする。しかし前記容量Ｃと抵抗ＲからなるCR時定数回
路の積分作用によってこの変化は緩和される。しかも、
ダイオードＤは順方向にオンし、容量Ｃのカップリング
効果によってノードａは逆に上昇するので、第２のイン
バータINV₂のしきい値電圧V₁₂以下に立下ることなく誤
動作を防止できるのである。

また、ノイズパルスが電源電圧V_cc以下の場合にはダ
イオードＤは順方向にオンしないが、CR時定数回路が同
様にノイズパルスを平滑化するように働くため同様に誤
動作を防止することができる。

なお、CR時定数回路の設けられる箇所は本実施例には
限らず、入力端子T_inから奇数段目のインバータと次段
インバータの間に設けられていれば同様な作用効果が得
られる。

（ト）考案の効果 以上説明したように本考案によれば入力端子T_inに電
源電圧V_cc以上の過大なノイズが印加された場合でも内
部回路を誤動作を防止したリセット信号入力回路を提供
することができる。

特に、マイコン、時計用IC等のリセット信号入力回路
として好適である。

【図面の簡単な説明】

第１図は本考案のリセット信号入力回路を示す回路図、
第２図は本考案のリセット信号入力回路の動作を示す波
形図、第３図は従来のリセット信号入力回路を示す回路
図、第４図は従来のリセット信号入力回路の動作を示す
波形図である。 T_in…入力端子、R_in…入力抵抗、R_pl…プルダウン抵
抗、INV₁…第１のインバータ、INV₂…第２のインバー
タ、Ｄ…ダイオード、Ｒ…抵抗、Ｃ…容量、V_cc…電源
電圧、V_ss…接地電圧。

Claims (1)

(57)【実用新案登録請求の範囲】
1. 【請求項１】入力端子T_in電源電圧V_ccとの間に接続され
   たダイオードＤと、 入力端子T_inから奇数段目のインバータINV₁と次段のイ
   ンバータINV₂との間に接続された抵抗Ｒと、 前記電源電圧V_ccと次段インバータINV₂の入力ノードと
   の間に接続された容量Ｃとを有し、入力端子T_inに印加
   される外来ノイズによる誤動作を防止することを特徴と
   するリセット信号入力回路。