JP2772522B2 - パワーオン信号発生回路 - Google Patents
パワーオン信号発生回路Info
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- JP2772522B2 JP2772522B2 JP62281453A JP28145387A JP2772522B2 JP 2772522 B2 JP2772522 B2 JP 2772522B2 JP 62281453 A JP62281453 A JP 62281453A JP 28145387 A JP28145387 A JP 28145387A JP 2772522 B2 JP2772522 B2 JP 2772522B2
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title claims description 17
- 238000001514 detection method Methods 0.000 claims description 11
- 230000007257 malfunction Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパワーオン信号発生回路に関する。
〔従来の技術〕
半導体装置を用いてシステム構成する場合に、半導体
装置の出力端子をワイヤードオア接続して用いることが
多いが、一般に、半導体装置内の制御信号発生回路の電
源はその半導体装置の電源と共通化されているため、電
源投入時は、制御信号発生回路が正常に動作せず制御信
号が不定となって出力制御を正常に行なうことができ
ず、各半導体装置の出力端子間に大電流が流れ、システ
ムダウンをひきおこす恐れがある。これを防止するため
に、各半導体装置には、パワーオン信号発生回路が設け
られており、電源投入後電源電圧が十分に立上がるまで
の間、パワーオン信号を発生させ、このパワーオン信号
により出力回路を非動作とするようになされている。 第５図はパワーオン信号発生回路の従来例の回路図、
第６図は本従来例の各部の電圧波形を示す図である。 本従来例は電源レベル検出回路１とCMOSインバータ２
とからなり、電源レベル検出回路１は、電源VCCとグラ
ンド間に直列に設けられ、ゲートとドレインが接続され
たPMOSトランジスタQ1,Q2とNMOSトランジスタQ3とから
構成され、CMOSインバータ２はPMOSトランジスタQ4,Q5
とから構成されている。PMOSトランジスタQ1,Q2の電流
能力は、NMOSトランジスタQ3のそれの10倍以上に設定さ
れており、各トランジスタのスレッショルド（しきい
値）電圧はどれもVTとする。 次に、本従来例の動作を説明する。 電源投入前は、節点A,B,Cのいずれも接地レベルとな
っている。時刻t0において電源VCCが投入され、時刻t1
においてMOSトランジスタのスレッショルド電圧VTを越
えると、PMOSトランジスタQ1,Q4およびNMOSトランジス
タQ3がオンする。このとき、PMOSトランジスタQ2はオフ
しているため、節点Ｂの電圧レベルはローレベルとな
り、CMOSインバータ２の出力端（節点Ｃ）は、電源電圧
VCCに追従してスレッショルド電圧VTとなり、パワーオ
ン信号が発生する。次に、時刻t2において電源電圧VCC
がMOSトランジスタのスレッショルド電圧の２倍の電圧
（2VT）となると、PMOSトランジスタQ2がオンし、節点
Ｂの電位が電源VCCに追従して上昇する。時刻t3におい
て、節点Ｂの電圧がCMOSインバータ２のスレッショルド
電圧VCを越えると、NMOSトランジスタQ5がオンし、節点
Ｃはローレベルとなってパワーオン信号の発生が停止さ
れる。この後、節点A,Bは電源電圧VCCに追従して上昇
し、最終的に節点Ａは電源電圧VCCよりMOSトランジスタ
のスレッショルド電圧VTだけ低い電圧（VCC−VT）まで
上昇し、節点Ｂは、PMOSトランジスタQ1,Q2およびNMOS
トランジスタQ3のオン抵抗で分圧された電圧（VCC−2VT
−VP：VPは正の整数）となる。 〔発明が解決しようとする問題点〕 上述した従来のパワーオン信号発生回路は、電源電圧
VCCが十分立上がった後も、電源レベル検出回路を構成
する各MOSトランジスタがオンしており、電源VCCからグ
ランドへ貫通電流が流れ、消費電力が大きいという欠点
がある。 〔問題点を解決するための手段〕 本発明のパワーオン信号発生回路は、電源投入直後に
おける出力回路の誤動作を防止するためのパワーオン信
号を発生するパワーオン信号発生回路であって、第１の
電源に一端が接続され、他端が共通節点に接続され、第
１の閾値電圧を有し、電源電圧が前記第１の閾値電圧以
上になると導通する第１の回路と、前記共通節点と第２
の電源との間に接続され、第１の制御信号によって導通
・非導通が制御される第２の回路と、入力が前記共通節
点に接続され前記共通節点のレベルが第２の閾値以下の
ときはパワーオン信号をアクティブにし、前記第２の閾
値以上のときはパワーオン信号をインアクティブにする
検出回路と、前記パワーオン信号と第２の制御信号とが
入力され前記第２の制御信号がアクティブのときは前記
第２の回路を導通状態とする前記第１の制御信号を出力
し、前記第２の制御信号がインアクティブのときで前記
パワーオン信号がアクティブのときは前記第２の回路を
導通状態にする前記第１の制御信号を出力し、前記第２
の制御信号がインアクティブのときで前記パワーオン信
号がインアクティブのときは前記第２の回路を非導通状
態にする前記第１の制御信号を出力するゲート回路とを
備えることを特徴とする。 〔作用〕 CMOSインバータの出力信号がローレベルとなってパワ
ーオン信号の発生が停止すると、これと同時に第２の回
路が不導通となり、電源レベル検出回路は非動作状態と
なるため、貫通電流が流れず、消費電力を低減すること
ができる。 〔実施例〕 次に、本発明の実施例について図面を参照して説明す
る。 第１図は本発明のパワーオン信号発生回路を得る過程
で得られた参考回路図、第２図は参考回路の各部の信号
波形を示す図である。 参考回路と第５図の従来例との相違点は、電源レベル
検出回路１を構成するNMOSトランジスタQ3のゲートを電
源VCCに接続する代りに、CMOSインバータ２の出力端
（節点Ｃ）に接続したことである。 次に、参考回路の動作を説明する。 時刻t0において電源が投入される前は、各節点A,B,C
はいずれも接地レベルとなっている。時刻t0において電
源が投入され、時刻t1において電源電圧VCCがMOSトラン
ジスタのスレッショルド電圧VTとなると、電源レベル検
出回路１を構成するPMOSトランジスタQ1およびCMOSイン
バータ２を構成するPMOSトランジスタQ4がオンし、節点
Ｃの電圧は、電源電圧VCCと同じVTとなり、続いてNMOS
トランジスタQ3がオンする。一方、PMOSトランジスタQ4
はオフしているため、節点Ｂの電圧は接地レベルに維持
され、節点Ｃの電圧が安定する。時刻t2において、電源
電圧VCCがMOSトランジスタのスレッショルド電圧の２倍
の電圧（2VT）となると、PMOSトランジスタQ2がオンし
て節点Ｂの電圧が上昇し始め、時刻t3においてCMOSイン
バータ２のスレッショルド電圧VCを越えると、CMOSイン
バータ２の出力が反転し、節点Ｃがローレベルとなって
パワーオン信号の発生が停止する。すると、NMOSトラン
ジスタQ3のゲート電圧がローレベルとなり、これがオフ
する。このため、電源レベル検出回路１に貫通電流が流
れることが防止される。この後、節点Ａの電圧はVCC−V
Tまで上昇し、節点Ｂの電圧はVCC−2VTまで上昇する。 第３図はパワーオン信号発生回路の他の参考回路図で
ある。 この参考回路と第１図の参考回路との相違点は、電源
レベル検出回路１を構成するPMOSトランジスタQ2のゲー
トを接地し、このPMOSトランジスタQ2を抵抗として用い
た点である。このようにすることにより、電源電圧VCC
がMOSトランジスタのスレッショルド電圧VTを越える時
刻t1において節点Ｂの電圧の上昇が開始され、この結
果、パワーオン信号の発生が停止される電源電圧VCCの
レベルを低下させることができる。 第４図は本発明のパワーオン信号発生回路の実施例の
回路図である。 本実施例は、前述した第１図の参考回路に、CMOSイン
バータ２の出力レベルを反転して出力するインバータ３
と、このインバータ３の出力と制御信号φとを入力と
し、その出力でNMOSトランジスタQ3を駆動するナンドゲ
ート３を設けたものである。本実施例は、制御信号φが
ローレベルのときは従来例と同じ動作を行ない、制御信
号φがハイレベルのときは、前述した参考回路と同様の
動作を行なう。すなわち、制御信号φがローレベルの場
合、ナンドゲート４の出力はハイレベルに固定され、NM
OSトランジスタQ3は常時オン状態となる。一方、制御信
号φがハイレベルの場合、節点Ｃの電圧がハイレベルの
間は、ナンドゲート４のもう一方の入力（インバータ３
の出力）はローレベルであり、ナンドゲート４の出力は
ハイレベルとなってNMOSトランジスタQ3がオンするが、
節点Ｃの電圧がローレベルとなると、インバータ３の出
力がハイレベルとなって、ナンドゲート４の出力はロー
レベルとなり、NMOSトランジスタQ3はオフする。このよ
うに、回路形式は種々変形可能である。 〔発明の効果〕 以上説明したように本発明は、CMOSインバータの出力
を直接あるいは間接に電源レベル検出回路に帰還させ、
パワーオン信号の発生が停止すると電源レベル検出回路
を非動作状態とすることにより、パワーオン信号の発生
停止後は、電源レベル検出回路における電流消費を零と
することができ、この結果、消費電力を低減することが
できるという効果がある。
装置の出力端子をワイヤードオア接続して用いることが
多いが、一般に、半導体装置内の制御信号発生回路の電
源はその半導体装置の電源と共通化されているため、電
源投入時は、制御信号発生回路が正常に動作せず制御信
号が不定となって出力制御を正常に行なうことができ
ず、各半導体装置の出力端子間に大電流が流れ、システ
ムダウンをひきおこす恐れがある。これを防止するため
に、各半導体装置には、パワーオン信号発生回路が設け
られており、電源投入後電源電圧が十分に立上がるまで
の間、パワーオン信号を発生させ、このパワーオン信号
により出力回路を非動作とするようになされている。 第５図はパワーオン信号発生回路の従来例の回路図、
第６図は本従来例の各部の電圧波形を示す図である。 本従来例は電源レベル検出回路１とCMOSインバータ２
とからなり、電源レベル検出回路１は、電源VCCとグラ
ンド間に直列に設けられ、ゲートとドレインが接続され
たPMOSトランジスタQ1,Q2とNMOSトランジスタQ3とから
構成され、CMOSインバータ２はPMOSトランジスタQ4,Q5
とから構成されている。PMOSトランジスタQ1,Q2の電流
能力は、NMOSトランジスタQ3のそれの10倍以上に設定さ
れており、各トランジスタのスレッショルド（しきい
値）電圧はどれもVTとする。 次に、本従来例の動作を説明する。 電源投入前は、節点A,B,Cのいずれも接地レベルとな
っている。時刻t0において電源VCCが投入され、時刻t1
においてMOSトランジスタのスレッショルド電圧VTを越
えると、PMOSトランジスタQ1,Q4およびNMOSトランジス
タQ3がオンする。このとき、PMOSトランジスタQ2はオフ
しているため、節点Ｂの電圧レベルはローレベルとな
り、CMOSインバータ２の出力端（節点Ｃ）は、電源電圧
VCCに追従してスレッショルド電圧VTとなり、パワーオ
ン信号が発生する。次に、時刻t2において電源電圧VCC
がMOSトランジスタのスレッショルド電圧の２倍の電圧
（2VT）となると、PMOSトランジスタQ2がオンし、節点
Ｂの電位が電源VCCに追従して上昇する。時刻t3におい
て、節点Ｂの電圧がCMOSインバータ２のスレッショルド
電圧VCを越えると、NMOSトランジスタQ5がオンし、節点
Ｃはローレベルとなってパワーオン信号の発生が停止さ
れる。この後、節点A,Bは電源電圧VCCに追従して上昇
し、最終的に節点Ａは電源電圧VCCよりMOSトランジスタ
のスレッショルド電圧VTだけ低い電圧（VCC−VT）まで
上昇し、節点Ｂは、PMOSトランジスタQ1,Q2およびNMOS
トランジスタQ3のオン抵抗で分圧された電圧（VCC−2VT
−VP：VPは正の整数）となる。 〔発明が解決しようとする問題点〕 上述した従来のパワーオン信号発生回路は、電源電圧
VCCが十分立上がった後も、電源レベル検出回路を構成
する各MOSトランジスタがオンしており、電源VCCからグ
ランドへ貫通電流が流れ、消費電力が大きいという欠点
がある。 〔問題点を解決するための手段〕 本発明のパワーオン信号発生回路は、電源投入直後に
おける出力回路の誤動作を防止するためのパワーオン信
号を発生するパワーオン信号発生回路であって、第１の
電源に一端が接続され、他端が共通節点に接続され、第
１の閾値電圧を有し、電源電圧が前記第１の閾値電圧以
上になると導通する第１の回路と、前記共通節点と第２
の電源との間に接続され、第１の制御信号によって導通
・非導通が制御される第２の回路と、入力が前記共通節
点に接続され前記共通節点のレベルが第２の閾値以下の
ときはパワーオン信号をアクティブにし、前記第２の閾
値以上のときはパワーオン信号をインアクティブにする
検出回路と、前記パワーオン信号と第２の制御信号とが
入力され前記第２の制御信号がアクティブのときは前記
第２の回路を導通状態とする前記第１の制御信号を出力
し、前記第２の制御信号がインアクティブのときで前記
パワーオン信号がアクティブのときは前記第２の回路を
導通状態にする前記第１の制御信号を出力し、前記第２
の制御信号がインアクティブのときで前記パワーオン信
号がインアクティブのときは前記第２の回路を非導通状
態にする前記第１の制御信号を出力するゲート回路とを
備えることを特徴とする。 〔作用〕 CMOSインバータの出力信号がローレベルとなってパワ
ーオン信号の発生が停止すると、これと同時に第２の回
路が不導通となり、電源レベル検出回路は非動作状態と
なるため、貫通電流が流れず、消費電力を低減すること
ができる。 〔実施例〕 次に、本発明の実施例について図面を参照して説明す
る。 第１図は本発明のパワーオン信号発生回路を得る過程
で得られた参考回路図、第２図は参考回路の各部の信号
波形を示す図である。 参考回路と第５図の従来例との相違点は、電源レベル
検出回路１を構成するNMOSトランジスタQ3のゲートを電
源VCCに接続する代りに、CMOSインバータ２の出力端
（節点Ｃ）に接続したことである。 次に、参考回路の動作を説明する。 時刻t0において電源が投入される前は、各節点A,B,C
はいずれも接地レベルとなっている。時刻t0において電
源が投入され、時刻t1において電源電圧VCCがMOSトラン
ジスタのスレッショルド電圧VTとなると、電源レベル検
出回路１を構成するPMOSトランジスタQ1およびCMOSイン
バータ２を構成するPMOSトランジスタQ4がオンし、節点
Ｃの電圧は、電源電圧VCCと同じVTとなり、続いてNMOS
トランジスタQ3がオンする。一方、PMOSトランジスタQ4
はオフしているため、節点Ｂの電圧は接地レベルに維持
され、節点Ｃの電圧が安定する。時刻t2において、電源
電圧VCCがMOSトランジスタのスレッショルド電圧の２倍
の電圧（2VT）となると、PMOSトランジスタQ2がオンし
て節点Ｂの電圧が上昇し始め、時刻t3においてCMOSイン
バータ２のスレッショルド電圧VCを越えると、CMOSイン
バータ２の出力が反転し、節点Ｃがローレベルとなって
パワーオン信号の発生が停止する。すると、NMOSトラン
ジスタQ3のゲート電圧がローレベルとなり、これがオフ
する。このため、電源レベル検出回路１に貫通電流が流
れることが防止される。この後、節点Ａの電圧はVCC−V
Tまで上昇し、節点Ｂの電圧はVCC−2VTまで上昇する。 第３図はパワーオン信号発生回路の他の参考回路図で
ある。 この参考回路と第１図の参考回路との相違点は、電源
レベル検出回路１を構成するPMOSトランジスタQ2のゲー
トを接地し、このPMOSトランジスタQ2を抵抗として用い
た点である。このようにすることにより、電源電圧VCC
がMOSトランジスタのスレッショルド電圧VTを越える時
刻t1において節点Ｂの電圧の上昇が開始され、この結
果、パワーオン信号の発生が停止される電源電圧VCCの
レベルを低下させることができる。 第４図は本発明のパワーオン信号発生回路の実施例の
回路図である。 本実施例は、前述した第１図の参考回路に、CMOSイン
バータ２の出力レベルを反転して出力するインバータ３
と、このインバータ３の出力と制御信号φとを入力と
し、その出力でNMOSトランジスタQ3を駆動するナンドゲ
ート３を設けたものである。本実施例は、制御信号φが
ローレベルのときは従来例と同じ動作を行ない、制御信
号φがハイレベルのときは、前述した参考回路と同様の
動作を行なう。すなわち、制御信号φがローレベルの場
合、ナンドゲート４の出力はハイレベルに固定され、NM
OSトランジスタQ3は常時オン状態となる。一方、制御信
号φがハイレベルの場合、節点Ｃの電圧がハイレベルの
間は、ナンドゲート４のもう一方の入力（インバータ３
の出力）はローレベルであり、ナンドゲート４の出力は
ハイレベルとなってNMOSトランジスタQ3がオンするが、
節点Ｃの電圧がローレベルとなると、インバータ３の出
力がハイレベルとなって、ナンドゲート４の出力はロー
レベルとなり、NMOSトランジスタQ3はオフする。このよ
うに、回路形式は種々変形可能である。 〔発明の効果〕 以上説明したように本発明は、CMOSインバータの出力
を直接あるいは間接に電源レベル検出回路に帰還させ、
パワーオン信号の発生が停止すると電源レベル検出回路
を非動作状態とすることにより、パワーオン信号の発生
停止後は、電源レベル検出回路における電流消費を零と
することができ、この結果、消費電力を低減することが
できるという効果がある。
【図面の簡単な説明】
第１図はパワーオン信号発生回路の参考回路図、第２図
は第１図の参考回路の各部の電圧波形を示す図、第３図
はパワーオン信号発生回路の他の参考回路図、第４図は
本願発明のパワーオン信号発生回路の一実施例の回路
図、第５図は従来例の回路図、第６図は従来例の各部の
電圧波形を示す図である。 １……電源レベル検出回路、２……CMOSインバータ、３
……インバータ、４……ナンドゲート、Q1,Q2,Q4……PM
OSトランジスタ、Q3,Q5……NMOSトランジスタ、A,B,C…
…節点、VCC……電源電圧、φ……制御信号、VT……MOS
トランジスタのスレッショルド電圧、VC……CMOSインバ
ータのスレッショルド電圧。
は第１図の参考回路の各部の電圧波形を示す図、第３図
はパワーオン信号発生回路の他の参考回路図、第４図は
本願発明のパワーオン信号発生回路の一実施例の回路
図、第５図は従来例の回路図、第６図は従来例の各部の
電圧波形を示す図である。 １……電源レベル検出回路、２……CMOSインバータ、３
……インバータ、４……ナンドゲート、Q1,Q2,Q4……PM
OSトランジスタ、Q3,Q5……NMOSトランジスタ、A,B,C…
…節点、VCC……電源電圧、φ……制御信号、VT……MOS
トランジスタのスレッショルド電圧、VC……CMOSインバ
ータのスレッショルド電圧。
Claims (1)
- (57)【特許請求の範囲】 １．電源投入直後における出力回路の誤動作を防止する
ためのパワーオン信号を発生するパワーオン信号発生回
路であって、第１の電源に一端が接続され、他端が共通
節点に接続され、第１の閾値電圧を有し、電源電圧が前
記第１の閾値電圧以上になると導通する第１の回路と、
前記共通節点と第２の電源との間に接続され、第１の制
御信号によって導通・非導通が制御される第２の回路
と、入力が前記共通節点に接続され前記共通節点のレベ
ルが第２の閾値以下のときはパワーオン信号をアクティ
ブにし、前記第２の閾値以上のときはパワーオン信号を
インアクティブにする検出回路と、前記パワーオン信号
と第２の制御信号とが入力され前記第２の制御信号がア
クティブのときは前記第２の回路を導通状態とする前記
第１の制御信号を出力し、前記第２の制御信号がインア
クティブのときで前記パワーオン信号がアクティブのと
きは前記第２の回路を導通状態にする前記第１の制御信
号を出力し、前記第２の制御信号がインアクティブのと
きで前記パワーオン信号がインアクティブのときは前記
第２の回路を非導通状態にする前記第１の制御信号を出
力するゲート回路とを備えることを特徴とするパワーオ
ン信号発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62281453A JP2772522B2 (ja) | 1987-11-06 | 1987-11-06 | パワーオン信号発生回路 |
| US07/267,817 US4948995A (en) | 1987-11-06 | 1988-11-07 | Disenabling circuit for power-on event |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62281453A JP2772522B2 (ja) | 1987-11-06 | 1987-11-06 | パワーオン信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01123521A JPH01123521A (ja) | 1989-05-16 |
| JP2772522B2 true JP2772522B2 (ja) | 1998-07-02 |
Family
ID=17639392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62281453A Expired - Lifetime JP2772522B2 (ja) | 1987-11-06 | 1987-11-06 | パワーオン信号発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4948995A (ja) |
| JP (1) | JP2772522B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5051611A (en) * | 1989-12-20 | 1991-09-24 | Quadic Systems, Inc. | Power-up circuit with hysteresis for an output buffer |
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| US5345422A (en) * | 1990-07-31 | 1994-09-06 | Texas Instruments Incorporated | Power up detection circuit |
| US5159206A (en) * | 1990-07-31 | 1992-10-27 | Tsay Ching Yuh | Power up reset circuit |
| ATE136175T1 (de) * | 1991-01-23 | 1996-04-15 | Siemens Ag | Integrierte schaltung zur erzeugung eines reset- signals |
| US5109163A (en) * | 1991-02-15 | 1992-04-28 | Zilog, Inc. | Integrated power-on reset circuit |
| US5187389A (en) * | 1991-05-03 | 1993-02-16 | National Semiconductor Corporation | Noise resistant low voltage brownout detector with shut off option |
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| DE59209683D1 (de) * | 1992-09-30 | 1999-06-02 | Siemens Ag | Integrierte Schaltung zur Erzeugung eines Reset-Signals |
| US6407594B1 (en) * | 1993-04-09 | 2002-06-18 | Sgs-Thomson Microelectronics S.R.L. | Zero bias current driver control circuit |
| US5463336A (en) * | 1994-01-27 | 1995-10-31 | Rockwell International Corporation | Supply sensing power-on reset circuit |
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