JP2511537B2 - パワ−オンリセツト回路 - Google Patents
パワ−オンリセツト回路Info
- Publication number
- JP2511537B2 JP2511537B2 JP1278520A JP27852089A JP2511537B2 JP 2511537 B2 JP2511537 B2 JP 2511537B2 JP 1278520 A JP1278520 A JP 1278520A JP 27852089 A JP27852089 A JP 27852089A JP 2511537 B2 JP2511537 B2 JP 2511537B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- resistor
- terminal
- mos transistor
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパワーオンリセツト回路に係り、特にMOS型
半導体集積回路におけるパワーオンリセツト回路に関す
るものである。
半導体集積回路におけるパワーオンリセツト回路に関す
るものである。
従来のパワーオンリセツト回路の一例を第６図に示
し、第７図および第８図にその動作原理を示し説明す
る。
し、第７図および第８図にその動作原理を示し説明す
る。
第６図において、21は電圧源、22は抵抗器で、この抵
抗器22の一端は電圧源21に接続され、他端は容量23を介
して接地されている。そして、この抵抗器22と容量23と
の接地点はインバータ論理素子24を介して出力端子25に
接続されている。
抗器22の一端は電圧源21に接続され、他端は容量23を介
して接地されている。そして、この抵抗器22と容量23と
の接地点はインバータ論理素子24を介して出力端子25に
接続されている。
このように構成されたパワーオンリセツト回路では、
抵抗器22および容量23による時定数を電圧源21の立ち上
がりの時定数より大きく設定する。そして、電圧源21の
電圧が第７図のｃに示すように変化すると、インバータ
論理素子24の入力は抵抗器22と容量23により第７図のａ
（インバータ論理素子24の入力電圧）に示すように変化
する。このとき、インバータ論理素子24の入力電圧ａ
が、それ自身のしきい値電圧を超えると出力端子25は前
状態の反転信号、すなわち、第８図のｂ（出力端子25の
電圧）に示すリセツト信号を出力する。
抵抗器22および容量23による時定数を電圧源21の立ち上
がりの時定数より大きく設定する。そして、電圧源21の
電圧が第７図のｃに示すように変化すると、インバータ
論理素子24の入力は抵抗器22と容量23により第７図のａ
（インバータ論理素子24の入力電圧）に示すように変化
する。このとき、インバータ論理素子24の入力電圧ａ
が、それ自身のしきい値電圧を超えると出力端子25は前
状態の反転信号、すなわち、第８図のｂ（出力端子25の
電圧）に示すリセツト信号を出力する。
上述した従来のパワーオンリセツト回路では、抵抗器
22および容量23による時定数と、電圧源21の時定数によ
つてリセツト時間が決定する。このため、電圧源21の立
ち上がりの時定数が、抵抗器22および容量23による時定
数よりも大きな値となつたとき、リセツトがかからなく
なつてしまうという課題があつた。
22および容量23による時定数と、電圧源21の時定数によ
つてリセツト時間が決定する。このため、電圧源21の立
ち上がりの時定数が、抵抗器22および容量23による時定
数よりも大きな値となつたとき、リセツトがかからなく
なつてしまうという課題があつた。
本発明のパワーオンリセツト回路は、ゲートとドレイ
ンを接続した第１のMOSトランジスタと、ゲートとドレ
インを接続した第２のMOSトランジスタと、第１のMOSト
ランジスタのソースと第２のMOSトランジスタのドレイ
ンとの間に直列接続されたゲートとドレインを接続した
複数のMOSトランジスタと、第1,第２および第３の抵抗
器と、電圧比較器と、電圧源と、出力端子とを設け、第
２のMOSトランジスタのソースと第１の抵抗器の第１の
端子をまとめて電圧比較器の第１の入力端子に接続し、
第２の抵抗器の第１の端子と第３の抵抗器の第１の端子
をまとめて電圧比較器の第２の入力端子に接続し、第１
のMOSトランジスタのドレインと第２の抵抗器の第２の
端子は電圧源に接続し、第１の抵抗器の第２の端子と第
３の抵抗器の第２の端子を接地し、電圧比較器の出力を
出力端子に接続したものである。
ンを接続した第１のMOSトランジスタと、ゲートとドレ
インを接続した第２のMOSトランジスタと、第１のMOSト
ランジスタのソースと第２のMOSトランジスタのドレイ
ンとの間に直列接続されたゲートとドレインを接続した
複数のMOSトランジスタと、第1,第２および第３の抵抗
器と、電圧比較器と、電圧源と、出力端子とを設け、第
２のMOSトランジスタのソースと第１の抵抗器の第１の
端子をまとめて電圧比較器の第１の入力端子に接続し、
第２の抵抗器の第１の端子と第３の抵抗器の第１の端子
をまとめて電圧比較器の第２の入力端子に接続し、第１
のMOSトランジスタのドレインと第２の抵抗器の第２の
端子は電圧源に接続し、第１の抵抗器の第２の端子と第
３の抵抗器の第２の端子を接地し、電圧比較器の出力を
出力端子に接続したものである。
本発明においては、電源投入後、素子が完全に安定状
態となる電源電圧を検出しリセツト信号を出力する。
態となる電源電圧を検出しリセツト信号を出力する。
以下、図面に基づき本発明の実施例を詳細に説明す
る。
る。
第１図は本発明によるパワーオンリセツト回路の一実
施例を示す回路図である。
施例を示す回路図である。
図において、1,2はそれぞれゲートとドレインを接続
したMOSトランジスタで、このMOSトランジスタ１のソー
スはMOSトランジスタ２のドレインに接続され、このMOS
トランジスタ２のソースと抵抗器３の端子をまとめて、
すなわち、MOSトランジスタ２のソースと抵抗器３との
接続点は電圧比較器６の一方の入力端子に接続され、抵
抗器４と抵抗器５の各端子をまとめて、すなわち、抵抗
器４と抵抗器５との接続点は電圧比較器６の他方の入力
端子に接続されている。また、MOSトランジスタ１のド
レインと抵抗器４の一端は電圧源７に接続され、抵抗器
３と抵抗器５の各他端は接地され、電圧比較器６の出力
端は出力端子８に接続されている。
したMOSトランジスタで、このMOSトランジスタ１のソー
スはMOSトランジスタ２のドレインに接続され、このMOS
トランジスタ２のソースと抵抗器３の端子をまとめて、
すなわち、MOSトランジスタ２のソースと抵抗器３との
接続点は電圧比較器６の一方の入力端子に接続され、抵
抗器４と抵抗器５の各端子をまとめて、すなわち、抵抗
器４と抵抗器５との接続点は電圧比較器６の他方の入力
端子に接続されている。また、MOSトランジスタ１のド
レインと抵抗器４の一端は電圧源７に接続され、抵抗器
３と抵抗器５の各他端は接地され、電圧比較器６の出力
端は出力端子８に接続されている。
第３図および第４図は第１図の動作説明に供する図
で、ａは第１図の抵抗器4,5による抵抗分割電圧を示し
たものであり、ｂは第１図のMOSトランジスタ1,2と抵抗
器３による抵抗分割電圧、ｃは第１図の出力端子８の電
圧、ｄは第１図の電圧源７の電源電圧を示したものであ
る。
で、ａは第１図の抵抗器4,5による抵抗分割電圧を示し
たものであり、ｂは第１図のMOSトランジスタ1,2と抵抗
器３による抵抗分割電圧、ｃは第１図の出力端子８の電
圧、ｄは第１図の電圧源７の電源電圧を示したものであ
る。
つぎに第１図に示す実施例の動作を第３図および第４
図を参照して説明する。
図を参照して説明する。
まず、電圧源７が投入され電源電圧ｄ（第３図ｄ参
照）の上昇に伴い、電圧比較器６の入力端子、すなわ
ち、抵抗器４および抵抗器５の接点電位がその抵抗比に
よりａ（第３図ａ参照）のように上昇する。また、ゲー
トとドレインを接続したMOSトランジスタの電流−電圧
特性は、第５図に示すようになり、ゲート・ソース間電
圧：VGSが、しきい値電圧：VTを超える点を境にオフ状
態、オン状態が変化する。そして、電圧源７の電源電圧
ｄが上昇し、ゲート・ソース間電圧VGSがしきい値電圧V
Tを超えるまでMOSトランジスタ１および２はオフ状態で
あり高抵抗に等価される。このため、電圧比較器６の入
力端子、すなわち、MOSトランジスタ１および抵抗器３
の接点電位は接地電位とほぼ同電位になる。さらに、電
圧源７の電源電圧ｄが上昇しMOSトランジスタ１および
２のゲート・ソース間電圧VGSがしきい値電圧VTを超え
ると、オン状態となりオン抵抗器を持つ。
照）の上昇に伴い、電圧比較器６の入力端子、すなわ
ち、抵抗器４および抵抗器５の接点電位がその抵抗比に
よりａ（第３図ａ参照）のように上昇する。また、ゲー
トとドレインを接続したMOSトランジスタの電流−電圧
特性は、第５図に示すようになり、ゲート・ソース間電
圧：VGSが、しきい値電圧：VTを超える点を境にオフ状
態、オン状態が変化する。そして、電圧源７の電源電圧
ｄが上昇し、ゲート・ソース間電圧VGSがしきい値電圧V
Tを超えるまでMOSトランジスタ１および２はオフ状態で
あり高抵抗に等価される。このため、電圧比較器６の入
力端子、すなわち、MOSトランジスタ１および抵抗器３
の接点電位は接地電位とほぼ同電位になる。さらに、電
圧源７の電源電圧ｄが上昇しMOSトランジスタ１および
２のゲート・ソース間電圧VGSがしきい値電圧VTを超え
ると、オン状態となりオン抵抗器を持つ。
つぎに、MOSトランジスタ１および２がオン状態とな
ると電圧源７の電源電圧ｄの上昇に伴いそのオン抵抗値
が変化するため、電圧比較器６の一方の入力端子の電圧
はMOSトランジスタ１および２のオン抵抗特性と、抵抗
器３によりｂ（第３図ｂ参照）のように上昇する。第３
図において、Va,Vbはそれぞれ電圧比較器の入力電圧の
収束値を表しているが、第１図におけるMOSトランジス
タ１および２のサイズあるいは抵抗値を適当に設定する
ことによりVa＜Vbとすることが容易に可能である。この
ような場合、電圧源７の電源電圧ｄの上昇に伴いこの電
圧比較器６の２つの入力接点電位、すなわち、抵抗器4,
5による抵抗分割電圧a,MOSトランジスタ1,2と抵抗３に
よる抵抗分割電圧ｂは設定した電源電圧で反転するた
め、電圧比較器６はこれと同時に前状態の反転信号ｃ
（第４図ｃ参照）を出力する。本発明のパワーオンリセ
ツト回路は、電圧比較器６は反転信号を出力する電源電
圧を素子が安定状態となる電圧に設定することにより、
この反転出力をリセツト信号とすることができる。
ると電圧源７の電源電圧ｄの上昇に伴いそのオン抵抗値
が変化するため、電圧比較器６の一方の入力端子の電圧
はMOSトランジスタ１および２のオン抵抗特性と、抵抗
器３によりｂ（第３図ｂ参照）のように上昇する。第３
図において、Va,Vbはそれぞれ電圧比較器の入力電圧の
収束値を表しているが、第１図におけるMOSトランジス
タ１および２のサイズあるいは抵抗値を適当に設定する
ことによりVa＜Vbとすることが容易に可能である。この
ような場合、電圧源７の電源電圧ｄの上昇に伴いこの電
圧比較器６の２つの入力接点電位、すなわち、抵抗器4,
5による抵抗分割電圧a,MOSトランジスタ1,2と抵抗３に
よる抵抗分割電圧ｂは設定した電源電圧で反転するた
め、電圧比較器６はこれと同時に前状態の反転信号ｃ
（第４図ｃ参照）を出力する。本発明のパワーオンリセ
ツト回路は、電圧比較器６は反転信号を出力する電源電
圧を素子が安定状態となる電圧に設定することにより、
この反転出力をリセツト信号とすることができる。
すなわち、本発明のパワーオンリセツト回路は、電圧
源７の電圧によつて可変抵抗と等価のMOSトランジスタ
１とMOSトランジスタ２および抵抗器３による抵抗分割
電圧と、抵抗器４および抵抗器５による抵抗分割電圧と
の差電位によりリセット信号を出力する構成となつてい
る。
源７の電圧によつて可変抵抗と等価のMOSトランジスタ
１とMOSトランジスタ２および抵抗器３による抵抗分割
電圧と、抵抗器４および抵抗器５による抵抗分割電圧と
の差電位によりリセット信号を出力する構成となつてい
る。
以上説明したように本発明は、電源投入後、素子が完
全に安定状態となる電源電圧を検出しリセツト信号を出
力することにより、電源の立ち上がりの時定数が変化し
ても回路を確実にリセツトすることができる効果があ
る。
全に安定状態となる電源電圧を検出しリセツト信号を出
力することにより、電源の立ち上がりの時定数が変化し
ても回路を確実にリセツトすることができる効果があ
る。
第１図は本発明によるパワーオンリセツト回路の一実施
例を示す回路図、第２図は本発明の他の実施例を示す回
路図、第３図および第４図は第１図の動作説明に供する
図、第５図はMOSトランジスタの電流−電圧特性を示す
図、第６図は従来のパワーオンリセツト回路の一例を示
す回路図、第７図および第８図は第６図の動作説明に供
する図である。 1,11〜1n,2……MOSトランジスタ、３〜５……抵抗器、
６……電圧比較器、７……電圧源、８……出力端子。
例を示す回路図、第２図は本発明の他の実施例を示す回
路図、第３図および第４図は第１図の動作説明に供する
図、第５図はMOSトランジスタの電流−電圧特性を示す
図、第６図は従来のパワーオンリセツト回路の一例を示
す回路図、第７図および第８図は第６図の動作説明に供
する図である。 1,11〜1n,2……MOSトランジスタ、３〜５……抵抗器、
６……電圧比較器、７……電圧源、８……出力端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 瀬下 洋一 東京都港区西新橋３丁目20番４号 日本 電気エンジニアリング株式会社内 (72)発明者 北村 義昭 東京都港区西新橋３丁目20番４号 日本 電気エンジニアリング株式会社内 (56)参考文献 特開 昭58−62719（ＪＰ，Ａ) 特開 昭53−106524（ＪＰ，Ａ) 特開 昭59−90124（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ゲートとドレインを接続した第１のMOSト
ランジスタと、ゲートとドレインを接続した第２のMOS
トランジスタと、前記第１のMOSトランジスタのソース
と前記第２のMOSトランジスタのドレインとの間に直列
接続されたゲートとドレインを接続した複数のMOSトラ
ンジスタと、第1,第２および第３の抵抗器と、電圧比較
器と、電圧源と、出力端子とを備え、 前記第２のMOSトランジスタのソースと前記第１の抵抗
器の第１の端子をまとめて前記電圧比較器の第１の入力
端子に接続し、 前記第２の抵抗器の第１の端子と前記第３の抵抗器の第
１の端子をまとめて前記電圧比較器の第２の入力端子に
接続し、 前記第１のMOSトランジスタのドレインと前記第２の抵
抗器の第２の端子は前記電圧源に接続し、 前記第１の抵抗器の第２の端子と前記第３の抵抗器の第
２の端子を接地し、 前記電圧比較器の出力を前記出力端子に接続した ことを特徴とするパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278520A JP2511537B2 (ja) | 1989-10-27 | 1989-10-27 | パワ−オンリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278520A JP2511537B2 (ja) | 1989-10-27 | 1989-10-27 | パワ−オンリセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03141415A JPH03141415A (ja) | 1991-06-17 |
| JP2511537B2 true JP2511537B2 (ja) | 1996-06-26 |
Family
ID=17598432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1278520A Expired - Lifetime JP2511537B2 (ja) | 1989-10-27 | 1989-10-27 | パワ−オンリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2511537B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4248535B2 (ja) | 2005-07-28 | 2009-04-02 | 富士通マイクロエレクトロニクス株式会社 | 電源検出回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53106524A (en) * | 1977-03-01 | 1978-09-16 | Toshiba Corp | Initial clear unit for digital circuit |
| JPS5862719A (ja) * | 1981-10-09 | 1983-04-14 | Toshiba Corp | イニシヤライズ回路 |
| JPS5990124A (ja) * | 1982-11-15 | 1984-05-24 | Oki Electric Ind Co Ltd | オ−ト・クリヤ回路 |
-
1989
- 1989-10-27 JP JP1278520A patent/JP2511537B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03141415A (ja) | 1991-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2741022B2 (ja) | パワーオンリセツトパルス発生回路 | |
| US5467039A (en) | Chip initialization signal generating circuit | |
| JP2570471B2 (ja) | クロックドライバー回路 | |
| JP2748950B2 (ja) | パワーオンリセット回路 | |
| US4783604A (en) | Buffer circuit for outputting signals of different polarities | |
| US6104234A (en) | Substrate voltage generation circuit | |
| JP2511537B2 (ja) | パワ−オンリセツト回路 | |
| US3922569A (en) | Potential detector | |
| JPS61222318A (ja) | パワ−オンリセツト回路 | |
| US5045718A (en) | Circuit for detecting power supply voltage variation | |
| US4435656A (en) | Phase inverter circuit | |
| JPS6358493B2 (ja) | ||
| KR960006376B1 (ko) | 어드레스 천이 검출회로 | |
| JP3025921B2 (ja) | パワーオンリセット回路 | |
| JP2645117B2 (ja) | 半導体集積回路のリセット回路 | |
| JP2871902B2 (ja) | 電流セル回路 | |
| JP2680592B2 (ja) | パワーオンリセット回路 | |
| JP3423693B2 (ja) | ３つの異なる電位を有する出力信号を発生させるデコーダ素子およびこのデコーダ素子の作動方法 | |
| JP2874613B2 (ja) | アナログ遅延回路 | |
| JP2745697B2 (ja) | 半導体集積回路 | |
| JP3105650B2 (ja) | 半導体集積回路装置 | |
| JPH05206812A (ja) | パルス信号発生回路 | |
| EP0464667A2 (en) | Power-on-clear signal generating circuit | |
| JPH0426249B2 (ja) | ||
| JP2571681B2 (ja) | 出力回路 |