JP2700419B2 - 負荷反応遷移制御付バツフア回路 - Google Patents

負荷反応遷移制御付バツフア回路

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はフイード・バック手段を通して出力信号di
/dtを制御する複合バッファ及び出力ドライバ回路に関
する。
〔従来の技術〕
集積回路の接地線や電源線にノイズとして現われる電
圧スパイクは集積回路が小さくなるにつれて相対的な大
きさ及びその頻度の両方で増加してくる。集積回路の接
続線の抵抗及びインダクタンスが主な過渡的ノイズ電圧
源となっているということがわかってきた。電源パッド
から接地パッドへの電流の急激な変化がそのようなチッ
プを通る線のノイズ・レベルの大きさに大きく関与して
いる。現在、集積回路の寸法を小さくすることは線の幅
を拡張してそのインピダンス・レベルを大きく下げるこ
とをこばんでいる。ノイズ源の除去の試みは更に集積回
路のスイッチング・スピードの短縮及びそれに関するdi
/dt効果の減少によってより複雑化している。抵抗及びd
i/dt効果による集積回路電源及び接地線のノイズ信号は
入力／出力（I/O）バッファが容量性負荷を切換えるの
に使用される場合により多く現われる。このノイズ源の
大きさはCMOSタイプの集積回路を使用したときにより増
加すると思われ、そのCMOS集積回路の負荷はほとんど容
量性である。
電源線及び接地線のノイズを除去する多数の回路及び
技術が提案されてきた。例えば、米国特許第4,129,792
号は、出力ドライブ電流がカスケード・トランジスタ段
のスイッチング速度に従い時間的連続性をもって可能化
される２つ又はそれ以上のスイッチング装置によって供
給されるようにした回路を提供している。又、米国特許
第4,638,187号は電流スパイク効果を小さくするため時
間が連続的に可能化されるようにした並列接続トランジ
スタ段の他の構造を開示している。
〔発明が解決しようとする問題点〕
上記のように、その他多くの文献に開示されている技
術は典型的な先端の集積回路におけるある電源線及び接
地線のスイッチング・ノイズ問題を解決することはでき
るが、出力パッドの容量性負荷の大きさに対する出力バ
ッファ電流の変化率を調節する回路の必要性がいまだ残
されている。そのような変化率の補償はフイードバック
信号に応答して、急激な電流変化を制限し、関連する電
源線及び接地線のdi/dtノイズ・レベルを抑制するのが
望ましい。
〔問題を解決するための手段〕
この発明は上記の問題点を下記のようにして解決し
た。
従って、この発明は、フイードバック手段を通して出
力信号di/dtを制御し、遷移の後の出力段の十分なプル
アップを保証し、大容量性負荷に対して供給される瞬間
電流を制限するよう出力トランジスタのターンオン率又
は速度を制御するようにした複合バッファ及び出力ドラ
イバ回路を提供する。これら混合したバッファ回路の特
徴は負荷応答フイードバックの感度を上げ、電流サージ
・ノイズを減少し、その結果適当な大きさのDC電圧レベ
ルを保証するものである。
この発明の好ましい実施例は、出力トランジスタの制
御電極と出力ノード間の容量性フイードバックを用い、
容量性負荷に対する出力トランジスタのスイッチング速
度を調節している。出力トランジスタのターンオン電流
スパイクは出力トランジスタの制御ゲートとスイッチさ
れた制御信号源との間に挿入された抵抗性要素によって
更に制御される。
出力ノードの安定状態電圧はロジック・ゲート出力信
号によってドライブされるプルアップ・トランジスタを
使用して獲得される。そのロジック・ゲートの出力状態
は入力コマンド信号と最終安定状態レベルの方に進行す
る出力ノード電圧レベルとの組合わせに基づいて決定す
る。
プッシュプル出力トランジスタを使用したこの好まし
いトライ・ステート構造のために、この発明は前述の出
力トランジスタの制御ゲートに作用するプルダウン・ト
ランジスタを含む。プルダウン・トランジスタは制御ゲ
ートがターンオンしたときにスイッチされるよりも相当
速く出力トランジスタの制御ゲートをスイッチするよう
設計される。これは、出力をドライブするのに相補トラ
ンジスタ対が使用されたときに重複スイッチング・タイ
プの短絡を避けるためである。トライ・ステート動作は
ターンオンで選択的に相互作用する複合ロジック・ゲー
トを通し、安定状態制御信号で可能化される。
〔実施例〕
第１図のバッファ回路１はこの発明による要素の基本
的形態である。この回路は集積回路内で発生する信号に
応答してその出力パッドをドライブするのに特に適合す
るものである。第１図の回路は出力パッド２及び代表的
な容量性パッド負荷CLを含む。第１図の回路は高速スイ
ッチング信号“データイン”を受信し、出力パッド２を
ドライブする電界効果トランジスタ（FET）３を持ち、
接地線のdi/dt効果を最少にする。
この回路の目的は３つの回路構成によって満足され
る。第１に、ｎチャンネル出力ドライバFET3はそのソー
ス電極４と制御ゲート電極６との間に接続されたスリュ
ー・レート制限フイードバック容量又はキャパシタ７を
有する。第２に、ドライバ・トランジスタ３を可能化す
るため、ノード９のプルアップ作用及び制御電極６の漸
進効果がインバータの制限された出力容量によって抑制
される。その結果、トランジスタ３を可能化するゲート
電極６の上昇電圧のスリュー・レートは制限されたドラ
イブ・インバータ12、抵抗11及び13、キャパシタ７の結
合効果によって減少する。正遷移のデータイン信号は比
較的大きく速いトランジスタ８を直接可能化するのに使
用される。トランジスタ８はノード９及びトランジスタ
３のゲート電極６を、ノード９が正方向に移行すること
ができる速度より相当速く接地の方に引っ張る。この発
明の第３の面はオア・ゲート14に入る信号のロジック結
合から発生する。オア・ゲート14は信号データインとパ
ッド２からのフイードバック信号とを結合してｐチャン
ネル・トランジスタ16をドライブする出力信号をそこか
ら供給する。オア・ゲート14は、データイン信号が“ロ
ー”となり、パッド２の電圧が電源電圧の約半分に下っ
た後に、トランジスタ16を可能化してノード９を電源電
圧VDDの方に引っ張るのが望ましい。この第３の面は、
この安定状態又は終結がノード９からトランジスタ３に
ドライブすることが電源VDDの全電圧に基づくものであ
るということを保証する。
フイードバック・キャパシタ７の公称値は50ピコファ
ラッドの公称容量負荷CLをドライブし、24ミリアンペア
の公称DC電流導通特性を表わすように設計された出力ト
ランジスタ３のために２ピコファラッドのレンジであ
る。これらの容量において、抵抗11,13は300〜400オー
ムの公称範囲を持ち、フイードバック抵抗17は公称250
オームである。プルダウン・トランジスタ８の物理的寸
法及び電気的特性は、ゲート電極６のプルダウン・レー
トがインバータ12で発生したプルアップ・レートの約４
倍であることを保証するように運ばれる。
第１図に大体示したこの発明の好ましい実施例を第２
図に示す。この回路は信号ENABLEに応答して選択的に動
作しうるエネーブル・モードを有するトライ・ステート
特性を含む。回路に要求されたトライ・ステート特性を
実施するため、出力パッド２は、ｐチャンネル・トラン
ジスタ18がパッド２を電源ノードVDDに引っ張り、ｎチ
ャンネル・トランジスタ19がパッド２を接地電位に引っ
張ると共に、相補対の電界効果トランジスタによってド
ライブされる。出力パッド・ドライバ・トランジスタ1
8,19の各制御又はゲート電極は夫々のフイードバック・
キャパシタ21,22を通してパッド２のノードに接続され
る。トランジスタ18,19のゲート電極はデータイン信号
のレベルに直接応答して中間ノード26,27に作用する電
気的に相補のプーリング・トランジスタ23,24によって
個々にドライブされる。再び、中間ノード26,27は夫々
の抵抗28,29によってドライバ・トランジスタ18,19の制
御ゲート電極から分離される。
ノア・ゲート31の制限された電流ドライブ容量は、更
に抵抗29,33及びフイードバック容量22によって抑圧さ
れて、プルダウン・ドライバ・トランジスタ19によって
導通されたパッド−接地電流の初期スロープを形成す
る。抵抗28,34を通してキャパシタ21と相互に作用する
オア・ゲート32の電流容量はプルアップ・ドライバ・ト
ランジスタ18に対応する効果を与える。
第１図で導入された概念においては、抵抗33,34は、
入力信号の遷移が“ハイ”−“ロー”か又は“ロー”−
“ハイ”かによって、ドライバ・トランジスタ18,19の
制御ゲート電圧の変化レートに相対的差違を設定するた
め、中間ノード27,26から夫々のロジック・ゲート31,32
を分離する。より大きく、より速く且つより直接的に接
続されているトランジスタ23,24は夫夫のゲート37,36を
通して可能化されるよりも約４倍速く夫々の出力ドライ
バ・トランジスタ18,19をデイセーブルして、両トラン
ジスタ18,19の望ましくない同時可能化を防止する。こ
の４の因数は、１つの出力ドライバ・トランジスタのデ
イセーブルとその相補トランジスタの可能化との間に十
分な余裕を与えて、普通の製造上のばらつきによる性能
の差違をうめあわせる。
出力パッド２の安定状態信号は出力パッド電圧の状態
を感知するロジック・ゲートによって適当に保証され
る。この実施例におけるオア・ゲート36及びノア・ゲー
ト37はｐチャンネル・トランジスタ38及びｎチャンネル
・トランジスタ39に夫々作用して出力ドライバ・トラン
ジスタ19,18を完全に可能化するため、適当な電源及び
接地レベルの方に夫々の中間ノード27,26を十分に引っ
張るようにする。又、パッド電圧が電源電圧の約半分に
達したときに、ロジック・ゲート36,37はパッド２から
抵抗41を通して送信されたフイードバック信号に応答す
るのが好ましい。
ENABLE′ラインの“ハイ”信号は第２図のバッファ回
路42をトライ・ステート動作モードにして、パッド２が
電源及び接地ライン両方から同時に遮断されるようにす
る。これは両ドライバ・トランジスタ18,19を同時にデ
イセーブルすることによって行われる。ENABLE′状態は
ノードに安定状態電圧を設定するゲート（すなわち、ゲ
ート36,37）と同様、電流の立上りの初期速度を定める
ゲート（すなわち、ゲート31,32）に送信される。
電流の高速変化を生じさせる接地及び電源ラインのノ
イズ・スパイク（di/dt）をほぼ減少するようにした第
２図の回路の特性は第３図乃至第10図の一連の実測図か
ら明らかである。各図は約5Vのパッド出力電圧遷移とそ
れに関する電源電圧又は接地線のノイズ電圧レベルとを
示す。第３図乃至第６図は公称レベル20ピコファラッド
で負荷されたパッドにおける波形であり、第７図乃至第
10図は公称120ピコファラッド負荷を有するパッドのも
のである。
第３図の波形は第２図の回路のパッド電圧の“ハイ”
−“ロー”電圧遷移に対するものであり、第４図は相対
的に比較しうる先行技術の出力パッド・ドライバ回路の
対応する遷移の実績である。同様に、第５図はこの発明
の回路における正立上り遷移とそのノイズとを示し、第
６図は先行技術の対応する結果を示す。第７図は“ハ
イ”−“ロー”遷移状態の下におけるこの発明の回路の
大きな容量性負荷の影響を示し、第８図は先行技術回路
のそれに対応する影響を示す。第９図は重い容量性負荷
の下にあるこの発明の“ロー”−“ハイ”遷移を示し、
第10図はそれに対応する先行技術の実績を示す。ノイズ
・レベルを比較すると、明らかにこの発明の回路が示し
た実績によってその改良が明確となった。例えば、相対
的な50ミリボルトのピーク間ノイズ（第３図のこの発明
で示した）は第４図の先行技術と比較するとその量は1/
2より小さい。
第３図乃至第６図に使用された20ピコファラッド負荷
はテスト・オッシロスコープによるものであり、パッド
はそれ以外負荷されていない。第７図乃至第10図に示す
テスト結果に使用された120ピコファラッドはパッド２
に更に100ピコファラッドの不活性負荷を追加した。
第２図の回路にあるフイードバック・キャパシタ21,2
2の重要性を過少評価してはならない。そのキャパシタ
は前述の３増加動作中その波形の成形に寄与するだけで
なく、出力パッド２の低い容量性負荷レベルに対するス
イッチング速度を抑制するに適した負性フイードバック
を供給する。ほとんどの先行技術は重い容量性負荷状態
のためにドライバ・トランジスタを通して流れる電流を
制限することにのみ集中するのに対し、この発明の回路
は、その制御の範囲を高いdi/dt効果を有する低容量性
負荷範囲に拡張する。パッド電圧の高い変化速度は、す
べてキャパシタ21又は22を通してドライバ・トランジス
タのゲート電極にフイードバックされる。その結果、こ
の発明の回路は、先端技術のCMOSクラスの集積回路装置
及び現今に典型的な種類の負荷、すなわちパッドの容量
性負荷のばらつき又は変動に対するオープン・ループ及
びクローズド・ループ補償を提供する。
【図面の簡単な説明】 第１図は、この発明の基本的特徴を示した回路図、 第２図は、CMOS電界効果トランジスタ及びトライ・ステ
ート制御を有するこの発明の好ましい構成を示す回路
図、 第３図乃至第10図は、好ましい実施例及び代表的な先行
技術の相対的実施レベルを示した線図である。 図中、１……バッファ回路、２……出力パッド、３……
FET、７……キャパシタ、8,16……トランジスタ、９…
…ノード、11,13,17……抵抗、12……インバータ。
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 999999999 シンバイオス・ロジック・インコーポレ イテッド アメリカ合衆国 コロラド州 80525 フォート コリンズ ダンフィールド コート 2001 (72)発明者 ウイリアム ケイ．ペテイ アメリカ合衆国 80917 コロラド コ ロラド スプリングス，シエラ ドライ ブ 2765

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】電源の第１の側に接続された第１のトラン
    ジスタによって駆動される出力ノードと、 前記出力ノードと前記第１のトランジスタの制御電極と
    の間に接続された容量性フイードバック手段と、 データイン信号の第１の状態に応答して前記第１のトラ
    ンジスタの制御電極を前記電源の第１の側に急速に引張
    るよう接続された第２のトランジスタと、 前記データイン信号の第２の状態に応答して前記第１の
    トランジスタの制御電極を前記電源の第２の側の方に緩
    慢に引張るよう接続されたスイッチ手段とを含む負荷反
    応遷移制御付バッファ回路。
JP1273915A 1988-11-09 1989-10-23 負荷反応遷移制御付バツフア回路 Expired - Lifetime JP2700419B2 (ja)

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