JPS58188931A - Ｃｍｏｓバツファアンプ駆動回路 - Google Patents

Ｃｍｏｓバツファアンプ駆動回路

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Publication number
JPS58188931A
JPS58188931A JP57072072A JP7207282A JPS58188931A JP S58188931 A JPS58188931 A JP S58188931A JP 57072072 A JP57072072 A JP 57072072A JP 7207282 A JP7207282 A JP 7207282A JP S58188931 A JPS58188931 A JP S58188931A
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JP
Japan
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buffer amplifier
channel
channel transistor
circuit
driving circuit
Prior art date
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Pending
Application number
JP57072072A
Other languages
English (en)
Inventor
Yuichi Matsuzaki
有一 松崎
Taku Yamazaki
卓 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
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Filing date
Publication date
Application filed by Seiko Epson Corp, Suwa Seikosha KK filed Critical Seiko Epson Corp
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Priority to GB08310597A priority patent/GB2119193A/en
Priority to DE19833314655 priority patent/DE3314655A1/de
Publication of JPS58188931A publication Critical patent/JPS58188931A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、重子回路において比較的大きな増幅率ケ有す
るバッファアンプの駆動回路に関する。
従来、ＣＭＯＳバッファアンプを駆動する回路において
、バッファアンプのＰチャンネルトランジスタ、Ｎチャ
ンネルトランジスタを介して電源間に流れる貫通電流を
軽減するために、第１図に示すような回路が知られてい
る。この回路の動作は、バッファアンプに流れる貫通電
流をおさえるた約に、ＣＭＯＳバッファアンプのＰチャ
ンネル側トランジスタ４とＮチャンネル側トランジスタ
５１に異なる回路２．３で駆動し、ディジタル回路的に
Ｐチャンネルトランジスタ４とＮチャンネルトランジス
タ５に異なった信号を加え、過渡時点においてＰチャン
ネルトランジスタ４．Ｎチャンネルトランジスタ５双方
ともＯＦＦの期間を作成している。すなわち、ディレィ
タイプのフリップフロップ１１にクロック信号φ０で駆
動し、データ信号Ｘをクロックパルス分だけおくらせて
Ｗ信号を作成し、！信号とＷ信号の合成信号により、Ｐ
チャンネルトランジスタ４とＮチャンネルトランジスタ
５の双方ともτ１．τ雪区間でＯＦＦとなる２種類の信
号Ａ、！：Ｂｌ！：を作成し、出力信号Ｙの変化時に流
ねる貫通電流を防止している。しかし本回路においては
、貫通電流は軽減されるが、回路素子数がかなり増加し
てしまうという難点があった。更に従来例における欠点
とＬ７て、駆ｉｊ！ｌ信号Ｙがパルス状で、かつパルス
幅が正確なものを得たい場合、クロック信号の周期をパ
ルス幅の数十分の１以下にしなければならず、低電化の
面に悪影響を与えたり、回路上不可能であったりした。
本発明は、従来例の様な複雑でかつ使用上の制約の強い
回路を構成せずに、従来例と巨１様に貫通電、流を軽減
することを目的とする。
以下に本発明の詳細な説明を行なう。
本発明の実施例を第２図に示す０本回路によれば、従来
の複雑な回路は要せずに、（！ＭＯＳインバータ回路２
個で構成できる。
第２図（ｂ）に示す駆動信号が入力Ｕから入力された時
、駆動回路６においてＰチャンネルトランジスタノ増幅
率をＮチャンネル側トランジスタに比較して大きくする
ことによって、−駆動回路６の出力は、第２図（ｂ）０
に示すように、立下りのディレィが大きく、かつ立上り
のディレィの小さな出力信号波形となる。同様に駆動回
路７において、Ｎチャンネルトランジスタの増幅率ｆＰ
チャンネルトランジスタと比較して大きくすることによ
り、Ｉ！！２図（ｂ）　Ｄに示すように、立下りのディ
Ｌ・イが小さく、かつ立上りのディレィの大きな出力信
号波形が作成される。さらに駆動回路６と駆動回路７に
よって出力される出力信号波形が、第２図（ｂ）に示す
ようなディレィの関係を持つようにする。
すなわち、Ｃ［ついてはＴｏ　　Ｔ１間でＰチャンネ／
Ｉ−トランジスタ８がＯＦＦとなり、ＴＩ　−Ｔ。
間でＯＮとなル、’ｒｓ−Ｔ、間でＯＦＦとなるように
する。Ｄについては、Ｎチャンネルトランジスタ９が７
６　　’ｒｔ間でＯＮ　、’ｒｔ−Ｔ４間でＯＦＦ、Ｔ
４−Ｔｉ間でＯＮとなるようにする。　　′結局、ＴＩ
−’ｒ、、間、’ｒｓ−７４間で、Ｐチャンネルトラン
ジスタ８およびＮチャンネルトランジスタ９の双方とも
ＯＦＦとなる期間がとれるようにする。ＯＦＦ期間の幅
やトランジスタのディレ一時間は、μ冠オーダー以下で
充分である。これによって、Ｃ！ＭＯＳバッファアンプ
ＬＬＯＮ−ＯＮ（双方ともにＯＮ）の期間がなくなり、
過嫂時点において電源間を流れる貫通電流を防■トでき
る。
オた本回路は、従来例のように、Ｐチャンネル側とＮチ
ャンネル側で異なった信号を必要とせず、同一の信号１
１１ニア回路的ディレィの違いだけでバッファアンプの
Ｘ通電流を防止することができるため、素子数面及び駆
動信号幅への制約面において、従来例よりもすぐれてい
る。
ま几、本回路を応用すれば、バッファアンプのみでなく
他の回路の態動においても、貫通電流を防１トするのに
有用である。さらに、本回路を使用することにより、時
計用ＩＣ等においてさらに消費電流の低減が可能となる
。
【図面の簡単な説明】
第１図、ａ　、ｂは、０Ｍ０Ｓバツフアアンプの貫通電
流を軽減する、従来方法の回路例及びその波形図。 第２図ａ、ｂは、本発明の一実権例を示す回路及び波形
図。 １・・・ディレィ型フリップフロップ ２・・・Ｐチャンネル駆動ＯＲ回路 ３・・・Ｎ　　　ｚ　　　Ｉ　　ＡＮＤ回路４・・・Ｃ
ＭＯＥ＋バッファアンプＰチャンネルトランジスタ ５・・・０Ｍ０Ｂ　　　ｊ　　　　　　Ｎ　　　＃Ｘ・
・・入力信号波形 φ。・・・クロック入力信号波形 Ｗ・・・ティレイ型フリップフロップ出力信号波形Ａ・
・・バッファアンプＰチャンネル側駆動惜号波形Ｂ…　
　　　ｌ　　　　　　　　Ｎ　　　　Ｉ　　　　　　　
　ＮＹ・・・バッファアンプ出力信号波形 ６・・・Ｐチャンネル駆動回路 ７・・・Ｎ ８−ＣＭＯＳバッファアンプＰチャンネルトランジスタ ？・・・ＣＭＯＳバッファアンプＮチャンネルトランジ
スタ Ｕ・・・入力信号波形 ０・・・バッファアンプＰチャンネル側駆動信号波形 Ｄ　・・・　　　　　　　　　　　　　　　　Ｎ　　　
　　　　　　　　　　　　ｚ■・・・バッファアンプ出
力Ｍ号波形 以　　　上 出願人　株式会社　諏訪精工台 代理人　弁理士　最上　　務 第１図 （λ） （トノ

Claims (1)

    【特許請求の範囲】
  1. ＣＭＯＳバッファアンプ罠おいて、Ｐチャンネルトラン
    ジスタとＮチャンネルトランジスタが同時ＫＯＮとなる
    ことを禁止するために、前記Ｐチャンネルトランジスタ
    とＮチャンネルトランジスタのゲートをそれぞれ別々に
    駆動するバッファアンプ駆動回路において、０Ｍ０Ｂバ
    ツフアアンプのＰチャンネルトランジスタのゲートを駆
    動する回路のＰチャンネル側トラにジスタの増幅率ｔＷ
    チャンネルトランジスタと比較して大きくシ、ＣＭＯＳ
    バッファアンプのＮチャンネルトランジスタのゲートを
    駆動する回路のＰチャンネルトランジスタの増幅率１１
    １チヤンネルトランジスタと比較して小さくした構成で
    ある仁とを特徴とする、ＣＭＯＢバッファアンプ駆動回
    路。
JP57072072A 1982-04-28 1982-04-28 Ｃｍｏｓバツファアンプ駆動回路 Pending JPS58188931A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP57072072A JPS58188931A (ja) 1982-04-28 1982-04-28 Ｃｍｏｓバツファアンプ駆動回路
GB08310597A GB2119193A (en) 1982-04-28 1983-04-19 CMOS buffer amplifier
DE19833314655 DE3314655A1 (de) 1982-04-28 1983-04-22 Cmos-pufferverstaerker

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JP57072072A JPS58188931A (ja) 1982-04-28 1982-04-28 Ｃｍｏｓバツファアンプ駆動回路

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JPS58188931A true JPS58188931A (ja) 1983-11-04

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ID=13478830

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Application Number Title Priority Date Filing Date
JP57072072A Pending JPS58188931A (ja) 1982-04-28 1982-04-28 Ｃｍｏｓバツファアンプ駆動回路

Country Status (3)

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JP (1) JPS58188931A (ja)
DE (1) DE3314655A1 (ja)
GB (1) GB2119193A (ja)

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Also Published As

Publication number Publication date
GB2119193A (en) 1983-11-09
GB8310597D0 (en) 1983-05-25
DE3314655A1 (de) 1983-11-03

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