JP2685271B2 - 集積回路 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
- H03K17/166—Soft switching
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
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Description
【発明の詳細な説明】 〔技術分野〕 本発明は、論理回路及び少なくとも１個のプッシュプ
ル段を具えており、該プッシュプル段を、高い供給電圧
を搬送する第１給電ラインとプッシュプル段の出力端子
との間の第１電流通路に電流チャネルが接続されるプッ
シュトランジスタと、低い供給電圧を搬送する第２給電
ラインとプッシュプル段の出力端子との間の第２電流通
路に電流チャネルが接続されるプトランジスタとで構成
し、プッシュプル段の論理状態が変化する際に、該プッ
シュプル段の出力端子における電流変化によって前記給
電ラインに生ずる電圧ノイズを低減させるべく時間依存
制御電圧を発生させるために、プッシュトランジスタと
プルトランジスタの制御電極に接続される制御手段を設
けた集積回路に関するものである。
ル段を具えており、該プッシュプル段を、高い供給電圧
を搬送する第１給電ラインとプッシュプル段の出力端子
との間の第１電流通路に電流チャネルが接続されるプッ
シュトランジスタと、低い供給電圧を搬送する第２給電
ラインとプッシュプル段の出力端子との間の第２電流通
路に電流チャネルが接続されるプトランジスタとで構成
し、プッシュプル段の論理状態が変化する際に、該プッ
シュプル段の出力端子における電流変化によって前記給
電ラインに生ずる電圧ノイズを低減させるべく時間依存
制御電圧を発生させるために、プッシュトランジスタと
プルトランジスタの制御電極に接続される制御手段を設
けた集積回路に関するものである。
プッシュプル段を具えている斯種の集積回路はオラン
ダ国特許願第8601558号から既知である。従来のプッシ
ュプル段は回路の内部給電ラインにおける電圧ノイズを
低減させるためにプッシュトランジスタ及びプルトラン
ジスタの制御電極に時間依存制御電圧を発生させる制御
手段を具えている。プッシュプル段が出力負荷に供給す
る負荷電流の変化により、給電ラインに存在するインダ
クタンス間に誘電電圧が発生する。制御手段はプッシュ
トランジスタ及びプルトランジスタを流れる電流を制御
して、これらの電流をスイッチング期間中単位時間当り
一定量ずつ変化させるようにする。従って、これらの電
流の差である前記負荷電流も単位時間当り一定量ずつ変
化する。負荷電流を時間と共に直線的に変化させると、
これにより誘起される妨害電圧の最大値が制限される。
ダ国特許願第8601558号から既知である。従来のプッシ
ュプル段は回路の内部給電ラインにおける電圧ノイズを
低減させるためにプッシュトランジスタ及びプルトラン
ジスタの制御電極に時間依存制御電圧を発生させる制御
手段を具えている。プッシュプル段が出力負荷に供給す
る負荷電流の変化により、給電ラインに存在するインダ
クタンス間に誘電電圧が発生する。制御手段はプッシュ
トランジスタ及びプルトランジスタを流れる電流を制御
して、これらの電流をスイッチング期間中単位時間当り
一定量ずつ変化させるようにする。従って、これらの電
流の差である前記負荷電流も単位時間当り一定量ずつ変
化する。負荷電流を時間と共に直線的に変化させると、
これにより誘起される妨害電圧の最大値が制限される。
本発明の目的は給電ラインに発生する誘電電圧をさら
に一層低減させることによって従来のプッシュプル段を
改善することにある。
に一層低減させることによって従来のプッシュプル段を
改善することにある。
この目的を達成するために、本発明による集積回路
は、プッシュプル段のスイッチング期間中、前記制御手
段がプッシュプル段の一方のトランジスタを経る第１電
流を、プッシュプル段の他方のトランジスタを経る第２
電流の最大の立上りが発生するまでほぼ一定に保つよう
にしたことを特徴とする。従来のプッシュプル段では、
プッシュトランジスタ及びプルトランジスタを経る電流
がほぼ同時に変化し、一方の電流は他方の電流が低下す
る量に等しい量ずつ時間と共に直線的に増大する。負荷
電流はこれら２つの電流の差であるため、負荷電流の変
化は累積する。前記一方の電流を他方の電流がほぼ完全
に変化し終わるまではほぼ一定ち保つことによって、ス
イッチング速度を低下させることなく発生誘導電圧の最
大値を低下させることができる。
は、プッシュプル段のスイッチング期間中、前記制御手
段がプッシュプル段の一方のトランジスタを経る第１電
流を、プッシュプル段の他方のトランジスタを経る第２
電流の最大の立上りが発生するまでほぼ一定に保つよう
にしたことを特徴とする。従来のプッシュプル段では、
プッシュトランジスタ及びプルトランジスタを経る電流
がほぼ同時に変化し、一方の電流は他方の電流が低下す
る量に等しい量ずつ時間と共に直線的に増大する。負荷
電流はこれら２つの電流の差であるため、負荷電流の変
化は累積する。前記一方の電流を他方の電流がほぼ完全
に変化し終わるまではほぼ一定ち保つことによって、ス
イッチング速度を低下させることなく発生誘導電圧の最
大値を低下させることができる。
本発明の好適例では、前記制御手段を前記プッシュト
ランジスタ及びプルトランジスタの制御電極に接続され
る可制御の充電通路及び放電通路で構成し、充電通路の
導通状態において、プルトランジスタの制御電極と第２
給電ラインとの間の放電通路が、前記充電通路の導通状
態におけるプッシュトランジスタの制御電極と第１給電
ラインとの間の充電通路に流れる最大充電電流よりも遥
かに小さい最大電流を伝導するようにする。この場合に
はプルトランジスタを経る電流が十分に変化し得る前ま
でプッシュトランジスタは完全に導通しており、これは
一方ではプルトランジスタの両端間の駆動電圧が上昇す
るも、他方ではプルトランジスタの制御電圧が低下する
からである。
ランジスタ及びプルトランジスタの制御電極に接続され
る可制御の充電通路及び放電通路で構成し、充電通路の
導通状態において、プルトランジスタの制御電極と第２
給電ラインとの間の放電通路が、前記充電通路の導通状
態におけるプッシュトランジスタの制御電極と第１給電
ラインとの間の充電通路に流れる最大充電電流よりも遥
かに小さい最大電流を伝導するようにする。この場合に
はプルトランジスタを経る電流が十分に変化し得る前ま
でプッシュトランジスタは完全に導通しており、これは
一方ではプルトランジスタの両端間の駆動電圧が上昇す
るも、他方ではプルトランジスタの制御電圧が低下する
からである。
さらに本発明の好適例では、前記プッシュトランジス
タの制御電極に対する放電通路が放電トランジスタの電
流チャネルを含み、該電流チャネルがプッシュトランジ
スタの電流チャネルとプルトランジスタの電流チャネル
との接続点をプッシュトランジスタの制御電極に接続す
るようにする。プッシュトランジスタがブロックする直
前までは、このトランジスタを流れる電流は、ここに駆
動電圧と称する斯かるトランジスタの電流チャネル間の
電圧にほぼ無関係である。従って、このプッシュトラン
ジスタをブロックさせようとする際には、プッシュトラ
ンジスタの制御電極を放電トランジスタを介してプッシ
ュトランジスタの電流チャネルとプルトランジスタの電
流チャネルとの接続点に接続することによって、プルト
ランジスタを導通させる作動期間中プッシュトランジス
タが最初のうちはほぼ一定の電流を供給し続けるように
する。この状態が変化するのは、前記接続点における電
圧が放電トランジスタの制御電極における電圧よりも遥
かに低い電圧に降下して、この放電トランジスタがプッ
シュトランジスタの入力を放電し始めるようになる時だ
けである。
タの制御電極に対する放電通路が放電トランジスタの電
流チャネルを含み、該電流チャネルがプッシュトランジ
スタの電流チャネルとプルトランジスタの電流チャネル
との接続点をプッシュトランジスタの制御電極に接続す
るようにする。プッシュトランジスタがブロックする直
前までは、このトランジスタを流れる電流は、ここに駆
動電圧と称する斯かるトランジスタの電流チャネル間の
電圧にほぼ無関係である。従って、このプッシュトラン
ジスタをブロックさせようとする際には、プッシュトラ
ンジスタの制御電極を放電トランジスタを介してプッシ
ュトランジスタの電流チャネルとプルトランジスタの電
流チャネルとの接続点に接続することによって、プルト
ランジスタを導通させる作動期間中プッシュトランジス
タが最初のうちはほぼ一定の電流を供給し続けるように
する。この状態が変化するのは、前記接続点における電
圧が放電トランジスタの制御電極における電圧よりも遥
かに低い電圧に降下して、この放電トランジスタがプッ
シュトランジスタの入力を放電し始めるようになる時だ
けである。
さらに本発明の好適例では、前記制御手段がスイッチ
ングトランジスタを含む制御回路を具え、該スイッチン
グトランジスタの電流チャネルを関連する充電通路と直
列にプッシュトランジスタの制御電極に接続し、該スイ
ッチングトランジスタが放電トランジスタと相俟ってイ
ンバータ回路を形成するようにし、さらに前記制御手段
が第２インバータ回路を含む第２制御回路を具え、該第
２インバータ回路の出力端子をプルトランジスタの制御
電極に接続し、前記第２制御回路を電流チャネルがプル
トランジスタの制御電極と、これ関連する充電通路との
間に接続される第２スイッチングトランジスタと、電流
チャネルがプルトランジスタの制御電極と第２給電ライ
ンとの間に接続される第２放電トランジスタとで形成
し、第１及び第２制御回路の充電通路の各々が、電流チ
ャネルが第１給電ラインに接続される各第１カスコード
トランジスタを具え、これらトランジスタの各制御電極
を各インバータ回路の出力端子に接続し、前記第１及び
第２制御回路の充電通路が、前記各カスコードトランジ
スタの電流チャネルに電流チャネルが並列に接続される
他の第２カスコードトランジスタも具え、前記第１及び
第２インバータ回路の入力端子を第１及び第２遅延素子
をそれぞれ介して前記第２の他のカスコードトランジス
タの制御電極にそれぞれ接続するようにする。上記他の
カスコードトランジスタは或る遅延時間後に導通させ
る。最初のうちは斯かるカスコードトランジスタは、従
来回路につき説明したように、プッシュプル段のトラン
ジスタによって切り換えられる電流を時間と共に直線的
に変化させる適当な制御電圧を発生するインバータ回路
における電圧には影響を及ぼさないが、他のカスコード
トランジスタは或る指定期間の満了後にのみインバータ
の出力電圧を第１給電ラインの電圧レベルにまで高め
る。このことは従来の場合と比較するに、電流を時間と
共にほぼ直線的に変化させるのに優れた方法である。従
来の場合には、他のカスコードトランジスタを遅延させ
ずに導通させるため、プルトランジスタ又はプッシュト
ランジスタにおける電流の時間的な変化はかなり初期か
ら影響される。
ングトランジスタを含む制御回路を具え、該スイッチン
グトランジスタの電流チャネルを関連する充電通路と直
列にプッシュトランジスタの制御電極に接続し、該スイ
ッチングトランジスタが放電トランジスタと相俟ってイ
ンバータ回路を形成するようにし、さらに前記制御手段
が第２インバータ回路を含む第２制御回路を具え、該第
２インバータ回路の出力端子をプルトランジスタの制御
電極に接続し、前記第２制御回路を電流チャネルがプル
トランジスタの制御電極と、これ関連する充電通路との
間に接続される第２スイッチングトランジスタと、電流
チャネルがプルトランジスタの制御電極と第２給電ライ
ンとの間に接続される第２放電トランジスタとで形成
し、第１及び第２制御回路の充電通路の各々が、電流チ
ャネルが第１給電ラインに接続される各第１カスコード
トランジスタを具え、これらトランジスタの各制御電極
を各インバータ回路の出力端子に接続し、前記第１及び
第２制御回路の充電通路が、前記各カスコードトランジ
スタの電流チャネルに電流チャネルが並列に接続される
他の第２カスコードトランジスタも具え、前記第１及び
第２インバータ回路の入力端子を第１及び第２遅延素子
をそれぞれ介して前記第２の他のカスコードトランジス
タの制御電極にそれぞれ接続するようにする。上記他の
カスコードトランジスタは或る遅延時間後に導通させ
る。最初のうちは斯かるカスコードトランジスタは、従
来回路につき説明したように、プッシュプル段のトラン
ジスタによって切り換えられる電流を時間と共に直線的
に変化させる適当な制御電圧を発生するインバータ回路
における電圧には影響を及ぼさないが、他のカスコード
トランジスタは或る指定期間の満了後にのみインバータ
の出力電圧を第１給電ラインの電圧レベルにまで高め
る。このことは従来の場合と比較するに、電流を時間と
共にほぼ直線的に変化させるのに優れた方法である。従
来の場合には、他のカスコードトランジスタを遅延させ
ずに導通させるため、プルトランジスタ又はプッシュト
ランジスタにおける電流の時間的な変化はかなり初期か
ら影響される。
本発明のさらに好適例によれば、プルトランジスタの
制御電極と第２給電ラインとの間の放電通路が少なくと
も２つの並列通路を具え、一方の第１放電通路を制御手
段に供給すべき制御信号に応じてスイッチ・オフさせる
ことができると共に、第２放電通路を論理ゲートのゲー
ト出力端子における電圧に応じてスイッチ・オフさせる
ことができるようにし、前記論理ゲートのゲート入力端
子をプルトランジスタの制御電極とプッシュプル段の出
力端子とに接続する。例えば、プッシュプル段の出力端
子における容量性負荷が極めて大きい場合には、プルト
ランジスタが早まってブロックされてしまうために、大
きな電流変化、従って高い誘導電圧が生ずる。このよう
な場合に、放電通路の一部をスイッチング・オフさせる
ことによってプルトランジスタを経る電流の変化をもっ
とゆっくりとさせることができる。
制御電極と第２給電ラインとの間の放電通路が少なくと
も２つの並列通路を具え、一方の第１放電通路を制御手
段に供給すべき制御信号に応じてスイッチ・オフさせる
ことができると共に、第２放電通路を論理ゲートのゲー
ト出力端子における電圧に応じてスイッチ・オフさせる
ことができるようにし、前記論理ゲートのゲート入力端
子をプルトランジスタの制御電極とプッシュプル段の出
力端子とに接続する。例えば、プッシュプル段の出力端
子における容量性負荷が極めて大きい場合には、プルト
ランジスタが早まってブロックされてしまうために、大
きな電流変化、従って高い誘導電圧が生ずる。このよう
な場合に、放電通路の一部をスイッチング・オフさせる
ことによってプルトランジスタを経る電流の変化をもっ
とゆっくりとさせることができる。
実施例について図面を参照して説明するに、第１図は
従来のプッシュプル段の回路図を示す。このプッシュプ
ル段は供給電圧VDD及びVSSを搬送する給電ライン間に縦
続接続したプッシュトランジスタT1とプルトランジスタ
T2とを具えている。プッシュプル段の出力端子Ｋには、
例えば図面では給電ライン間に直列に接続される抵抗R1
及びR2と、抵抗R2に並列に接続されるキャパシタンスC0
とによって示してあるTTL回路を負荷として接続する。
プッシュプル段は制御回路CCも具えており、この回路の
入力端子は論理信号Ｄ及びを受信する。トランジスタ
T1及びT2は互いに論理的に相補関係にある制御信号によ
って制御される。負荷電流I0は常に、トランジスタT1の
導通によって流れる電流I1と、トランジスタT2の導通に
よって流れる電流I2との差に等しくなる。例えば、プッ
シュトランジスタT1を導通させると共にプルトランジス
タT2をほぼ同時にブロック（非導通に）させると、電流
I1の単位時間当りの変化はdI1/dt（正）となり、又電流
I2の単位時間当りの変化はdI1/dt（負）となる。負荷電
流I0の単位時間当りの変化（dI0/dt）は電流I1及びI2の
変化量を絶対値の和に等しくなる。即ち、 dI0/dt＝|dI1/dt|＋|dI2/dt| 内部給電ラインには寄生インダクタンスL1及びL2が必然
的に形成され、これらのインダクタンスは寄生キャパシ
タンスを介して結合されるため、内部給電ラインには上
記電流変化dI0/dtによって高い誘電電圧が発生し、これ
は例えばプッシュプル段が組込まれる集積回路の他の部
分の論理状態に妨害を起生することになる。
従来のプッシュプル段の回路図を示す。このプッシュプ
ル段は供給電圧VDD及びVSSを搬送する給電ライン間に縦
続接続したプッシュトランジスタT1とプルトランジスタ
T2とを具えている。プッシュプル段の出力端子Ｋには、
例えば図面では給電ライン間に直列に接続される抵抗R1
及びR2と、抵抗R2に並列に接続されるキャパシタンスC0
とによって示してあるTTL回路を負荷として接続する。
プッシュプル段は制御回路CCも具えており、この回路の
入力端子は論理信号Ｄ及びを受信する。トランジスタ
T1及びT2は互いに論理的に相補関係にある制御信号によ
って制御される。負荷電流I0は常に、トランジスタT1の
導通によって流れる電流I1と、トランジスタT2の導通に
よって流れる電流I2との差に等しくなる。例えば、プッ
シュトランジスタT1を導通させると共にプルトランジス
タT2をほぼ同時にブロック（非導通に）させると、電流
I1の単位時間当りの変化はdI1/dt（正）となり、又電流
I2の単位時間当りの変化はdI1/dt（負）となる。負荷電
流I0の単位時間当りの変化（dI0/dt）は電流I1及びI2の
変化量を絶対値の和に等しくなる。即ち、 dI0/dt＝|dI1/dt|＋|dI2/dt| 内部給電ラインには寄生インダクタンスL1及びL2が必然
的に形成され、これらのインダクタンスは寄生キャパシ
タンスを介して結合されるため、内部給電ラインには上
記電流変化dI0/dtによって高い誘電電圧が発生し、これ
は例えばプッシュプル段が組込まれる集積回路の他の部
分の論理状態に妨害を起生することになる。
第2A及び第2B図は現状の従来回路に対する電流I1及び
I2並びに負荷電流I0の時間的変化と、これらの電流の時
間導関数とを示したものである。電流I1及びI2における
最も目立つ変化が時間的にほぼ一致すると、負荷電流の
変化dI0/dtによってdI1/dtとdI2/dtの絶対極値の和に相
当する最大誘導電圧を発生する。
I2並びに負荷電流I0の時間的変化と、これらの電流の時
間導関数とを示したものである。電流I1及びI2における
最も目立つ変化が時間的にほぼ一致すると、負荷電流の
変化dI0/dtによってdI1/dtとdI2/dtの絶対極値の和に相
当する最大誘導電圧を発生する。
第3A及び第3B図は本発明による回路に対する電流I1及
びI2並びに負荷電流I0の時間的変化と、これらの電流の
時間導関数とを示したものである。この場合にはdI1/dt
及びdI2/dtの絶対極値が時間的に互いにシフトされるた
め、最大誘導電圧dI0/dtは第2A及び第2B図につき説明し
た場合よりもほぼ1/2に小さくなる。
びI2並びに負荷電流I0の時間的変化と、これらの電流の
時間導関数とを示したものである。この場合にはdI1/dt
及びdI2/dtの絶対極値が時間的に互いにシフトされるた
め、最大誘導電圧dI0/dtは第2A及び第2B図につき説明し
た場合よりもほぼ1/2に小さくなる。
第４図は本発明によるプッシュプル段の好適例を示
す。抵抗R1,R2及びキャパシタンスC0によって表わすTTL
負荷を、プッシュトランジスタT1及びプルトランジスタ
T2も具えているプッシュプル段の出力端子Ｋに接続す
る。プッシュトランジスタT1は第１制御回路INV1から制
御信号V1を受信し、又プトランジスタT2は第２制御回路
INV2から制御信号V2を受信する。両制御回路INV1及びIN
V2は、それぞれトランジスタT3及びトランジスタT8によ
って形成される可制御放電通路を具えている。プッシュ
トランジスタT1の制御電極と出力端子Ｋとの間に接続す
るトランジスタT3の機能については第５図につき説明す
る。制御回路INV1及びINV2の充電回路は、それぞれトラ
ンジスタT4〜T7及びT9〜T12で構成する。これらの充電
通路は同一構成とするため、制御回路INV1の充電通路に
ついてのみ、後に詳細に説明する。従って第１制御回路
INV1の充電通路についての説明は、第２制御回路INV2に
おける充電通路についても言えることである。これがた
め、第１制御回路INV1の構成部品を参照する際に、これ
らに対応する第２制御回路INV2の構成部品に対しては丸
括弧内に参照部番を示す。トランジスタT4（T9）はトラ
ンジスタT5（T10）に対するスイッチとして作用し、ト
ランジスタT5は電流源として接続すると共に、このトラ
ンジスタT5の制御電極をプッシュトランジスタT1（プル
トランジスタT2）の制御電極に接続する。このような構
成とすることにより、プッシュトランジスタT1（プルト
ランジスタT2）を作動させる際に、このトランジスタ間
に流れる電流が時間と共にほぼ直線的に増大するように
なる時間依存制御信号V1（V2）を形成する。この直線的
な時間依存性はプッシュプル段における電流変化により
誘起される妨害電圧の最大値を制限する。さらに、トラ
ンジスタT5（T10）は制御電圧V1（V2）が増大する際に
カットオフされるため、遅延素子DL1（DL2）を経ての遅
延後に制御電圧V1（V2）を供給電圧VDDにまで上昇させ
る並列のトランジスタT6（T11）を設ける。この並列ト
ランジスタを遅延させてスイッチ・オンさせるため、こ
のトランジスタは最初のうちはトランジスタT5（T10）
によって成される制御電圧の変化に影響を及ぼさない。
制御電圧V1（V2）が供給電圧VDDに近付く際に、プッシ
ュトランジスタT1（プルトランジスタT2）における時間
と共に直線的に変化する電流に対するV1（V2）の制御電
圧の変化を改善するために、トランジスタT7（T12）に
よって実現する非直線性のキャパシタンスを設ける。こ
のキャパシタンスは制御電圧V1（V2）が（VDD−しきい
値）に相当する電圧以上に増大すると著しく低下するた
め、トランジスタT5及びT6（T10及びT11）からプッシュ
トランジスタT1（プルトランジスタT2）への非常に低い
充電電流が上記制御電圧のインターバル内に補償され
る。プッシュトランジスタT1がターン・オンする際にプ
ルトランジスタT2を経て流れる電流をほぼ一定に保つた
めに、プルトランジスタT2の制御電極に対するトランジ
スタT8,T13及びT14から成る放電通路は、プッシュトラ
ンジスタT1の制御電極に対するトランジスタT4,T5及びT
6から成る充電通路に対して、前者の放電通路に流れる
最大放電電流が、後者の充電通路を経て流れる最大充電
電流よりも1.5〜10のファクタだけ小さく、即ち2/3〜1/
10となるように設計する。W/L比をプッシュトランジス
タT1に対しては535/1.3とし、又プルトランジスタT2に
対しては531/1.3とする場合に、他のトランジスタに対
するW/L比をつぎのようにすると満足な結果が得られる
ことを確かめた。
す。抵抗R1,R2及びキャパシタンスC0によって表わすTTL
負荷を、プッシュトランジスタT1及びプルトランジスタ
T2も具えているプッシュプル段の出力端子Ｋに接続す
る。プッシュトランジスタT1は第１制御回路INV1から制
御信号V1を受信し、又プトランジスタT2は第２制御回路
INV2から制御信号V2を受信する。両制御回路INV1及びIN
V2は、それぞれトランジスタT3及びトランジスタT8によ
って形成される可制御放電通路を具えている。プッシュ
トランジスタT1の制御電極と出力端子Ｋとの間に接続す
るトランジスタT3の機能については第５図につき説明す
る。制御回路INV1及びINV2の充電回路は、それぞれトラ
ンジスタT4〜T7及びT9〜T12で構成する。これらの充電
通路は同一構成とするため、制御回路INV1の充電通路に
ついてのみ、後に詳細に説明する。従って第１制御回路
INV1の充電通路についての説明は、第２制御回路INV2に
おける充電通路についても言えることである。これがた
め、第１制御回路INV1の構成部品を参照する際に、これ
らに対応する第２制御回路INV2の構成部品に対しては丸
括弧内に参照部番を示す。トランジスタT4（T9）はトラ
ンジスタT5（T10）に対するスイッチとして作用し、ト
ランジスタT5は電流源として接続すると共に、このトラ
ンジスタT5の制御電極をプッシュトランジスタT1（プル
トランジスタT2）の制御電極に接続する。このような構
成とすることにより、プッシュトランジスタT1（プルト
ランジスタT2）を作動させる際に、このトランジスタ間
に流れる電流が時間と共にほぼ直線的に増大するように
なる時間依存制御信号V1（V2）を形成する。この直線的
な時間依存性はプッシュプル段における電流変化により
誘起される妨害電圧の最大値を制限する。さらに、トラ
ンジスタT5（T10）は制御電圧V1（V2）が増大する際に
カットオフされるため、遅延素子DL1（DL2）を経ての遅
延後に制御電圧V1（V2）を供給電圧VDDにまで上昇させ
る並列のトランジスタT6（T11）を設ける。この並列ト
ランジスタを遅延させてスイッチ・オンさせるため、こ
のトランジスタは最初のうちはトランジスタT5（T10）
によって成される制御電圧の変化に影響を及ぼさない。
制御電圧V1（V2）が供給電圧VDDに近付く際に、プッシ
ュトランジスタT1（プルトランジスタT2）における時間
と共に直線的に変化する電流に対するV1（V2）の制御電
圧の変化を改善するために、トランジスタT7（T12）に
よって実現する非直線性のキャパシタンスを設ける。こ
のキャパシタンスは制御電圧V1（V2）が（VDD−しきい
値）に相当する電圧以上に増大すると著しく低下するた
め、トランジスタT5及びT6（T10及びT11）からプッシュ
トランジスタT1（プルトランジスタT2）への非常に低い
充電電流が上記制御電圧のインターバル内に補償され
る。プッシュトランジスタT1がターン・オンする際にプ
ルトランジスタT2を経て流れる電流をほぼ一定に保つた
めに、プルトランジスタT2の制御電極に対するトランジ
スタT8,T13及びT14から成る放電通路は、プッシュトラ
ンジスタT1の制御電極に対するトランジスタT4,T5及びT
6から成る充電通路に対して、前者の放電通路に流れる
最大放電電流が、後者の充電通路を経て流れる最大充電
電流よりも1.5〜10のファクタだけ小さく、即ち2/3〜1/
10となるように設計する。W/L比をプッシュトランジス
タT1に対しては535/1.3とし、又プルトランジスタT2に
対しては531/1.3とする場合に、他のトランジスタに対
するW/L比をつぎのようにすると満足な結果が得られる
ことを確かめた。
T4:80/1.3,T5:30/1.3,T6:40/1.3, T8:2/1.3,T10:14/1.3,T14:14/1.3, 即ち、W/L比を上述したようにすると、プルトランジ
スタT2を経て流れる電流が十分に変化する前にプッシュ
トランジスタT1は既に完全に導通するようになる。この
場合に、プルトランジスタT2は直線的な範囲内にて作動
する。トランジスタT2の制御電極における制御電圧が低
下することと、トランジスタT2の電流チャネル間の駆動
電圧が増加することは、電流変化に関する限りでは互い
に正反対のことである。第２制御回路INV2の放電通路は
トランジスタT8を伴う第１通路と、トランジスタT13及
びT14を伴う第２通路とで構成する。トランジスタT8及
びT14は同じ制御信号を受信し、トランジスタT13は論理
NANDゲートP1からの信号を受信する。ゲートP1には一方
ではプルトランジスタT2（V2）に対する制御信号を供給
し、他方では端子Ｋにおける出力電圧V0を供給する。例
えば、負荷キャパシタンスC0又は負荷抵抗R1が極めて高
い場合には、放電通路が完全に導通する際に、プルトラ
ンジスタT2のスイッチング・オフが過度に起こるため
に、非常に大きな電流変化が生じ、従って極めて高い誘
導電圧が発生する。これは放電通路の一部を一時的にス
イッチング・オフさせることにより回避することができ
る。制御信号V2が高く、しかも出力電圧V0のレベルが依
然として予定値以上である場合には、トランジスタT13
はNANDゲートP1を経てブロックされる。トランジスタT
13のスイッチング・オン又はスイッチング・オフの瞬時
は特に、ゲートP1の遷移点、このゲートを形成するトラ
ンジスタの寸法及び所要に応じてゲートP1のゲート出力
端子とトランジスタT13の制御電極との間に設ける遅延
素子DL3に依存する。キャパシタンスT15は徐々にスイッ
チングさせるように作用する。
スタT2を経て流れる電流が十分に変化する前にプッシュ
トランジスタT1は既に完全に導通するようになる。この
場合に、プルトランジスタT2は直線的な範囲内にて作動
する。トランジスタT2の制御電極における制御電圧が低
下することと、トランジスタT2の電流チャネル間の駆動
電圧が増加することは、電流変化に関する限りでは互い
に正反対のことである。第２制御回路INV2の放電通路は
トランジスタT8を伴う第１通路と、トランジスタT13及
びT14を伴う第２通路とで構成する。トランジスタT8及
びT14は同じ制御信号を受信し、トランジスタT13は論理
NANDゲートP1からの信号を受信する。ゲートP1には一方
ではプルトランジスタT2（V2）に対する制御信号を供給
し、他方では端子Ｋにおける出力電圧V0を供給する。例
えば、負荷キャパシタンスC0又は負荷抵抗R1が極めて高
い場合には、放電通路が完全に導通する際に、プルトラ
ンジスタT2のスイッチング・オフが過度に起こるため
に、非常に大きな電流変化が生じ、従って極めて高い誘
導電圧が発生する。これは放電通路の一部を一時的にス
イッチング・オフさせることにより回避することができ
る。制御信号V2が高く、しかも出力電圧V0のレベルが依
然として予定値以上である場合には、トランジスタT13
はNANDゲートP1を経てブロックされる。トランジスタT
13のスイッチング・オン又はスイッチング・オフの瞬時
は特に、ゲートP1の遷移点、このゲートを形成するトラ
ンジスタの寸法及び所要に応じてゲートP1のゲート出力
端子とトランジスタT13の制御電極との間に設ける遅延
素子DL3に依存する。キャパシタンスT15は徐々にスイッ
チングさせるように作用する。
第５図は第４図に示した集積回路のプッシュプル段の
部分を詳細に示した回路図であり、この場合にもプッシ
ュトランジスタをT1で、プルトランジスタをT2にて示し
てあり、又出力端子Ｋに接続するTTL負荷も抵抗R1,R2及
びキャパシタンスC0によって示してある。端子Ａ及びＢ
は制御回路（図示せず）の他の部分に接続する。プッシ
ュトランジスタT1の制御電極と出力端子Ｋとの間には放
電トランジスタT3を含む放電通路を形成してある。スイ
ッチング・オフする瞬時の直前までプッシュトランジス
タT1は飽和状態にて作動する。従って、このトランジス
タT1の導通によって流れる電流は電流チャネルの両端間
の駆動電圧に無関係である。この場合に出力端子Ｋにお
ける出力電圧V0は高レベルになる。プッシュトランジス
タT1のスイッチング・オフは、プッシュトランジスタT1
プルトランジスタT2がスイッチング・オンし、端子Ａが
制御回路の残りの部分と非結合となり、しかも他のトラ
ンジスタT3が高電圧により作動した後に行われる。他の
トランジスタT3は、プッシュトランジスタT1がスイッチ
オフされる際に端子Ｅを経て全出力に駆動させる。この
瞬時に出力電流V0は依然高レベルにあるため、他のトラ
ンジスタT3はそのしきい値電圧以上か、又はその付近の
電圧にて作動し、このことはプッシュトランジスタT1の
制御電極が全く、又は殆ど放電されないことを意味す
る。出力電圧V0の減少期間中、プッシュトランジスタT1
は飽和されたままであり、このトランジスタは一定電流
を放出する。出力電圧V0がかなり十分低下した際にの
み、他のトランジスタT3が導通し始めて、プッシュトラ
ンジスタT1の制御電極がさらに放電するようになる。
部分を詳細に示した回路図であり、この場合にもプッシ
ュトランジスタをT1で、プルトランジスタをT2にて示し
てあり、又出力端子Ｋに接続するTTL負荷も抵抗R1,R2及
びキャパシタンスC0によって示してある。端子Ａ及びＢ
は制御回路（図示せず）の他の部分に接続する。プッシ
ュトランジスタT1の制御電極と出力端子Ｋとの間には放
電トランジスタT3を含む放電通路を形成してある。スイ
ッチング・オフする瞬時の直前までプッシュトランジス
タT1は飽和状態にて作動する。従って、このトランジス
タT1の導通によって流れる電流は電流チャネルの両端間
の駆動電圧に無関係である。この場合に出力端子Ｋにお
ける出力電圧V0は高レベルになる。プッシュトランジス
タT1のスイッチング・オフは、プッシュトランジスタT1
プルトランジスタT2がスイッチング・オンし、端子Ａが
制御回路の残りの部分と非結合となり、しかも他のトラ
ンジスタT3が高電圧により作動した後に行われる。他の
トランジスタT3は、プッシュトランジスタT1がスイッチ
オフされる際に端子Ｅを経て全出力に駆動させる。この
瞬時に出力電流V0は依然高レベルにあるため、他のトラ
ンジスタT3はそのしきい値電圧以上か、又はその付近の
電圧にて作動し、このことはプッシュトランジスタT1の
制御電極が全く、又は殆ど放電されないことを意味す
る。出力電圧V0の減少期間中、プッシュトランジスタT1
は飽和されたままであり、このトランジスタは一定電流
を放出する。出力電圧V0がかなり十分低下した際にの
み、他のトランジスタT3が導通し始めて、プッシュトラ
ンジスタT1の制御電極がさらに放電するようになる。
第１図は従来のプッシュプル段の回路図； 第2A及び第2B図は従来のプッシュプル段における電流変
化を示す波形図； 第3A及び第3B図は本発明による集積回路におけるプッシ
ュプル段における電流変化を示す波形図； 第４図は本発明による集積回路におけるプッシュプル段
の好適例を示す回路図； 第５図は第４図に示した集積回路におけるプッシュプル
段の部分の詳細回路図である。 T1……プッシュトランジスタ T2……プルトランジスタ Ｋ……プッシュプル段の出力端子 （R1,R2,C0）……TTL回路（負荷） CC……制御回路 L1,L2……寄生インダクタンス CP……寄生キャパシタンス INV1……第１制御回路、INV2……第２制御回路 T3……放電用トランジスタ （T3,T4）……インバータ回路 T4……第１スイッチングトランジスタ （T4〜T7）……充電通路 T5,T6……カスコードトランジスタ T7……キャパシタンス （T8,T13,T14）……放電通路 （T8,T9）……インバータ回路 T9……第２スイッチングトランジスタ （T9〜T12）……充電通路 （T10,T11）……カスコードトランジスタ P1……論理NANDゲート DL1,DL2,DL3……遅延素子
化を示す波形図； 第3A及び第3B図は本発明による集積回路におけるプッシ
ュプル段における電流変化を示す波形図； 第４図は本発明による集積回路におけるプッシュプル段
の好適例を示す回路図； 第５図は第４図に示した集積回路におけるプッシュプル
段の部分の詳細回路図である。 T1……プッシュトランジスタ T2……プルトランジスタ Ｋ……プッシュプル段の出力端子 （R1,R2,C0）……TTL回路（負荷） CC……制御回路 L1,L2……寄生インダクタンス CP……寄生キャパシタンス INV1……第１制御回路、INV2……第２制御回路 T3……放電用トランジスタ （T3,T4）……インバータ回路 T4……第１スイッチングトランジスタ （T4〜T7）……充電通路 T5,T6……カスコードトランジスタ T7……キャパシタンス （T8,T13,T14）……放電通路 （T8,T9）……インバータ回路 T9……第２スイッチングトランジスタ （T9〜T12）……充電通路 （T10,T11）……カスコードトランジスタ P1……論理NANDゲート DL1,DL2,DL3……遅延素子
Claims (10)
- 【請求項１】論理回路及び少なくとも１個のプッシュプ
ル段を具えており、該プッシュプル段を、高い供給電圧
を搬送する第１給電ラインとプッシュプル段の出力端子
との間の第１電流通路に電流チャネルが接続されるプッ
シュトランジスタと、低い供給電圧を搬送する第２給電
ラインとプッシュプル段の出力端子との間の第２電流通
路に電流チャネルが接続されるプッシュトランジスタと
で構成し、プッシュプル段の論理状態が変化する際に、
該プッシュプル段の出力端子における電流変化によって
前記給電ラインに生ずる電圧ノイズを低減させるべく時
間依存制御電圧を発生させるために、プッシュトランジ
スタとプルトランジスタの制御電極に接続される制御手
段を設けた集積回路において、プッシュプル段のスイッ
チング期間中、前記制御手段がプッシュプル段の一方の
トランジスタを経る第１電流を、プッシュプル段の他方
のトランジスタを経る第２電流の最大の立上りが発生す
るまでほぼ一定に保つようにしたことを特徴とする集積
回路。 - 【請求項２】前記制御手段を前記プッシュトランジスタ
及びプルトランジスタの制御電極に接続される可制御の
充電通路及び放電通路で構成し、充電通路の導通状態に
おいて、プルトランジスタの制御電極と第２給電ライン
との間の放電通路が、前記充電通路の導通状態における
プッシュトランジスタの制御電極と第１給電ラインとの
間の充電通路に流れる最大充電電流よりも遥かに小さい
最大電流を伝導するようにしたことを特徴とする請求項
１に記載の集積回路。 - 【請求項３】前記放電通路に流れる最大放電電流と前記
充電通路に流れる最大充電電流とを互いに1.5〜10のフ
ァクタだけ相違させたことを特徴とする請求項２に記載
の集積回路。 - 【請求項４】前記プッシュトランジスタの制御電極に対
する放電通路が放電トランジスタの電流チャネルを含
み、該電流チャネルがプッシュトランジスタの電流チャ
ネルとプルトランジスタの電流チャネルとの接続点をプ
ッシュトランジスタの制御電極に接続するようにしたこ
とを特徴とする請求項２又は３のいずれかに記載の集積
回路。 - 【請求項５】前記制御手段がスイッチングトランジスタ
を含む制御回路を具え、該スイッチングトランジスタの
電流チャネルを関連する充電通路と直列にプッシュトラ
ンジスタの制御電極に接続し、該スイッチングトランジ
スタが放電トランジスタと相俟ってインバータ回路を形
成するようにしたことを特徴とする請求項４に記載の集
積回路。 - 【請求項６】前記制御手段が第２インバータ回路を含む
第２制御回路を具え、該第２インバータ回路の出力端子
をプルトランジスタの制御電極に接続し、前記第２制御
回路を電流チャネルがプルトランジスタの制御電極と、
これ関連する充電通路との間に接続される第２スイッチ
ングトランジスタと、電流チャネルがプルトランジスタ
の制御電極と第２給電ラインとの間に接続される第２放
電トランジスタとで形成し、第１及び第２制御回路の充
電通路の各々が、電流チャネルが第１給電ラインに接続
される各第１カスコードトランジスタを具え、これらト
ランジスタの各制御電極を各インバータ回路の出力端子
に接続し、前記第１及び第２制御回路の充電通路が、前
記各カスコードトランジスタの電流チャネルに電流チャ
ネルが並列に接続される他の第２カスコードトランジス
タも具え、前記第１及び第２インバータ回路の入力端子
を第１及び第２遅延素子をそれぞれ介して前記第２の他
のカスコードトランジスタの制御電極にそれぞれ接続す
るようにしたことを特徴とする請求項５に記載の集積回
路。 - 【請求項７】プルトランジスタの制御電極と第２給電ラ
インとの間の放電通路が少なくとも２つの並列通路を具
え、一方の第１放電通路を制御手段に供給すべき制御信
号に応じてスイッチ・オフさせることができると共に、
第２放電通路を論理ゲートのゲート出力端子における電
圧に応じてスイッチ・オフさせることができるように
し、前記論理ゲートのゲート入力端子をプルトランジス
タの制御電極とプッシュプル段の出力端子とに接続した
ことを特徴とする請求項２〜６のいずれかに記載の集積
回路。 - 【請求項８】前記論理ゲートのゲート出力端子と、スイ
ッチ・オフさせることのできる第２通路に電流チャネル
が接続されるトランジスタの制御電極との間に他の遅延
素子を接続したことを特徴とする請求項７に記載の集積
回路。 - 【請求項９】電流チャネルが、スイッチ・オフさせるこ
とのできる第２放電通路に接続されるトランジスタの制
御電極を他のキャパシタンスを経て第２給電ラインに接
続したことを特徴とする請求項７又は８のいずれかに記
載の集積回路。 - 【請求項１０】請求項１〜９のいずれかに記載の集積回
路に使用するきが好適なプッシュプル段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8800234 | 1988-02-01 | ||
| NL8800234A NL8800234A (nl) | 1988-02-01 | 1988-02-01 | Geintegreerde schakeling met logische circuits en ten minste een push-pull-trap. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH027621A JPH027621A (ja) | 1990-01-11 |
| JP2685271B2 true JP2685271B2 (ja) | 1997-12-03 |
Family
ID=19851685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1017831A Expired - Lifetime JP2685271B2 (ja) | 1988-02-01 | 1989-01-30 | 集積回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4973861A (ja) |
| EP (1) | EP0327160B1 (ja) |
| JP (1) | JP2685271B2 (ja) |
| KR (1) | KR0132781B1 (ja) |
| DE (1) | DE68910337T2 (ja) |
| FI (1) | FI93913C (ja) |
| NL (1) | NL8800234A (ja) |
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1988
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