JP3457924B2 - トランジスタ駆動回路 - Google Patents
トランジスタ駆動回路Info
- Publication number
- JP3457924B2 JP3457924B2 JP2000067365A JP2000067365A JP3457924B2 JP 3457924 B2 JP3457924 B2 JP 3457924B2 JP 2000067365 A JP2000067365 A JP 2000067365A JP 2000067365 A JP2000067365 A JP 2000067365A JP 3457924 B2 JP3457924 B2 JP 3457924B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- time
- drive circuit
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000003990 capacitor Substances 0.000 claims description 12
- 230000003213 activating effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 101000634404 Datura stramonium Tropinone reductase 1 Proteins 0.000 description 1
- 101000848007 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) Thioredoxin-1 Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04126—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transistor switches
Landscapes
- Electronic Switches (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタをスイッチ素子としたスイッチ回路において利用
するスイッチトランジスタ駆動回路に関する。
ジスタをスイッチ素子としたスイッチ回路において利用
するスイッチトランジスタ駆動回路に関する。
【0002】
【従来の技術】従来のバイポーラトランジスタをスイッ
チ素子として利用したスイッチ回路において、同トラン
ジスタの駆動回路は、図3に示すように、トランジスタ
5(TR1)のベースに小容量トランジスタ9(TR
2)のエミッタを前置接続している。小容量トランジス
タ9(TR2)のコレクタには抵抗Rを介して電圧を設
定するVccが接続されており、トランジスタ9(TR
2)からベース電流を供給してトランジスタ5(TR
1)を立ち上げるようにしている。抵抗RはTR1をONさせ
たときのTR1のベース電流を制御する働きがある。この
抵抗によりONのときのTR1のベースへの電流の過剰な流
れ込みを抑えることができる。この例では抵抗は前置ト
ランジスタ9のコレクタに繋がれているが、その代わり
に前置トランジスタ9のエミッタとTR1のベース間に挿
入しても良い。このような駆動回路では、TR1のベース
とTR2のエミッタ間、Tr2のコレクタとVccに到るまでに
回路に付帯する配線インダクタンスのために、信号入力
から信号を与えても、TR2のコレクタ電流の立ち上りに
遅延が生じる。その遅延時間は配線インダクタンスをL
としたときに、LとRに比例し、Vccに反比例する。配
線インダクタンスの遅延時間への影響をさけるためにV
ccの電圧をできるだけ高く設定する。このVccの値は必
要とするスイッチ時間にもよるが、例えばTr1を1μ秒
以下でオンさせる場合は、10V以上に設定される場合
が多い。しかし高い電圧に設定した場合、スイッチ時間
が短縮されて動作は速くなるが、TR2のコレクタ損失や
コレクタに接続されている抵抗Rでの損失が大きくなる
とい問題が生じる。このため高速動作をさせる場合は、
トランジスタと抵抗での発熱損失という問題が生じてい
た。
チ素子として利用したスイッチ回路において、同トラン
ジスタの駆動回路は、図3に示すように、トランジスタ
5(TR1)のベースに小容量トランジスタ9(TR
2)のエミッタを前置接続している。小容量トランジス
タ9(TR2)のコレクタには抵抗Rを介して電圧を設
定するVccが接続されており、トランジスタ9(TR
2)からベース電流を供給してトランジスタ5(TR
1)を立ち上げるようにしている。抵抗RはTR1をONさせ
たときのTR1のベース電流を制御する働きがある。この
抵抗によりONのときのTR1のベースへの電流の過剰な流
れ込みを抑えることができる。この例では抵抗は前置ト
ランジスタ9のコレクタに繋がれているが、その代わり
に前置トランジスタ9のエミッタとTR1のベース間に挿
入しても良い。このような駆動回路では、TR1のベース
とTR2のエミッタ間、Tr2のコレクタとVccに到るまでに
回路に付帯する配線インダクタンスのために、信号入力
から信号を与えても、TR2のコレクタ電流の立ち上りに
遅延が生じる。その遅延時間は配線インダクタンスをL
としたときに、LとRに比例し、Vccに反比例する。配
線インダクタンスの遅延時間への影響をさけるためにV
ccの電圧をできるだけ高く設定する。このVccの値は必
要とするスイッチ時間にもよるが、例えばTr1を1μ秒
以下でオンさせる場合は、10V以上に設定される場合
が多い。しかし高い電圧に設定した場合、スイッチ時間
が短縮されて動作は速くなるが、TR2のコレクタ損失や
コレクタに接続されている抵抗Rでの損失が大きくなる
とい問題が生じる。このため高速動作をさせる場合は、
トランジスタと抵抗での発熱損失という問題が生じてい
た。
【0003】以上の問題を避けるために、図4のように
抵抗とコンデンサを並列にする方法がある。この回路は
図5のような接続でもほぼ同じ働きをする。この回路で
は、コンデンサはONの際にインピーダンスがゼロに近似
できるため、TR2のコレクタ電流の立ち上りは非常に高
く、ある程度時間が経つとコンデンサのインピーダンス
が高くなりTR2のコレクタ電流は抵抗Rで制限を受ける。
この回路では、抵抗Rを高くしてもコンデンサの影響でT
R2のコレクタ電流、すなわちTR1のベース電流のONのと
きの立ち上りの遅延時間を早めることができる。このコ
ンデンサはしばしばスピードアップコンデンサと呼ばれ
ている。しかしこの回路においても、抵抗での損失を下
げるためVccを低下させると、配線インダクタンスの影
響により、遅延時間の短縮効果は失われる。したがって
Vccをある程度高い値にせざるをえず、実際にはTR1の
トランジスタの立ち上り時間を1μ秒以下にするのは1
0V以上は必要とされている。
抵抗とコンデンサを並列にする方法がある。この回路は
図5のような接続でもほぼ同じ働きをする。この回路で
は、コンデンサはONの際にインピーダンスがゼロに近似
できるため、TR2のコレクタ電流の立ち上りは非常に高
く、ある程度時間が経つとコンデンサのインピーダンス
が高くなりTR2のコレクタ電流は抵抗Rで制限を受ける。
この回路では、抵抗Rを高くしてもコンデンサの影響でT
R2のコレクタ電流、すなわちTR1のベース電流のONのと
きの立ち上りの遅延時間を早めることができる。このコ
ンデンサはしばしばスピードアップコンデンサと呼ばれ
ている。しかしこの回路においても、抵抗での損失を下
げるためVccを低下させると、配線インダクタンスの影
響により、遅延時間の短縮効果は失われる。したがって
Vccをある程度高い値にせざるをえず、実際にはTR1の
トランジスタの立ち上り時間を1μ秒以下にするのは1
0V以上は必要とされている。
【0004】
【発明が解決しようとする課題】図4や図5の従来型の
駆動回路においては、Vccの設定電圧値を低下させる
と、配線のインダクタンスにより、ターンオンした際に
トランジスタ9(TR1)のベース電流の立ち上りが遅
くなり、トランジスタ9(TR1)のスイッチ損失が増
大するという問題を生じていた。このため、従来の駆動
回路においてはVccの設定電圧値を下げるのに限界があ
った。またVccが高いと前置するトランジスタや接続さ
れている抵抗での損失、すなわち駆動回路での損失が増
大し、発熱の問題があった。
駆動回路においては、Vccの設定電圧値を低下させる
と、配線のインダクタンスにより、ターンオンした際に
トランジスタ9(TR1)のベース電流の立ち上りが遅
くなり、トランジスタ9(TR1)のスイッチ損失が増
大するという問題を生じていた。このため、従来の駆動
回路においてはVccの設定電圧値を下げるのに限界があ
った。またVccが高いと前置するトランジスタや接続さ
れている抵抗での損失、すなわち駆動回路での損失が増
大し、発熱の問題があった。
【0005】本発明は上記の課題を解決するためになさ
れたものであって、ベース電流の立ち上りが速く、かつ
ターンオン時のスイッチ損失が少なく、かつ駆動回路で
の損失の少ないトランジスタ駆動回路を提供することを
目的とする。
れたものであって、ベース電流の立ち上りが速く、かつ
ターンオン時のスイッチ損失が少なく、かつ駆動回路で
の損失の少ないトランジスタ駆動回路を提供することを
目的とする。
【0006】
【課題を解決するための手段】本発明に係るトランジス
タ駆動回路は、負荷および電源を備えた回路に接続され
た第1のトランジスタTR1と、この第1のトランジス
タTR1のベースに接続されたエミッタを有するととも
に、低電圧の第1のバイアスVcc1に抵抗を介するか直
接接続されたコレクタを有する第2のトランジスタTR
2と、前記第1のトランジスタTR1のベースに接続さ
れたエミッタを有するとともに、前記第1のバイアスV
cc1よりも高い電圧に設定された第2のバイアスVcc2
に接続されたコレクタを有する第3のトランジスタTR
3と、を具備し、前記第2及び第3のトランジスタTR
2,TR3から前記第1のトランジスタTR1のベース
に電流を強制的に振り込むことにより、第1のトランジ
スタTR1を立ち上げることを特徴とする。
タ駆動回路は、負荷および電源を備えた回路に接続され
た第1のトランジスタTR1と、この第1のトランジス
タTR1のベースに接続されたエミッタを有するととも
に、低電圧の第1のバイアスVcc1に抵抗を介するか直
接接続されたコレクタを有する第2のトランジスタTR
2と、前記第1のトランジスタTR1のベースに接続さ
れたエミッタを有するとともに、前記第1のバイアスV
cc1よりも高い電圧に設定された第2のバイアスVcc2
に接続されたコレクタを有する第3のトランジスタTR
3と、を具備し、前記第2及び第3のトランジスタTR
2,TR3から前記第1のトランジスタTR1のベース
に電流を強制的に振り込むことにより、第1のトランジ
スタTR1を立ち上げることを特徴とする。
【0007】この場合に、第3のトランジスタのベース
電流給電回路に挿入され、ターンオンしたときの短い時
間だけ限定的に第3のトランジスタのベースに電流を振
り込むコンデンサをさらに有することが好ましい。
電流給電回路に挿入され、ターンオンしたときの短い時
間だけ限定的に第3のトランジスタのベースに電流を振
り込むコンデンサをさらに有することが好ましい。
【0008】なお上記前置トランジスタ2,3はバイポ
ーラ型のみならず、電界効果型でも利用できる。その場
合、上記エミッタはソース、ベースはゲート、コレクタ
はドレインと読み替えて接続してもよい。
ーラ型のみならず、電界効果型でも利用できる。その場
合、上記エミッタはソース、ベースはゲート、コレクタ
はドレインと読み替えて接続してもよい。
【0009】スイッチングタイムとベースドライブ条件
との関係は次のようである。
との関係は次のようである。
【0010】図1の信号入力の端子に負の電圧が加わっ
たOFF状態から正の電圧を印加してON状態にさせ、
その後負の電圧を加えOFF状態にさせたとすると、出力
波形は入力波形に比べて遅延するとともに変形する。こ
の出力波形は、遅延時間td、上昇時間tr、蓄積時間
ts、下降時間tfからなる4つのスイッチング時間と
して定義される。このうち遅延時間tdと上昇時間tr
とはトランジスタのON動作に関与している。一方、蓄
積時間tsと下降時間tfとはトランジスタのOFF動
作に関与している。スイッチをターンオンしたときのオ
ンタイムは、前二者を合計した時間(td+tr)であ
る。
たOFF状態から正の電圧を印加してON状態にさせ、
その後負の電圧を加えOFF状態にさせたとすると、出力
波形は入力波形に比べて遅延するとともに変形する。こ
の出力波形は、遅延時間td、上昇時間tr、蓄積時間
ts、下降時間tfからなる4つのスイッチング時間と
して定義される。このうち遅延時間tdと上昇時間tr
とはトランジスタのON動作に関与している。一方、蓄
積時間tsと下降時間tfとはトランジスタのOFF動
作に関与している。スイッチをターンオンしたときのオ
ンタイムは、前二者を合計した時間(td+tr)であ
る。
【0011】ここで「遅延時間td」とは、入力パルス
を印可してから出力波形の最大振幅の10%に達するま
での時間をいう。この遅延時間tdは非常に短いので通
常の場合は無視することができる。
を印可してから出力波形の最大振幅の10%に達するま
での時間をいう。この遅延時間tdは非常に短いので通
常の場合は無視することができる。
【0012】「上昇時間tr」とは、出力波形が最大振
幅の10%から90%に達するまでの時間をいう。この
上昇時間trは、コレクタ電流を流すためベース領域内
にキャリア勾配をつくる電荷、コレクタ容量の電圧を変
化させる電荷および再結合に要する電荷を供給する時間
に相当するものである。上昇時間trを短くするために
は、強制的にベース電流を振り込めばよい(入力波形の
印可)。すなわち、ターンオンした瞬間のON瞬時のみ
ベース電流を大きく振り込めば、ベース電流の立ち上り
が速くなる。
幅の10%から90%に達するまでの時間をいう。この
上昇時間trは、コレクタ電流を流すためベース領域内
にキャリア勾配をつくる電荷、コレクタ容量の電圧を変
化させる電荷および再結合に要する電荷を供給する時間
に相当するものである。上昇時間trを短くするために
は、強制的にベース電流を振り込めばよい(入力波形の
印可)。すなわち、ターンオンした瞬間のON瞬時のみ
ベース電流を大きく振り込めば、ベース電流の立ち上り
が速くなる。
【0013】本発明の駆動回路においては、第2のトラ
ンジスタTR2のコレクタは低い電圧に設定しておき、
第3のトランジスタTR3のコレクタは高い電圧に設定
しておくとともに、これら小容量の第2及び第3のトラ
ンジスタTR2,TR3からパワートランジスタTR1
のベースに強制的に電流を振り込むので、パワートラン
ジスタTR1のベース電流が立ち上るまでのオンタイム
(td+tr)が短縮され、ベース電流が速く立ち上
る。
ンジスタTR2のコレクタは低い電圧に設定しておき、
第3のトランジスタTR3のコレクタは高い電圧に設定
しておくとともに、これら小容量の第2及び第3のトラ
ンジスタTR2,TR3からパワートランジスタTR1
のベースに強制的に電流を振り込むので、パワートラン
ジスタTR1のベース電流が立ち上るまでのオンタイム
(td+tr)が短縮され、ベース電流が速く立ち上
る。
【0014】ここで図4を比較例として、本発明の図1
の駆動回路での損失低減効果について説明する。図1の
回路において、TR2とTR3がオンしている時間をそれぞれ
T1とT2とすると、駆動回路での損失、すなわちTR2とTR
3、R1とR2の損失総和をP1としたときに、P1は下式
(1)により与えられる。
の駆動回路での損失低減効果について説明する。図1の
回路において、TR2とTR3がオンしている時間をそれぞれ
T1とT2とすると、駆動回路での損失、すなわちTR2とTR
3、R1とR2の損失総和をP1としたときに、P1は下式
(1)により与えられる。
【0015】
P1=Vcc22/R2×T2 + Vcc1*Ib×T1 …(1)
ここでTr1のON時の定常ベース電流をIbとしている。定
常ベース電流はTR2を通してTR1のベースに供給されてい
る。ここでTR3がオンする時間は、同トランジスタのベ
ースに接続されているコンデンサにより、非常に短く制
限されるため、上式(1)の初項を無視でき、P1は上式
(1)を書き換えた下式(2)のように表わされる。
常ベース電流はTR2を通してTR1のベースに供給されてい
る。ここでTR3がオンする時間は、同トランジスタのベ
ースに接続されているコンデンサにより、非常に短く制
限されるため、上式(1)の初項を無視でき、P1は上式
(1)を書き換えた下式(2)のように表わされる。
【0016】P1=Vcc1*Ib×T1 …(2)
一方、図4の回路での損失は以下のようになる。TR2が
オンしている時間をT1とした場合、この回路での駆動回
路の損失、すなわちTR4とR3の損失P2は下式(3)で与
えられる。
オンしている時間をT1とした場合、この回路での駆動回
路の損失、すなわちTR4とR3の損失P2は下式(3)で与
えられる。
【0017】P2=Vcc2*IB*T1 …(3)
ここで図1の回路では、本発明の効果によりVcc1は10
V以下の低い値に下げられるが、Vcc2は下げることが
できない。(2)と(3)式から、P1<P2となり、本回
路では駆動回路での損失も低減できることになる。
V以下の低い値に下げられるが、Vcc2は下げることが
できない。(2)と(3)式から、P1<P2となり、本回
路では駆動回路での損失も低減できることになる。
【0018】
【発明の実施の形態】以下、添付の図面を参照しながら
本発明の好ましい実施の形態について説明する。
本発明の好ましい実施の形態について説明する。
【0019】図1に示すように、本発明の実施形態に係
るトランジスタ駆動回路は信号入力部に、負荷3、電源
4、第1のトランジスタ5(TR1)を含む回路2を備
えている。この回路の第1トランジスタ5(TR1)の
ベースには第2及び第3のトランジスタ9,13(TR
2,TR3)のエミッタがそれぞれ前置接続されてい
る。第1のトランジスタ5(TR1)には大容量のパワ
ートランジスタを用い、第2及び第3のトランジスタ
9,13(TR2,TR3)にはこれよりも小容量の汎
用トランジスタを用いる。本実施形態では、第1のトラ
ンジスタ5(TR1)の定格容量を例えば150V-2
0Aとし、第2及び第3のトランジスタ9,13(TR
2,TR3)の定格容量をそれぞれ50V−10Aとし
た。
るトランジスタ駆動回路は信号入力部に、負荷3、電源
4、第1のトランジスタ5(TR1)を含む回路2を備
えている。この回路の第1トランジスタ5(TR1)の
ベースには第2及び第3のトランジスタ9,13(TR
2,TR3)のエミッタがそれぞれ前置接続されてい
る。第1のトランジスタ5(TR1)には大容量のパワ
ートランジスタを用い、第2及び第3のトランジスタ
9,13(TR2,TR3)にはこれよりも小容量の汎
用トランジスタを用いる。本実施形態では、第1のトラ
ンジスタ5(TR1)の定格容量を例えば150V-2
0Aとし、第2及び第3のトランジスタ9,13(TR
2,TR3)の定格容量をそれぞれ50V−10Aとし
た。
【0020】第2のトランジスタ9(TR2)のコレク
タには電圧を設定する第1のバイアスVcc1が接続さ
れ、第3のトランジスタ13(TR3)のコレクタには
電圧を設定する第2のバイアスVcc2が接続されてい
る。第1のバイアスVcc1の設定電圧値は第2のバイア
スVcc2のそれよりも低く設定されている。例えば、第
1のバイアスVcc1の電圧は2Vに設定され、第2のバ
イアスVcc2の電圧は10Vに設定されている。
タには電圧を設定する第1のバイアスVcc1が接続さ
れ、第3のトランジスタ13(TR3)のコレクタには
電圧を設定する第2のバイアスVcc2が接続されてい
る。第1のバイアスVcc1の設定電圧値は第2のバイア
スVcc2のそれよりも低く設定されている。例えば、第
1のバイアスVcc1の電圧は2Vに設定され、第2のバ
イアスVcc2の電圧は10Vに設定されている。
【0021】さらに、コンデンサ15が第3のトランジ
スタ13(TR3)のベース電流給電回路に挿入されて
いる。このコンデンサ15は、ターンオンしたときの短
い時間だけ限定的に第3のトランジスタ13(TR3)
のベースに電流を振り込むだけの容量を備えている。
スタ13(TR3)のベース電流給電回路に挿入されて
いる。このコンデンサ15は、ターンオンしたときの短
い時間だけ限定的に第3のトランジスタ13(TR3)
のベースに電流を振り込むだけの容量を備えている。
【0022】次に、図2を参照しながらスイッチング動
作について説明する。
作について説明する。
【0023】図2の(a)は本発明回路のスイッチング
動作特性を、図2の(b)は図3に示す従来回路のスイ
ッチング動作特性を、それぞれ横軸に時間をとり、縦軸
にベース電流Ibをとって示す電流波形図である。図2
の(a)に示す電流波形から明らかなように、本発明の
駆動回路では第1のバイアスVcc1の設定電圧値を低く
設定してTR2の損失を小さくするとともに、小容量の第
2及び第3のトランジスタTR2,TR3からパワート
ランジスタTR1のベースに強制的に電流を振り込むの
で、パワートランジスタTR1のベース電流が立ち上る
までのオンタイムt1〜t2が短縮され、ベース電流I
bが速く立ち上る。これに対して従来の駆動回路におい
ては、図2の(b)に示す電流波形から明らかなよう
に、パワートランジスタTR1のベース電流Ibが立ち
上るまでのオンタイムt1〜t3がこれよりも長くな
る。ちなみに、従来回路でのオンタイムt1〜t3は1
〜2マイクロ秒となるのに対して本発明回路でのオンタ
イムt1〜t2は100ナノ秒となった。
動作特性を、図2の(b)は図3に示す従来回路のスイ
ッチング動作特性を、それぞれ横軸に時間をとり、縦軸
にベース電流Ibをとって示す電流波形図である。図2
の(a)に示す電流波形から明らかなように、本発明の
駆動回路では第1のバイアスVcc1の設定電圧値を低く
設定してTR2の損失を小さくするとともに、小容量の第
2及び第3のトランジスタTR2,TR3からパワート
ランジスタTR1のベースに強制的に電流を振り込むの
で、パワートランジスタTR1のベース電流が立ち上る
までのオンタイムt1〜t2が短縮され、ベース電流I
bが速く立ち上る。これに対して従来の駆動回路におい
ては、図2の(b)に示す電流波形から明らかなよう
に、パワートランジスタTR1のベース電流Ibが立ち
上るまでのオンタイムt1〜t3がこれよりも長くな
る。ちなみに、従来回路でのオンタイムt1〜t3は1
〜2マイクロ秒となるのに対して本発明回路でのオンタ
イムt1〜t2は100ナノ秒となった。
【0024】ここで本実施例における回路における駆動
回路の損失すなわち、TR1以前の部分での損失について
説明する。本実施例ではR1を0.5Ω、R2を5Ω、コンデン
サ15は0.01μFを用いている。またスイッチトランジス
タであるTR1のON時の定常電流は2Aとしてある。信号入
力側に単発の方形波で、ON時間が1秒の信号を加えた。
このとき駆動回路の損失は約4Jとなった。
回路の損失すなわち、TR1以前の部分での損失について
説明する。本実施例ではR1を0.5Ω、R2を5Ω、コンデン
サ15は0.01μFを用いている。またスイッチトランジス
タであるTR1のON時の定常電流は2Aとしてある。信号入
力側に単発の方形波で、ON時間が1秒の信号を加えた。
このとき駆動回路の損失は約4Jとなった。
【0025】一方、比較例における図4の回路において
R3が5Ω、C1が0.1μFとした。またスイッチトランジス
タであるTR1のON時の定常電流は2Aとしてある。信号入
力側に単発の方形波で、ON時間が1秒の信号を加えた。
このとき駆動回路の損失は約20Jとなった。
R3が5Ω、C1が0.1μFとした。またスイッチトランジス
タであるTR1のON時の定常電流は2Aとしてある。信号入
力側に単発の方形波で、ON時間が1秒の信号を加えた。
このとき駆動回路の損失は約20Jとなった。
【0026】以上の結果から、本発明を用いることで、
駆動回路の損失を大きく低減でき、またオン時間を1μ
秒以下にすることができる。
駆動回路の損失を大きく低減でき、またオン時間を1μ
秒以下にすることができる。
【0027】
【発明の効果】本発明によれば、Vcc1の設定電圧値を
低く設定しているので、駆動回路損失が小さくすること
ができる。また、第2及び第3のトランジスタTR2,
TR3から第1のトランジスタTR1のベースに強制的
に電流を振り込むので、第1のトランジスタTR1のベ
ース電流が立ち上るまでのオンタイムが大幅に短縮さ
れ、TR1のスイッチ損失が低減できる。すなわち、第1
のトランジスタTR1のベース電流の立ち上りの遅さを
心配することなく、Vcc1の設定電圧値を低く設定する
ことができるので、回路全体の低損失化を実現できる。
低く設定しているので、駆動回路損失が小さくすること
ができる。また、第2及び第3のトランジスタTR2,
TR3から第1のトランジスタTR1のベースに強制的
に電流を振り込むので、第1のトランジスタTR1のベ
ース電流が立ち上るまでのオンタイムが大幅に短縮さ
れ、TR1のスイッチ損失が低減できる。すなわち、第1
のトランジスタTR1のベース電流の立ち上りの遅さを
心配することなく、Vcc1の設定電圧値を低く設定する
ことができるので、回路全体の低損失化を実現できる。
【図1】本発明の実施形態に係るトランジスタ駆動回路
を示す図。
を示す図。
【図2】(a)は本発明回路のスイッチング動作特性を
示す電流波形図、(b)は従来回路のスイッチング動作
特性を示す電流波形図。
示す電流波形図、(b)は従来回路のスイッチング動作
特性を示す電流波形図。
【図3】従来のトランジスタ駆動回路を示す図。
【図4】比較例のトランジスタ駆動回路を示す図。
【図5】比較例のトランジスタ駆動回路を示す図。
3…負荷、
4…電源、
5,9,13,24(TR1,TR2,TR3,TR4)…トランジス
タ、 15…コンデンサ、 Vcc1,Vcc2…バイアス。
タ、 15…コンデンサ、 Vcc1,Vcc2…バイアス。
フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
H03K 17/00
Claims (2)
- 【請求項1】 負荷および電源を備えた回路に接続され
た第1のトランジスタTR1と、 この第1のトランジスタTR1のベースに接続されたエ
ミッタあるいはソースを有するとともに、低電圧の第1
のバイアスVcc1に抵抗を介するか直接接続されたコレ
クタあるいはドレインを有する第2のトランジスタTR
2と、 前記第1のトランジスタTR1のベースに接続されたエ
ミッタあるいはソースを有するとともに、前記第1のバ
イアスVcc1よりも高い電圧に設定された第2のバイア
スVcc2に抵抗を介するか直接接続されたコレクタある
いはドレインを有する第3のトランジスタTR3と、を
具備し、 前記第2及び第3のトランジスタTR2,TR3から前
記第1のトランジスタTR1のベースに電流を強制的に
振り込むことにより、第1のトランジスタTR1を立ち
上げることを特徴とするトランジスタ駆動回路。 - 【請求項2】 さらに、前記第3のトランジスタTR3
のベース電流給電回路に挿入され、ターンオンしたとき
の短い時間だけ限定的に前記第3のトランジスタのベー
スに電流を振り込むコンデンサを有することを特徴とす
る請求項1記載のトランジスタ駆動回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000067365A JP3457924B2 (ja) | 2000-03-10 | 2000-03-10 | トランジスタ駆動回路 |
US10/082,105 US20030160638A1 (en) | 2000-03-10 | 2002-02-26 | Transistor driving circuit |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000067365A JP3457924B2 (ja) | 2000-03-10 | 2000-03-10 | トランジスタ駆動回路 |
US10/082,105 US20030160638A1 (en) | 2000-03-10 | 2002-02-26 | Transistor driving circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001257571A JP2001257571A (ja) | 2001-09-21 |
JP3457924B2 true JP3457924B2 (ja) | 2003-10-20 |
Family
ID=29422308
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000067365A Expired - Fee Related JP3457924B2 (ja) | 2000-03-10 | 2000-03-10 | トランジスタ駆動回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20030160638A1 (ja) |
JP (1) | JP3457924B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9007103B2 (en) * | 2013-08-01 | 2015-04-14 | Infineon Technologies Austria Ag | Switch circuit arrangements and method for powering a driver circuit |
WO2020035712A1 (ja) * | 2018-08-14 | 2020-02-20 | 日産自動車株式会社 | スイッチング回路 |
-
2000
- 2000-03-10 JP JP2000067365A patent/JP3457924B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-26 US US10/082,105 patent/US20030160638A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JP2001257571A (ja) | 2001-09-21 |
US20030160638A1 (en) | 2003-08-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6347012B2 (ja) | ||
JPH022712A (ja) | 制御ランブ出力を有するttl両立スイッチング回路 | |
JPH02179120A (ja) | 負荷制御エミッタ結合論理過渡ドライバ | |
JP2007104805A (ja) | 電圧駆動型半導体素子のゲート駆動回路。 | |
EP0189564B1 (en) | High to low transition speed up circuit for TTL-type gates | |
US5550501A (en) | Current buffer circuit with enhanced response speed to input signal | |
JP2002369495A (ja) | 電圧駆動型素子の駆動回路 | |
JPS60157326A (ja) | モノリシック集積回路 | |
JP3457924B2 (ja) | トランジスタ駆動回路 | |
JP2795027B2 (ja) | Igbtのゲート駆動回路 | |
JPH0161259B2 (ja) | ||
US5408136A (en) | Circuit for providing fast logic transitions | |
JP3278205B2 (ja) | ドライバ回路及び駆動方法 | |
JPH03227119A (ja) | Ecl論理回路 | |
JP2999268B2 (ja) | パルス可変遅延回路 | |
JP2003189590A (ja) | 直列接続された電圧駆動型半導体素子の制御装置 | |
EP0339721A2 (en) | TTL circuit having ramped current output | |
JPH0245378B2 (ja) | ||
EP0146479A2 (en) | Method and apparatus for reducing the storage time in a saturated transistor | |
JP2564054Y2 (ja) | スイッチング電源 | |
JPS63169117A (ja) | 電流パルス発生回路 | |
JP4124082B2 (ja) | 定電圧電源回路 | |
JPH021614A (ja) | 負の内部接地電圧グリッチを補償する方法と回路 | |
JP2583333B2 (ja) | ドライバ回路 | |
JP2805949B2 (ja) | スイッチング出力回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030708 |
|
LAPS | Cancellation because of no payment of annual fees |