JPH027621A - 集積回路 - Google Patents

集積回路

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JPH027621A
JPH027621A JP1017831A JP1783189A JPH027621A JP H027621 A JPH027621 A JP H027621A JP 1017831 A JP1017831 A JP 1017831A JP 1783189 A JP1783189 A JP 1783189A JP H027621 A JPH027621 A JP H027621A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、論理回路及び少なくとも１個のプッシュプル
段を具えており、該プッシュプル段を、高い供給電圧を
搬送する第１給電ラインとプッシュプル段の出力端子と
の間の第１電流通路に電流チャネルが接続されるプッシ
ュトランジスタと、低い供給電圧を搬送する第２給電ラ
インとプッシュプル段の出力端子との間の第２電流通路
に電流チャネルが接続されるプルトランジスタとで構成
し、プッシュプル段の論理状態が変化する際に、該プッ
シュルプル段の出力端子における電流変化によって前記
給電ラインに生ずる電圧ノイズを低減させるべく時間依
存制御電圧を発生させるために、プッシュトランジスタ
とプルトランジスタの制御電極に接続される制御手段を
設けた集積回路に関するものである。
〔背景技術〕
プッシュプル段を具えている斯種の集積回路はオランダ
国特許願第８６０１５５８号から既知である。従来のプ
ッシュプル段は回路の内部給電ラインにおける電圧ノイ
ズを低減させるためにプッシュトランジスタ及びプルト
ランジスタの制御電極に時間依存制御電圧を発生させる
制御手段を具えている。プッシュプル段が出力負荷に供
給する負荷電流の変化により、給電ラインに存在するイ
ンダクタンス間に誘電電圧が発生する。制御手段はプッ
シュトランジスタ及びプルトランジスタを流れる電流を
制御して、これらの電流をスイッチング期間中単位時間
当り一定量ずつ変化させるようにする。従って、これら
の電流の差である前記負荷電流も単位時間当り一定ｌず
つ変化する。負荷電流を時間と共に直線的に変化させる
と、これにより誘起される妨害電圧の最大値が制限され
る。
〔発明の開示〕
本発明の目的は給電ラインに発生する誘電電圧をさらに
一層低減させることによって従来のプッシュプル段を改
善することにある。
この目的を達成するために、本発明による集積回路は、
プッシュプル段のスイッチング期間中、前記制御手段が
プッシュプル段の一方のトランジスタを経る第１電流を
、プッシュプル段の他方のトランジスタを経る第２電流
の最大の立上りが発生するまでほぼ一定に保つようにし
たことを特徴とする。従来のプッシュプル段では、プッ
シュトランジスタ及びプルトランジスタを経る電流がほ
ぼ同時に変化し、一方の電流は他方の電流が低下する量
に等しい損ずつ時間と共に直線的に増大する。負荷電流
はこれら２つの電流の差であるため、負荷電流の変化は
累積する。前記一方の電流を他方の電流がほぼ完全に変
化し終わるまではほぼ一定ち保つことによって、スイッ
チング速度を低下させることなく発生誘導電圧の最大値
を低下させることができる。
本発明の好適例では、前記制御手段を前記プッシュトラ
ンジスタ及びプルトランジスタの制御電極に接続される
可制御の充電通路及び放電通路で構成し、充電通路の導
通状態にふいて、プルトランジスタの制御電極と第２給
電ラインとの間の放電通路が、前記充電通路の導通状態
におけるプッシュトランジスタの制御電極と第１給電ラ
インとの間の充電通路に流れる最大充電電流よりも遥か
に小さい最大電流を伝導するようにする。この場合には
プルトランジスタを経る電流が十分に変化し得る前まで
プッシュトランジスタは完全に導通しており、これは一
方ではプルトランジスタの両端間の駆動電圧が上昇する
も、他方ではプルトランジスタの制御電圧が低下するか
らである。
さらに本発明の好適例では、前記プッシュトランジスタ
の制御電極に対する放電通路が放電トランジスタの電流
チャネルを含み、該電流チャネルがプッシュトランジス
タの電流チャネルとプルトランジスタの電流チャネルと
の接続点をプッシュトランジスタの制御電極に接続する
ようにする。
プッシュトランジスタがブロックする直前までは、この
トランジスタを流れる電流は、ここに駆動電圧と称する
斯かるトランジスタの電流チャネル間の電圧にほぼ無関
係である。従って、このプッシュトランジスタをブロッ
クさせようとする際には、プッシュトランジスタの制御
電極を放電トランジスタを介してプッシュトランジスタ
の電流チャネルとプルトランジスタの電流チャネルとの
接続点に接続することによって、プルトランジスタを導
通させる作動期間中プッシュトランジスタが最初のうち
はほぼ一定の電流を供給し続けるようにする。この状態
が変化するのは、前記接続点における電圧が放電トラン
ジスタの制御電極における電圧よりも遥かに低い電圧に
降下して、この放電トランジスタがプッシュトランジス
タの人力を放電し始めるようになる時だけである。
さらに本発明の好適例では、前記制御手段がスイッチン
グトランジスタを含む制御回路を具え、該スイッチング
トランジスタの電流チャネルを関連する充電通路と直列
にプッシュトランジスタの制御電極に接続し、該スイッ
チングトランジスタが放電トランジスタと相俟ってイン
バータ回路を形成するようにし、さらに前記制御手段が
第２インバータ回路を含む第２制御回路を具え、該第２
インバータ回路の出力端子をプルトランジスタの制御電
極に接続し、前記第２制御回路を電流チャネルがプルト
ランジスタの制御電極と、これ関連する充電通路との間
に接続される第２スイッチングトランジスタと、電流チ
ャネルがプルトランジスタの制御電極と第２給電ライン
との間に接続される第２放電トランジスタとで形成し、
第１及び第２制御回路の充電通路の各々が、電流チャネ
ルが第１給電ラインに接続される各第１カスコードトラ
ンジスタを具え、これらトランジスタの各制御電極を各
インバータ回路の出力端子に接続し、前記第１及び第２
制御回路の充電通路が、前記各カスコードトランジスタ
の電流チャネルに電流チャネルが並列に接続される他の
第２カスコードトランジスタも具え、前記第１及び第２
インバータ回路の入力端子を第１及び第２遅延素子をそ
れぞれ介して前記第２の他のカスコードトランジスタの
制御電極にそれぞれ接続するようにする。上記性のカス
コードトランジスタは成る遅延時間後に導通させる。最
初のうちは斯かるカスコードトランジスタは、従来回路
につき説明したように、プッシュプル段のトランジスタ
によって切り換えられる電流を時間と共に直線的に変化
させる適当な制御電圧を発生するインバータ回路におけ
る電圧には影響を及ぼさないが、他のカスコードトラン
ジスタは成る指定期間の満了後にのみインバータの出力
電圧を第１給電ラインの電圧レベルにまで高める。この
ことは従来の場合と比較するに、電流を時間と共にほぼ
直線的に変化させるのに優れた方法である。従来の場合
には、他のカスコードトランジスタを遅延させずに導通
させるため、プルトランジスタ又はプッシュトランジス
タにおける電流の時間的な変化はかなり初期から影響さ
れる。
本発明のさらに好適例によれば、プルトランジスタの制
御電極と第２給電ラインとの間の放電通路が少なくとも
２つの並列通路を具え、一方の第１放電通路を制御手段
に供給すべき制御信号に応じてスイッチ・オフさせるこ
とができると共に、第２放電通路を論理ゲートのゲート
出力端子における電圧に応じてスイッチ・オフさせるこ
とができるようにし、前記論理ゲートのゲート入力端子
をプルトランジスタの制御電極とプッシュプル段の出力
端子とに接続する。例えば、プッシュプル段の出力端子
における容量性負荷が極めて大きい場合には、プルトラ
ンジスタが早まってブロックされてしまうために、大き
な電流変化、従って高い誘導電圧が生ずる。このような
場合に、放電通路の一部をスイッチング・オフさせるこ
とによってプルトランジスタを経る電流の変化をもっと
ゆっくりとさせることができる。
〔実施例〕
実施例について図面を参照して説明するに、第１図は従
来のプッシュプル段の回路図を示す。このプッシュプル
段は供給電圧ＶＤＤ及びＶＳＳを搬送する給電ライン間
に縦続接続したプッシュトランジスタＴ１とプルトラン
ジスタＴ２とを具えている。
プッシュプル段の出力端子Ｋには、例えば図面では給電
ライン間に直列に接続される抵抗Ｒ，及びＲ２と、抵抗
Ｒ２に並列に接続されるキャパシタンスＣ８とによって
示しであるＴＴＬ回路を負荷として接続する。プッシュ
プル段は制御回路ＣＣも具えており、この回路の入力端
子は論理信号り及び百を受信する。トランジスタＴ、及
びＩ２は互いに論理的に相補関係にある制御信号によっ
て制御される。負荷電流Ｉ。は常に、トランジスタＴ１
の導通によって流れる電流１１と、トランジスタＴ２の
導通によって流れる電流Ｉ２との差に等しくなる。例え
ば、プッシュトランジスタＴ１を導通させると共にプル
トランジスタＴ２をほぼ同時にブロック（非導通に）さ
せると、電流１．の単位時間当りの変化はｄｉ、／ｄｔ
　　（正）となり、又電流Ｉ２の単位時間当りの変化は
ｄｉ、／ｄｔ（負）となる。負荷電流ｉ。の単位時間当
りの変化（ｄｌｏ／ｄｔ）は電流１１及びＩ２の変化量
の絶対値の和に等しくなる。即ち、 ｄｌｏ／ｄｔ＝　　ｄＬ／ｄｔ　　＋　　ｄ１２／ｄｔ
内部給電ラインには寄生インダクタンスＬ１及びＬ２が
必然的に形成され、これらのインダクタンスは寄生キャ
パシタンスを介して結合されるため、内部給電ラインに
は上記電流変化ｄｉｏ／ｄｔによって高い誘電電圧が発
生し、これは例えばプッシュプル段が組込まれる集積回
路の他の部分の論理状態に妨害を起生ずることになる。
第２Ａ及び第２Ｂ図は現状の従来回路に対する電流Ｉ、
及びＩ２並びに負荷電流Ｉ。の時間的変化と、これらの
電流の時間導関数とを示したものである。電流１１及び
Ｉ２における最も目立つ変化が時間的にほぼ一致すると
、負荷電流の変化ｄｌｏ／ｄｔ　　によってｄＩ、／ｄ
ｔとｄＩ２／ｄｔの絶対極値の和に相当する最大誘導電
圧を発生する。
第３Ａ及び第３Ｂ図は本発明による回路に対する電流Ｉ
Ｉ及びＩ２並びに負荷電流ｌ。の時間的変化と、これら
の電流の時間導関数とを示したものである。
この場合にはｄｌ、／ｄｔ及び旧、／ｄｔの絶対極値が
時間的に互いにシフトされるため、最大誘導電圧ｃｌｌ
ｏ／ｄｔは第２Ａ及び第２Ｂ図につき説明した場合より
もほぼ１／２に小さくなる。
第４図は本発明によるプッシュプル段の好適例を示す。
抵抗Ｒ１，Ｒ２及びキャパシタンスＣ８によって表わす
ＴＴＬ負荷を、プッシュトランジスタＴ１及びプルトラ
ンジスタＴ２も具えているプッシュプル段の出力端子Ｋ
に接続する。プッシュトランジスタＴ１は第１制御回路
ＩＮＶＩから制御信号ｖｌを受信し、又プルトランジス
タＴ２は第２制御回路ＩＮＶ２から制御信号Ｖ２を受信
する。面制御回路ＩＮＶＩ及びＩＮＶ２は、それぞれト
ランジスタＴ３及びトランジスタＴ８によって形成され
る可制御放電通路を具えている。プッシュトランジスタ
Ｔ、の制御電極と出力端子にとの間に接続するトランジ
スタＴ３の機能については第５図につき説明する。制御
回路ＩＮＶＩ及びＩＮＶ２の充電回路は、それぞれトラ
ンジスタＴ、〜Ｔ７及びＴ９〜Ｔ１□で構成する。これ
らの充電通路は同一構成とするため、制御回路ＩＮＶＩ
の充電通路についてのみ、後に詳細に説明する。従って
第１制御回路ＩＮＶＩの充電通路についての説明は、第
２制御回路ＩＮＶ２における充電通路についても言える
ことである。これがため、第１制御回路［ＮＶｌの構成
部品を参照する際に、これらに対応する第２制御回路Ｉ
Ｎｖ２の構成部品に対しては丸括弧内に参照部番を示す
。トランジスタＴ４（Ｉ９）はトランジスタＴｓ（Ｔｏ
ｏ）に対するスイッチとして作用し、トランジスタＴ。
は電流源として接続すると共に、このトランジスタＴ５
の制御電極をプッシュトランジスタＴｌ（プルトランジ
スタＴ２）の制御電極に接続する。このような構成とす
ることにより、プッシュトランジスタＴ１（プルトラン
ジスタＴ２）を作動させる際に、このトランジスタ間に
流れる電流が時間と共にほぼ直線的に増大するようにな
る時間依存制御信号Ｖｌ（Ｖ２）を形成する。この直線
的な時間依存性はプッシュプル段における電流変化によ
り誘起される妨害電圧の最大値を制限する。さらに、ト
ランジスタＴｓ（Ｔｏｏ）　は制御電圧Ｖｌ（Ｖ２）が
増大する際にカットオフされるため、遅延素子ＤＬＩ　
（ＤＬ２）を経ての遅延後に制御電圧Ｖ、（Ｖ２）を供
給電圧ｖｎｏにまで上昇させる並列のトランジスタＴｏ
（Ｔ＋＋）を設ける。
この並列トランジスタを遅延させてスイッチ・オンさせ
るため、このトランジスタは最初のうちはトランジスタ
Ｔ、（Ｔ、。）によって成される制御電圧の変化に影響
を及ぼさない。制御電圧ｖ１（Ｖ２）が供給電圧ＶＤＤ
に近付く際に、プッシュトランジスタＴ、　（プルトラ
ンジスタＴ２）　における時間と共に直線的に変化する
電流に対する１Ｖ２）の制御電圧の変化を改善するため
に、トランジスタＴ、（７，２）によって実現する非直
線性のキャパシタンスを設ける。このキャパシタンスは
制御電圧Ｖｌ（Ｖ２）が（Ｖａｎ−しきい値）に相当す
る電圧以上に増大すると著しく低下するため、トランジ
スタＴ、及びＴ＋＋（Ｔ＋ｏ及びＴ１１）からプッシュ
トランジスタＴ、　（プルトランジスタＴ２）への非常
に低い充電電流が上記制御電圧のインターバル内にて補
償される。プッシュトランジスタＴ１がターン・オンす
る際にプルトランジスタＴ２を経て流れる電流をほぼ一
定に保つために、プルトランジスタＴ２の制御電極に対
するトランジスタＴＬ　Ｔ＋３及びＴ、４から成る放電
通路は、プッシュトランジスタＴ、の制御電極に対する
トランジスタＴ、、　Ｔ５及びＴ６から成る充電通路に
対して、前者の放電通路に流れる最大放電電流が、後者
の充電通路を経て流れる最大充電電流よりも１．５〜１
０のファクタだけ小さく、即ち２７３〜１／１０となる
ように設計する。Ｉ８／シ比をプッシュトランジスタＴ
１に対しては５３５／１．３とし、又プルトランジスタ
Ｔ２に対しては５３１／１．３とする場合に、他のトラ
ンジスタに対するＩｌｌ／Ｌ比をつぎのようにすると満
足な結果が得られることを確かめた。
Ｔ４：８０／１．３．　　ＴＳ：３０／１．３．　　Ｔ
、：４０／１．３゜’ｒ、：２／１．３．　　Ｔ、Ｏ：
１４／１．３．　　ＴＩ４：１４／１．３゜即ち、Ｗ／
Ｌ比を上述したようにすると、プルトランジスタＴ２を
経て流れる電流が十分に変化する前にプッシュトランジ
スタＴ１は既に完全に導通するようになる。この場合に
、プルトランジスタＴ２は直線的な範囲内にて作動する
。トランジスタＴ２の制御電極における制御電圧が低下
することと、トランジスタＴ２の電流チャネル間の駆動
電圧が増加することは、電流変化に関する限りでは互い
に正反対のことである。第２制御回路ＩＮＶ２の放電通
路はトランジスタＴ８を伴う第１通路と、トランジスタ
Ｔ、３及びＴ、４を伴う第２通路とで構成する。
トランジスタＴ８及びＴＩ４　は同じ制御信号を受信し
、トランジスタＴ、３　は論理ＮＡＮＤゲートＰ１から
の信号を受信する。ゲートＰ１には一方ではプルトラン
ジスタＴ２　（Ｖ２）に対する制御信号を供給し、他方
では端子Ｋにおける出力電圧Ｖ。を供給する。例えば、
負荷キャパシタンスＣ８又は負荷抵抗Ｒ１が極めて高い
場合には、放電通路が完全に導通ずる際に、プルトラン
ジスタＴ２のスイッチング・オフが過度に起こるために
、非常に大きな電流変化が生じ、従って極めて高い誘導
電圧が発生する。これは放電通路の一部を一時的にスイ
ッチング・オフさせることにより回避することができる
。制御信号ｖ２が高く、しかも出力電圧Ｖ。のレベルが
依然として予定値以上である場合には、トランジスタＴ
１３はＮＡＮＯゲートグーを経てブロックされる。トラ
ンジスタＴＩ３のスイッチング・オン又はスイッチング
・オフの瞬時は特に、グー）Ｐ＋の遷移点、このゲート
を形成するトランジスタの寸法及び所要に応じてゲート
Ｐ１のゲート出力端子とトランジスタＴＩ３の制御電極
との間に設ける遅延素子ＤＬ３に依存する。
キャパシタンスＴＩ５　は徐々にスイッチングさせるよ
うに作用する。
第５図は第４図に示した集積回路のプツシニブル段の部
分を詳細に示した回路図であり、この場合にもプッシュ
トランジスタをＴ、で、プルトランジスタをＴ２にて示
してあり、又出力端子Ｋに接続するＴＴＬ負荷も抵抗Ｒ
，，Ｒ２及びキャパシタンスＣ６によって示しである。
端子Ａ及びＢは制御回路（図示せず）の他の部分に接続
する。プッシュトランジスタＴ１の制御電極と出力端子
にとの間には放電トランジスタＴ、を含む放電通路を形
成しである。スイッチング・オフする瞬時の直前までプ
ッシュトランジスタＴ、は飽和状態にて作動する。従っ
て、このトランジスタＴ１の導通によって流れる電流は
電流チャネルの両端間の駆動電圧に無関係である。この
場合に出力端子Ｋにおける出力電圧Ｖｏは高レベルにな
る。プッシュトランジスタＴ１のスイッチング・オフは
、プッシュトランジスタＴ。
プルトランジスタＴ２がスイッチング・オンし、端子Ａ
が制御回路の残りの部分と非結合となり、しかも他のト
ランジスタＴ、が高電圧により作動した後に行われる。
他のトランジスタＴ３は、プッシュトランジスタＴ１が
スイッチオフされる際に端子Ｅを経て全出力に駆動させ
る。この瞬時に出力電流ｖｏは依然高レベルにあるため
、他のトランジスタＴ３はそのしきい値電圧以上か、又
はその付近の電圧にて作動し、このことはプッシュトラ
ンジスタＴ１の制御電極が全く、又は殆ど放電されない
ことを意味する。出力電圧Ｖ。の減少期間中、プッシュ
トランジスタＴ−ま飽和されたままであり、このトラン
ジスタは一定電流を放出する。出力電圧Ｖ。がかなり十
分低下した際にのみ、他のトランジスタＴ３が導通し始
めて、プッシュトランジスタＴ１の制御電極がさらに放
電するようになる。
【図面の簡単な説明】
第１図は従来のプッシュプル段の回路図；第２Ａ及び第
２Ｂ図は従来のプッシュプル段における電流変化を示す
波形図； 第３Ａ及び第３Ｂ図は本発明による集積回路におけるプ
ッシュプル段における電流変化を示す波形図；第４図は
本発明による集積回路におけるプッシュプル段の好適例
を示す回路図； 第５図は第４図に示した集積回路におけるプッシュプル
段の部分の詳細回路図である。 Ｔ１・・・プッシュトランジスタ Ｔ２・・・プルトランジスタ Ｋ・・・プッシュプル段の出力端子 （Ｒ１，Ｒ２＋　ｃｏ）・・・ＴＴＬ回路（負荷）ＣＣ
・・・制御回路 り、、　Ｌ２・・・寄生インダクタンスＣＰ・・・寄生
キャパシタンス ＩＮＶＩ・・・第１制御回路　　ＩＮＶ２・・・第２制
御回路Ｔ３・・・放電用トランジスタ （Ｔ３．　Ｔｌ）・・・インバータ回路Ｔ４・・・第１
スイッチングトランジスタ（Ｔ４〜Ｔ、）・・・充電通
路 Ｔｓ、　Ｔ６・・・カスコードトランジスタＴ、・・・
キャパシタンス （Ｔ８．　Ｔｌ３．　Ｔｌ４）・・・放電通路（Ｔ’８
＋　’ｒｓ）・・・インバータ回路Ｔ９・・・第２スイ
ッチングトランジスタ（７９〜Ｔ１゜）・・・充電通路 （Ｔ、、、　Ｔ、υ・・・カスコードトランジスタＰ、
・・・論理ＮＡＮＤゲート ＤＬＬ、　ＯＬ２．　ＤＬ３・・・遅延素子、、ＩＮＶ
Ｉ ＦＩＧ、１ ＦｌＯ，４

Claims (1)

  1. 【特許請求の範囲】 １、論理回路及び少なくとも１個のプッシュプル段を具
    えており、該プッシュプル段を、高い供給電圧を搬送す
    る第１給電ラインとプッシュプル段の出力端子との間の
    第１電流通路に電流チャネルが接続されるプッシュトラ
    ンジスタと、低い供給電圧を搬送する第２給電ラインと
    プッシュプル段の出力端子との間の第２電流通路に電流
    チャネルが接続されるプルトランジスタとで構成し、プ
    ッシュプル段の論理状態が変化する際に、該プッシュル
    プル段の出力端子における電流変化によって前記給電ラ
    インに生ずる電圧ノイズを低減させるべく時間依存制御
    電圧を発生させるために、プッシュトランジスタとプル
    トランジスタの制御電極に接続される制御手段を設けた
    集積回路において、プッシュプル段のスイッチング期間
    中、前記制御手段がプッシュプル段の一方のトランジス
    タを経る第１電流を、プッシュプル段の他方のトランジ
    スタを経る第２電流の最大の立上りが発生するまでほぼ
    一定に保つようにしたことを特徴とする集積回路。 ２、前記制御手段を前記プッシュトランジスタ及びプル
    トランジスタの制御電極に接続される可制御の充電通路
    及び放電通路で構成し、充電通路の導通状態において、
    プルトランジスタの制御電極と第２給電ラインとの間の
    放電通路が、前記充電通路の導通状態におけるプッシュ
    トランジスタの制御電極と第１給電ラインとの間の充電
    通路に流れる最大充電電流よりも遥かに小さい最大電流
    を伝導するようにしたことを特徴とする請求項１に記載
    の集積回路。 ３、前記放電通路に流れる最大放電電流と前記充電通路
    に流れる最大充電電流とを互いに１．５〜１０のファク
    タだけ相違させたことを特徴とする請求項２に記載の集
    積回路。 ４、前記プッシュトランジスタの制御電極に対する放電
    通路が放電トランジスタの電流チャネルを含み、該電流
    チャネルがプッシュトランジスタの電流チャネルとプル
    トランジスタの電流チャネルとの接続点をプッシュトラ
    ンジスタの制御電極に接続するようにしたことを特徴と
    する請求項２又は３のいずれかに記載の集積回路。 ５、前記制御手段がスイッチングトランジスタを含む制
    御回路を具え、該スイッチングトランジスタの電流チャ
    ネルを関連する充電通路と直列にプッシュトランジスタ
    の制御電極に接続し、該スイッチングトランジスタが放
    電トランジスタと相俟ってインバータ回路を形成するよ
    うにしたことを特徴とする請求項４に記載の集積回路。 ６、前記制御手段が第２インバータ回路を含む第２制御
    回路を具え、該第２インバータ回路の出力端子をプルト
    ランジスタの制御電極に接続し、前記第２制御回路を電
    流チャネルがプルトランジスタの制御電極と、これ関連
    する充電通路との間に接続される第２スイッチングトラ
    ンジスタと、電流チャネルがプルトランジスタの制御電
    極と第２給電ラインとの間に接続される第２放電トラン
    ジスタとで形成し、第１及び第２制御回路の充電通路の
    各々が、電流チャネルが第１給電ラインに接続される各
    第１カスコードトランジスタを具え、これらトランジス
    タの各制御電極を各インバータ回路の出力端子に接続し
    、前記第１及び第２制御回路の充電通路が、前記各カス
    コードトランジスタの電流チャネルに電流チャネルが並
    列に接続される他の第２カスコードトランジスタも具え
    、前記第１及び第２インバータ回路の入力端子を第１及
    び第２遅延素子をそれぞれ介して前記第２の他のカスコ
    ードトランジスタの制御電極にそれぞれ接続するように
    したことを特徴とする請求項５に記載の集積回路。 ７、プルトランジスタの制御電極と第２給電ラインとの
    間の放電通路が少なくとも２つの並列通路を具え、一方
    の第１放電通路を制御手段に供給すべき制御信号に応じ
    てスイッチ・オフさせることができると共に、第２放電
    通路を論理ゲートのゲート出力端子における電圧に応じ
    てスイッチ・オフさせることができるようにし、前記論
    理ゲートのゲート入力端子をプルトランジスタの制御電
    極とプッシュプル段の出力端子とに接続したことを特徴
    とする請求項２〜６のいずれかに記載の集積回路。 ８、前記論理ゲートのゲート出力端子と、スイッチ・オ
    フさせることのできる第２通路に電流チャネルが接続さ
    れるトランジスタの制御電極との間に他の遅延素子を接
    続したことを特徴とする請求項７に記載の集積回路。 ９、電流チャネルが、スイッチ・オフさせるこのできる
    第２放電通路に接続されるトランジスタの制御電極を他
    のキャパシタンスを経て第２給電ラインに接続したこと
    を特徴とする請求項７又は８のいずれかに記載の集積回
    路。 １０、請求項１〜９のいずれかに記載の集積回路に使用
    するきが好適なプッシュプル段。
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