JPH0666681B2 - 論理回路 - Google Patents
論理回路Info
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- JPH0666681B2 JPH0666681B2 JP62194527A JP19452787A JPH0666681B2 JP H0666681 B2 JPH0666681 B2 JP H0666681B2 JP 62194527 A JP62194527 A JP 62194527A JP 19452787 A JP19452787 A JP 19452787A JP H0666681 B2 JPH0666681 B2 JP H0666681B2
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- output
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、低消費電力で高速に動作し得る論理回路に
関する。
関する。
（従来の技術） 高速性及び高負荷駆動能力が要求され論理回路にあって
は、TTL形式のものが多されており、その一例を第６図
に示す。
は、TTL形式のものが多されており、その一例を第６図
に示す。
第６図はTTL形式のNAND（否定論理積）ゲートの構成を
示す回路図である。
示す回路図である。
同図に示すNANDゲートにおいて、ベースがダイオードD1
を介して入力端子Ａに接続されているとともにダイオー
ドD2を介して入力端子Ｂに接続されたNPN型のショット
キーバリアバイポーラトランジスタ（以下「Ｓバイポー
ラトランジスタ」と呼ぶ）Q1は、入力端子Ａ、Ｂに与え
られる入力信号にしたがって導通制御されている。この
ＳバイポーラトランジスタQ1のエミッタには、NPN型の
バイポーラトランジスタQ2のベースが接続されており、
このＳバイポーラトランジスタQ2はＳバイポーラトラン
ジスタQ1によって導通制御されている。
を介して入力端子Ａに接続されているとともにダイオー
ドD2を介して入力端子Ｂに接続されたNPN型のショット
キーバリアバイポーラトランジスタ（以下「Ｓバイポー
ラトランジスタ」と呼ぶ）Q1は、入力端子Ａ、Ｂに与え
られる入力信号にしたがって導通制御されている。この
ＳバイポーラトランジスタQ1のエミッタには、NPN型の
バイポーラトランジスタQ2のベースが接続されており、
このＳバイポーラトランジスタQ2はＳバイポーラトラン
ジスタQ1によって導通制御されている。
ＳバイポーラトランジスタQ2のコレクタと電圧源Vccと
間には抵抗R1が挿入されており、この抵抗R1を流れる電
流はＳバイポーラトランジスタQ2により制御されてい
る。ＳバイポーラトランジスタQ2のコレクタにはNPN型
のＳバイポーラトランジスタQ3のベースが接続され、こ
のＳバイポーラトランジスタQ3にはNPN型のバイポーラ
トランジスタQ4がダーリントン接続されている。
間には抵抗R1が挿入されており、この抵抗R1を流れる電
流はＳバイポーラトランジスタQ2により制御されてい
る。ＳバイポーラトランジスタQ2のコレクタにはNPN型
のＳバイポーラトランジスタQ3のベースが接続され、こ
のＳバイポーラトランジスタQ3にはNPN型のバイポーラ
トランジスタQ4がダーリントン接続されている。
このバイポーラトランジスタQ4とベースがＳバイポーラ
トランジスタQ2のエミッタに接続されたＳバイポーラト
ランジスタQ5とは、電圧源Vccとグランド（GND）との間
にトーテムポール形に接続され、接続点を出力端子OUT
としている。バイポーラトランジスタQ4とＳバイポーラ
トランジスタQ5は、そのスイッチング制御がＳバイポー
ラトランジスタQ2の導通制御により行われており、Ｓバ
イポーラトランジスタQ3のベース電流は、抵抗R1によっ
て規定されている。なお、バイポーラトランジスタQ4の
ベース及び出力端子OUTは、各々対応するショットキー
バリア型のダイオードD3,D4を介してＳバイポーラトラ
ンジスタQ2のコレクタに接続されている。
トランジスタQ2のエミッタに接続されたＳバイポーラト
ランジスタQ5とは、電圧源Vccとグランド（GND）との間
にトーテムポール形に接続され、接続点を出力端子OUT
としている。バイポーラトランジスタQ4とＳバイポーラ
トランジスタQ5は、そのスイッチング制御がＳバイポー
ラトランジスタQ2の導通制御により行われており、Ｓバ
イポーラトランジスタQ3のベース電流は、抵抗R1によっ
て規定されている。なお、バイポーラトランジスタQ4の
ベース及び出力端子OUTは、各々対応するショットキー
バリア型のダイオードD3,D4を介してＳバイポーラトラ
ンジスタQ2のコレクタに接続されている。
このような構成において、ＳバイポーラトランジスタQ2
が導通状態から非導通状態になると、Ｓバイポーラトラ
ンジスタQ3のベース電位は、Ｓバイポーラトランジスタ
Q2のコレクタ及びダイオードD3,D4に存在する寄生容量
と抵抗R1との時定数にしたがって上昇する。
が導通状態から非導通状態になると、Ｓバイポーラトラ
ンジスタQ3のベース電位は、Ｓバイポーラトランジスタ
Q2のコレクタ及びダイオードD3,D4に存在する寄生容量
と抵抗R1との時定数にしたがって上昇する。
ここで、抵抗R1の抵抗値が小さい場合は、Ｓバイポーラ
トランジスタQ3のベース電位は、第２図ので示すよう
に立ち上がり、ベース電位がＶBE（ベース・エミッタ間
電位）を越えると、ＳバイポーラトランジスタQ3及びバ
イポーラトランジスタQ4は導通状態となり、第２図の
に示すように立ち上がりの急峻な出力信号が出力端子OU
Tから出力される。
トランジスタQ3のベース電位は、第２図ので示すよう
に立ち上がり、ベース電位がＶBE（ベース・エミッタ間
電位）を越えると、ＳバイポーラトランジスタQ3及びバ
イポーラトランジスタQ4は導通状態となり、第２図の
に示すように立ち上がりの急峻な出力信号が出力端子OU
Tから出力される。
一方、抵抗R1の抵抗値が大きい場合には、小さい場合に
比べて抵抗R1を流れる電流が少なくなるため、Ｓバイポ
ーラトランジスタQ3のベース電位は、第２図のに示す
ように、の場合に比べてその立ち上がりは緩やかとな
る。このため、出力信号は第２図のに示すようにな
り、の場合に比べて立ち上がりが緩やかとなり、出力
信号の立ち上がりが遅れることになる。
比べて抵抗R1を流れる電流が少なくなるため、Ｓバイポ
ーラトランジスタQ3のベース電位は、第２図のに示す
ように、の場合に比べてその立ち上がりは緩やかとな
る。このため、出力信号は第２図のに示すようにな
り、の場合に比べて立ち上がりが緩やかとなり、出力
信号の立ち上がりが遅れることになる。
（発明が解決しようとする問題点） 以下説明したように、上記の回路構成において、Ｓバイ
ポーラトランジスタQ3のベース電位の上昇速度は、抵抗
R1に依存しているために、出力信号の立ち上がりは抵抗
R1の抵抗値に左右されることになる。
ポーラトランジスタQ3のベース電位の上昇速度は、抵抗
R1に依存しているために、出力信号の立ち上がりは抵抗
R1の抵抗値に左右されることになる。
したがって、出力信号の立ち上がり速度を早めるために
は、抵抗R1は小さいほうが望ましい。しかしながら、抵
抗R1を小さくすると、抵抗R1を流れる電流は増加するこ
とになり、回路全体の消費電流が増加するという問題が
生じる。
は、抵抗R1は小さいほうが望ましい。しかしながら、抵
抗R1を小さくすると、抵抗R1を流れる電流は増加するこ
とになり、回路全体の消費電流が増加するという問題が
生じる。
一方、抵抗R1を大きくすると、回路全体の消費電流は抵
抗R1が小さい場合に比べて少なくなるが、その反面、出
力信号の立ち上がり速度が緩やかとなり、動作速度が遅
くなるという問題が生じることになる。
抗R1が小さい場合に比べて少なくなるが、その反面、出
力信号の立ち上がり速度が緩やかとなり、動作速度が遅
くなるという問題が生じることになる。
そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、低消費電力で高速に動作
する論理回路を提供することにある。
り、その目的とするところは、低消費電力で高速に動作
する論理回路を提供することにある。
［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、この発明は、ベース端子が
抵抗を介して電源に接続された第１のバイポーラトラン
ジスタにダーリントン接続された第２のバイポーラトラ
ンジスタと、ベース端子がベース電荷放出回路に接続さ
れた第３のバイポーラトランジスタとをトーテムポール
形に接続し、接続点を出力端子とする出力部と、前記抵
抗と並列に接続され、前記第１のバイポーラトランジス
タのベース電位及び入力電位にしたがって電源と前記第
１のバイポーラトランジスタのベース端子間のインピー
ダンスを、出力の立ち上がり時には低下させて前記第１
のバイポーラトランジスタのベース電流を増加させ、出
力がハイレベルの定常状態時には前記インピーダンスを
増加させて前記第１のバイポーラトランジスタのベース
電流を減少させる電流制御部と、入力信号及び前記電流
制御部によるインピーダンス制御にしたがって前記第１
及び第３のバイポーラトランジスタのベース電流を制御
することによって前記出力部のスイッチング動作を制御
する出力制御部とから構成される。
抵抗を介して電源に接続された第１のバイポーラトラン
ジスタにダーリントン接続された第２のバイポーラトラ
ンジスタと、ベース端子がベース電荷放出回路に接続さ
れた第３のバイポーラトランジスタとをトーテムポール
形に接続し、接続点を出力端子とする出力部と、前記抵
抗と並列に接続され、前記第１のバイポーラトランジス
タのベース電位及び入力電位にしたがって電源と前記第
１のバイポーラトランジスタのベース端子間のインピー
ダンスを、出力の立ち上がり時には低下させて前記第１
のバイポーラトランジスタのベース電流を増加させ、出
力がハイレベルの定常状態時には前記インピーダンスを
増加させて前記第１のバイポーラトランジスタのベース
電流を減少させる電流制御部と、入力信号及び前記電流
制御部によるインピーダンス制御にしたがって前記第１
及び第３のバイポーラトランジスタのベース電流を制御
することによって前記出力部のスイッチング動作を制御
する出力制御部とから構成される。
（作用） 上記構成において、この発明は、出力の立ち上がり時に
は、第１のバイポーラトランジスタのベース電流を増加
させることによって第１のバイポーラトランジスタのタ
ーンオンを早めて出力の立ち上がりを高速化し、出力が
立ち上がった後出力が定常状態になると、第１のバイポ
ーラトランジスタのベース電流を出力の立ち上がり時よ
りも減少させて消費電流を削減するようにしている。
は、第１のバイポーラトランジスタのベース電流を増加
させることによって第１のバイポーラトランジスタのタ
ーンオンを早めて出力の立ち上がりを高速化し、出力が
立ち上がった後出力が定常状態になると、第１のバイポ
ーラトランジスタのベース電流を出力の立ち上がり時よ
りも減少させて消費電流を削減するようにしている。
（実施例） 以下、図面を用いてこの発明の実施例を説明する。
第１図はこの発明の一実施例に係る論理回路の構成を示
す図である。同図に示す論理回路は、入力端子A,Bに与
えられる入力信号の論理演算を行うものであり、論理演
算結果を出力端子OUTに与える出力部１と、入力信号を
受けて出力部１を制御する出力制御部３と、入力信号に
したがって出力部１に与えられる電流を制御する電流制
御部５と、電荷放出部７と、抵抗R1とを有している。
す図である。同図に示す論理回路は、入力端子A,Bに与
えられる入力信号の論理演算を行うものであり、論理演
算結果を出力端子OUTに与える出力部１と、入力信号を
受けて出力部１を制御する出力制御部３と、入力信号に
したがって出力部１に与えられる電流を制御する電流制
御部５と、電荷放出部７と、抵抗R1とを有している。
出力部１は、ダーリントン接続されたNPN型のＳバイポ
ーラトランジスタQ10及びバイポーラトランジスタQ
11と、このバイポーラトランジスタQ11とトーテムポー
ル形に接続されたＳバイポーラトランジスタQ12とを備
え、バイポーラトランジスタQ11とＳバイポーラトラン
ジスタQ12の接続点を出力端子OUTとしている。
ーラトランジスタQ10及びバイポーラトランジスタQ
11と、このバイポーラトランジスタQ11とトーテムポー
ル形に接続されたＳバイポーラトランジスタQ12とを備
え、バイポーラトランジスタQ11とＳバイポーラトラン
ジスタQ12の接続点を出力端子OUTとしている。
ＳバイポーラトランジスタQ10は、そのベースが抵抗R1
を介して電圧源Vccに接続され、コレクタが抵抗R2を介
して電圧源Vccに接続されており、エミッタが抵抗R3を
介して出力端子OUTに接続されている。
を介して電圧源Vccに接続され、コレクタが抵抗R2を介
して電圧源Vccに接続されており、エミッタが抵抗R3を
介して出力端子OUTに接続されている。
入出力制御部３は、ＳバイポーラトランジスタQ10,Q12
のベース間に挿入されており、入力信号にしたがってＳ
バイポーラトランジスタQ10,Q11を導通制御して、出力
部１をスイッチング動作させるものである。
のベース間に挿入されており、入力信号にしたがってＳ
バイポーラトランジスタQ10,Q11を導通制御して、出力
部１をスイッチング動作させるものである。
電流制御部５は、抵抗R1と並列に接続されており、入力
信号及びＳバイポーラトランジスタQ10のベース電位に
したがってＳバイポーラトランジスタQ10のベースと電
圧源Vcc間のインピーダンスを変化させて、Ｓバイポー
ラトランジスタQ10のベース電流を制御するものであ
る。
信号及びＳバイポーラトランジスタQ10のベース電位に
したがってＳバイポーラトランジスタQ10のベースと電
圧源Vcc間のインピーダンスを変化させて、Ｓバイポー
ラトランジスタQ10のベース電流を制御するものであ
る。
電流放出部７は、ＳバイポーラトランジスタQ12のベー
スとグランドとの間に接続されており、Ｓバイポーラト
ランジスタQ12が導通状態から非導通状態になった時に
ベース電荷を引き抜き、出力部１のスイッチング動作時
における電圧源VccからバイポーラトランジスタQ11及び
ＳバイポーラトランジスタQ12を介してグランドに流れ
る慣通電流を防止するものである。
スとグランドとの間に接続されており、Ｓバイポーラト
ランジスタQ12が導通状態から非導通状態になった時に
ベース電荷を引き抜き、出力部１のスイッチング動作時
における電圧源VccからバイポーラトランジスタQ11及び
ＳバイポーラトランジスタQ12を介してグランドに流れ
る慣通電流を防止するものである。
このような構成において、出力信号がロウレベルからハ
イレベルに立ち上がる場合に、電流制御部５は所定のイ
ンピーダンスを持ち、電圧源VccとＳバイポーラトラン
ジスタQ10のベース間のインピーダンスが抵抗R1だけの
場合に比べて多くのベース電流がＳバイポーラトランジ
スタQ10に与えられて、ＳバイポーラトランジスタQ10及
びバイポーラトランジスタQ11が導通状態となり、出力
信号がロウレベルからハイレベルに立ち上がる。
イレベルに立ち上がる場合に、電流制御部５は所定のイ
ンピーダンスを持ち、電圧源VccとＳバイポーラトラン
ジスタQ10のベース間のインピーダンスが抵抗R1だけの
場合に比べて多くのベース電流がＳバイポーラトランジ
スタQ10に与えられて、ＳバイポーラトランジスタQ10及
びバイポーラトランジスタQ11が導通状態となり、出力
信号がロウレベルからハイレベルに立ち上がる。
そして、Ｓバイポーラトランジスタのベース電位が所定
の電位になると、電流制御部５は開放状態となり、電圧
源VccとＳバイポーラトランジスタQ10のベースは抵抗R1
を介してのみ接続される。したがって、電圧源VccとＳ
バイポーラトランジスタQ10のベースとのインピーダン
スは増加するため、出力信号がハイレベル状態となり回
路が定常状態になった際のＳバイポーラトランジスタQ
10のベース電流は、ＳバイポーラトランジスタQ10のベ
ースが電流制御部５を介して電圧源Vccに接続された場
合に比べて減少することになる。
の電位になると、電流制御部５は開放状態となり、電圧
源VccとＳバイポーラトランジスタQ10のベースは抵抗R1
を介してのみ接続される。したがって、電圧源VccとＳ
バイポーラトランジスタQ10のベースとのインピーダン
スは増加するため、出力信号がハイレベル状態となり回
路が定常状態になった際のＳバイポーラトランジスタQ
10のベース電流は、ＳバイポーラトランジスタQ10のベ
ースが電流制御部５を介して電圧源Vccに接続された場
合に比べて減少することになる。
したがって、出力信号がロウレベルからハイレベルに立
ち上がる場合に、電流制御部５と抵抗R1と合成インピー
ダンスを適宜設定することにより、抵抗R1だけが電圧源
VccとＳバイポーラトランジスタQ10のベースに接続され
た場合に比べて、出力信号の立ち上がり速度を速めると
ともに消費電流を低減することが可能となる。
ち上がる場合に、電流制御部５と抵抗R1と合成インピー
ダンスを適宜設定することにより、抵抗R1だけが電圧源
VccとＳバイポーラトランジスタQ10のベースに接続され
た場合に比べて、出力信号の立ち上がり速度を速めると
ともに消費電流を低減することが可能となる。
第２図は第１図に示した論理回路の具体的な回路構成を
示す図であり、この第２図に示す論理回路は、第１図に
示した論理回路において、出力制御部３を、Ｎチャンネ
ルMOS型トランジスタ（以下「NMOS」と呼ぶ）N1で構成
し、電流制御部５をＰチャンネルMOS型トランジスタ
（以下「PMOS」と呼ぶ）P1,P2で構成し、電荷放出部をN
MOSN2で構成し、出力部１は同様な構成として、インバ
ータ回路を構成したものである。
示す図であり、この第２図に示す論理回路は、第１図に
示した論理回路において、出力制御部３を、Ｎチャンネ
ルMOS型トランジスタ（以下「NMOS」と呼ぶ）N1で構成
し、電流制御部５をＰチャンネルMOS型トランジスタ
（以下「PMOS」と呼ぶ）P1,P2で構成し、電荷放出部をN
MOSN2で構成し、出力部１は同様な構成として、インバ
ータ回路を構成したものである。
第２図において、NMOSN1はＳバイポーラトランジスタQ
10,Q12の各々のベース間に接続され、ゲートが入力信号
が与えられる入力端子Ａに接続されている。NMOSN2はＳ
バイポーラトランジスタQ12のベースとグランドとの間
に接続され、ゲートがインバータ９を介して入力端子Ａ
に接続されている。PMOSP1,P2は直列に接続されて電圧
源VccとＳバイポーラトランジスタQ10のベース間に挿入
され、PMOSP1のゲートがＳバイポーラトランジスタQ10
のベースに接続され、PMOSP2のゲートが入力端子Ａに接
続されている。
10,Q12の各々のベース間に接続され、ゲートが入力信号
が与えられる入力端子Ａに接続されている。NMOSN2はＳ
バイポーラトランジスタQ12のベースとグランドとの間
に接続され、ゲートがインバータ９を介して入力端子Ａ
に接続されている。PMOSP1,P2は直列に接続されて電圧
源VccとＳバイポーラトランジスタQ10のベース間に挿入
され、PMOSP1のゲートがＳバイポーラトランジスタQ10
のベースに接続され、PMOSP2のゲートが入力端子Ａに接
続されている。
このような構成において、入力信号がハイレベル状態に
あると、PMOSP2及びNMOSN2が非導通状態、NMOSN1が導通
状態となり、電圧源Vccから抵抗R1及びNMOSN1を介して
ＳバイポーラトランジスタQ12にベース電流が供給され
る。これにより、ＳバイポーラトランジスタQ12は導通
状態となり、さらに、ＳバイポーラトランジスタQ10の
ベース電位及びPMOSP1のゲート電位がロウレベルになる
ことによりＳバイポーラトランジスタQ10は非導通状
態、PMOSP1は導通状態となり、出力信号はロウレベル状
態となる。
あると、PMOSP2及びNMOSN2が非導通状態、NMOSN1が導通
状態となり、電圧源Vccから抵抗R1及びNMOSN1を介して
ＳバイポーラトランジスタQ12にベース電流が供給され
る。これにより、ＳバイポーラトランジスタQ12は導通
状態となり、さらに、ＳバイポーラトランジスタQ10の
ベース電位及びPMOSP1のゲート電位がロウレベルになる
ことによりＳバイポーラトランジスタQ10は非導通状
態、PMOSP1は導通状態となり、出力信号はロウレベル状
態となる。
このような状態にあって、入力信号がハイレベル状態か
らロウレベル状態に立ち下がると、PMOSP2が導通状態、
NMOSN1が非導通状態となり、PMOSP1,P2が同時に導通状
態となる。これにより、電圧源VccとＳバイポーラトラ
ンジスタQ10のベース間にはPMOSP1,P2のNO抵抗と抵抗R1
とが並列に接続されることになり、抵抗R1だけの場合に
比べて抵抗値が小さくなる。
らロウレベル状態に立ち下がると、PMOSP2が導通状態、
NMOSN1が非導通状態となり、PMOSP1,P2が同時に導通状
態となる。これにより、電圧源VccとＳバイポーラトラ
ンジスタQ10のベース間にはPMOSP1,P2のNO抵抗と抵抗R1
とが並列に接続されることになり、抵抗R1だけの場合に
比べて抵抗値が小さくなる。
したがって、ＳバイポーラトランジスタQ10のベースに
は、抵抗R1だけの場合に比べて多くの電流が供給され
て、ＳバイポーラトランジスタQ10のスイッチング動作
が高速に行われ、出力信号のロウレベル状態からハイレ
ベル状態への立ち上がりを高速に行うことができる。
は、抵抗R1だけの場合に比べて多くの電流が供給され
て、ＳバイポーラトランジスタQ10のスイッチング動作
が高速に行われ、出力信号のロウレベル状態からハイレ
ベル状態への立ち上がりを高速に行うことができる。
そして、ＳバイポーラトランジスタQ10のベース電位及
び出力信号がハイレベル状態となり回路が定常状態にな
ると、PMOSP1は非導通状態となり、抵抗R1を介してのみ
ＳバイポーラトランジスタQ10のベースに電流が供給さ
れる。このため、ＳバイポーラトランジスタQ10のベー
スと電圧源Vccとの抵抗が小さい場合に比べて、動作電
流は減少することになる。したがって、第３図のシミュ
レーション結果に示すように、従来と同等の動作速度に
対して、動作電流は低周波領域において従来の半分程度
とすることができる。
び出力信号がハイレベル状態となり回路が定常状態にな
ると、PMOSP1は非導通状態となり、抵抗R1を介してのみ
ＳバイポーラトランジスタQ10のベースに電流が供給さ
れる。このため、ＳバイポーラトランジスタQ10のベー
スと電圧源Vccとの抵抗が小さい場合に比べて、動作電
流は減少することになる。したがって、第３図のシミュ
レーション結果に示すように、従来と同等の動作速度に
対して、動作電流は低周波領域において従来の半分程度
とすることができる。
第４図は第１図に示した論理回路の他の具体的な回路構
成を示す図である。この第３図に示す論理回路は、第２
図に示した論理回路において、PMOSP2のドレインとNMOS
N1のドレイン間にショットキーバリヤ型のダイオードD5
を挿入したものであり、他の構成は第２図に示した論理
回路と同様である。
成を示す図である。この第３図に示す論理回路は、第２
図に示した論理回路において、PMOSP2のドレインとNMOS
N1のドレイン間にショットキーバリヤ型のダイオードD5
を挿入したものであり、他の構成は第２図に示した論理
回路と同様である。
このダイオードD5は、第２図に示した論理回路におい
て、PMOSP1が非導通状態になった時に、電圧源Vccから
抵抗R1及びPMOSP2を介してPMOSP1とPMOSP2との接続点に
形成される寄生容量への充電電流を防止するものであ
る。これにより、ＳバイポーラトランジスタQ10のベー
ス電位の上昇時間の遅延を防止することができる。
て、PMOSP1が非導通状態になった時に、電圧源Vccから
抵抗R1及びPMOSP2を介してPMOSP1とPMOSP2との接続点に
形成される寄生容量への充電電流を防止するものであ
る。これにより、ＳバイポーラトランジスタQ10のベー
ス電位の上昇時間の遅延を防止することができる。
なお、第２図に示すようなインバータ回路にあっては、
PMOSP1とPMOSP2との１つの接続点の寄生容量のみである
ため、寄生容量への充電電流の影響はさほど問題となら
ないが、多入力の論理回路にあっては、PMOSP1に接続さ
れるトランジスタが増加して寄生容量が大きくなるた
め、ダイオードD5を挿入した効果は顕著になる。
PMOSP1とPMOSP2との１つの接続点の寄生容量のみである
ため、寄生容量への充電電流の影響はさほど問題となら
ないが、多入力の論理回路にあっては、PMOSP1に接続さ
れるトランジスタが増加して寄生容量が大きくなるた
め、ダイオードD5を挿入した効果は顕著になる。
第５図は第１図に示した論理回路の他の具体的な回路構
成を示す図である。この論理回路は第１図に示した論理
回路において、出力制御部３をゲートが入力端子Ａに接
続されたNMOSN3とゲートが入力端子Ｂに接続されたNMOS
N4とを各々のＳバイポーラトランジスタQ10,Q12のベー
ス間に並列に接続して構成し、電流制御部５をPMOSP1と
ゲートが各々対応する入力端子A,Bに接続されたPMOSP3,
P4とダイオードD5を抵抗R1と並列に接続して構成し、電
荷放出部７を抵抗R4で構成して、２入力NOR（否定論理
和）回路を構成したものである。なお、出力部１は第１
図に示したものと同様である。
成を示す図である。この論理回路は第１図に示した論理
回路において、出力制御部３をゲートが入力端子Ａに接
続されたNMOSN3とゲートが入力端子Ｂに接続されたNMOS
N4とを各々のＳバイポーラトランジスタQ10,Q12のベー
ス間に並列に接続して構成し、電流制御部５をPMOSP1と
ゲートが各々対応する入力端子A,Bに接続されたPMOSP3,
P4とダイオードD5を抵抗R1と並列に接続して構成し、電
荷放出部７を抵抗R4で構成して、２入力NOR（否定論理
和）回路を構成したものである。なお、出力部１は第１
図に示したものと同様である。
このような構成においても、前記実施例と同様にＳバイ
ポーラトランジスタQ10のベースと電圧源Vccとのインピ
ーダンスが入力信号に応じて変化するので、２入力NOR
回路にあっても前記実施例と同様な効果を得ることがで
きる。また、出力制御部３及び電流制御部５を適宜変更
することにより、第１図に示した論理回路をNAND回路と
して機能させることもできる。
ポーラトランジスタQ10のベースと電圧源Vccとのインピ
ーダンスが入力信号に応じて変化するので、２入力NOR
回路にあっても前記実施例と同様な効果を得ることがで
きる。また、出力制御部３及び電流制御部５を適宜変更
することにより、第１図に示した論理回路をNAND回路と
して機能させることもできる。
なお、第２図，第４図，第５図にそれぞれ示した論理回
路において、出力制御部３をMOS型のトランジスタで構
成したが、これに限定されることなく、例えば、バイポ
ーラトランジスタであってもよい。また、電荷放出部７
もMOS型のトランジスタあるいは抵抗に限ることはな
く、他の構成であってもかまわないことは勿論である。
路において、出力制御部３をMOS型のトランジスタで構
成したが、これに限定されることなく、例えば、バイポ
ーラトランジスタであってもよい。また、電荷放出部７
もMOS型のトランジスタあるいは抵抗に限ることはな
く、他の構成であってもかまわないことは勿論である。
［発明の効果］ 以上説明したように、この発明によれば、出力の立ち上
がり時には定常状態時よりも多くのベース電流が出力ト
ランジスタに供給され、定常状態時には出力の立ち上が
り時よりも少ないベース電流が供給されるように、出力
トランジスタのベース電流路のインピーダンスを可変制
御するようにしたので、高速動作ならびに低消費電力を
ともに達成することができる。
がり時には定常状態時よりも多くのベース電流が出力ト
ランジスタに供給され、定常状態時には出力の立ち上が
り時よりも少ないベース電流が供給されるように、出力
トランジスタのベース電流路のインピーダンスを可変制
御するようにしたので、高速動作ならびに低消費電力を
ともに達成することができる。
第１図はこの発明の一実施例に係る論理回路の構成を示
す図、第２図は第１図に示す論理回路の具体的な回路構
成を示す図、第３図は第２図に示す論理回路の特性説明
図、第４図乃至第５図は第１図に示す論理回路の他の具
体的な回路構成を示す図、第６図は従来の論理回路の構
成を示す図、第７図は第６図に示す論理回路の動作説明
図である。 １……出力部、３……出力制御部 ５……電流制御部、７……電荷放出部 R1……抵抗
す図、第２図は第１図に示す論理回路の具体的な回路構
成を示す図、第３図は第２図に示す論理回路の特性説明
図、第４図乃至第５図は第１図に示す論理回路の他の具
体的な回路構成を示す図、第６図は従来の論理回路の構
成を示す図、第７図は第６図に示す論理回路の動作説明
図である。 １……出力部、３……出力制御部 ５……電流制御部、７……電荷放出部 R1……抵抗
Claims (1)
- 【請求項１】ベース端子が抵抗を介して電源に接続され
た第１のバイポーラトランジスタにダーリントン接続さ
れた第２のバイポーラトランジスタと、ベース端子がベ
ース電荷放出回路に接続された第３のバイポーラトラン
ジスタとをトーテムポール形に接続し、接続点を出力端
子とする出力部と、 前記抵抗と並列に接続され、前記第１のバイポーラトラ
ンジスタのベース電位及び入力電位にしたがって電源と
前記第１のバイポーラトランジスタのベース端子間のイ
ンピーダンスを、出力の立ち上がり時には低下させて前
記第１のバイポーラトランジスタのベース電流を増加さ
せ、出力がハイレベルの定常状態時には前記インピーダ
ンスを増加させて前記第１のバイポーラトランジスタの
ベース電流を減少させる電流制御部と、 入力信号及び前記電流制御部によるインピーダンス制御
にしたがって前記第１及び第３のバイポーラトランジス
タのベース電流を制御することによって前記出力部のス
イッチング動作を制御する出力制御部と を有することを特徴とする論理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62194527A JPH0666681B2 (ja) | 1987-08-05 | 1987-08-05 | 論理回路 |
| US07/225,495 US4841172A (en) | 1987-08-05 | 1988-07-28 | Bipolar-MOS logic circuit with high speed operation |
| EP88307022A EP0302671B1 (en) | 1987-08-05 | 1988-07-29 | Logic circuit |
| DE88307022T DE3884713T2 (de) | 1987-08-05 | 1988-07-29 | Logische Schaltung. |
| KR1019880009991A KR910005588B1 (ko) | 1987-08-05 | 1988-08-05 | 논리회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62194527A JPH0666681B2 (ja) | 1987-08-05 | 1987-08-05 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6439821A JPS6439821A (en) | 1989-02-10 |
| JPH0666681B2 true JPH0666681B2 (ja) | 1994-08-24 |
Family
ID=16326016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62194527A Expired - Lifetime JPH0666681B2 (ja) | 1987-08-05 | 1987-08-05 | 論理回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4841172A (ja) |
| EP (1) | EP0302671B1 (ja) |
| JP (1) | JPH0666681B2 (ja) |
| KR (1) | KR910005588B1 (ja) |
| DE (1) | DE3884713T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2619415B2 (ja) * | 1987-09-24 | 1997-06-11 | 株式会社日立製作所 | 半導体論理回路 |
| NL8800234A (nl) * | 1988-02-01 | 1989-09-01 | Philips Nv | Geintegreerde schakeling met logische circuits en ten minste een push-pull-trap. |
| US4897564A (en) * | 1988-12-27 | 1990-01-30 | International Business Machines Corp. | BICMOS driver circuit for high density CMOS logic circuits |
| JPH0736507B2 (ja) * | 1989-02-02 | 1995-04-19 | 株式会社東芝 | 半導体論理回路 |
| US5343092A (en) * | 1992-04-27 | 1994-08-30 | International Business Machines Corporation | Self-biased feedback-controlled active pull-down signal switching |
| US6294959B1 (en) | 1999-11-12 | 2001-09-25 | Macmillan Bruce E. | Circuit that operates in a manner substantially complementary to an amplifying device included therein and apparatus incorporating same |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53116768A (en) * | 1977-03-22 | 1978-10-12 | Nec Corp | Logical operation circuit |
| US4430585A (en) * | 1981-12-30 | 1984-02-07 | Bell Telephone Laboratories, Incorporated | Tristate transistor logic circuit with reduced power dissipation |
| JPS6066519A (ja) * | 1983-09-22 | 1985-04-16 | Nec Corp | 半導体論理回路 |
| US4623803A (en) * | 1983-11-08 | 1986-11-18 | Advanced Micro Devices, Inc. | Logic level translator circuit for integrated circuit semiconductor devices having transistor-transistor logic output circuitry |
| FR2561472B1 (fr) * | 1984-03-19 | 1991-05-10 | Cit Alcatel | Translateur de niveaux logiques |
| JPS6184112A (ja) * | 1984-10-02 | 1986-04-28 | Fujitsu Ltd | 論理ゲ−ト回路 |
| US4737665A (en) * | 1985-01-15 | 1988-04-12 | Texas Instruments Incorporated | Adjustable speed up circuit for TTL-type gates |
| EP0191165B1 (en) * | 1985-01-15 | 1990-10-24 | Texas Instruments Incorporated | Adjustable speed up circuit for ttl-type gates |
| US4746817A (en) * | 1987-03-16 | 1988-05-24 | International Business Machines Corporation | BIFET logic circuit |
-
1987
- 1987-08-05 JP JP62194527A patent/JPH0666681B2/ja not_active Expired - Lifetime
-
1988
- 1988-07-28 US US07/225,495 patent/US4841172A/en not_active Expired - Lifetime
- 1988-07-29 DE DE88307022T patent/DE3884713T2/de not_active Expired - Lifetime
- 1988-07-29 EP EP88307022A patent/EP0302671B1/en not_active Expired - Lifetime
- 1988-08-05 KR KR1019880009991A patent/KR910005588B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE3884713T2 (de) | 1994-03-10 |
| JPS6439821A (en) | 1989-02-10 |
| KR910005588B1 (ko) | 1991-07-31 |
| DE3884713D1 (de) | 1993-11-11 |
| KR890004498A (ko) | 1989-04-22 |
| EP0302671B1 (en) | 1993-10-06 |
| EP0302671A3 (en) | 1990-02-07 |
| EP0302671A2 (en) | 1989-02-08 |
| US4841172A (en) | 1989-06-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |