JP2634686B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2634686B2 JP2634686B2 JP20068490A JP20068490A JP2634686B2 JP 2634686 B2 JP2634686 B2 JP 2634686B2 JP 20068490 A JP20068490 A JP 20068490A JP 20068490 A JP20068490 A JP 20068490A JP 2634686 B2 JP2634686 B2 JP 2634686B2
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Description
この発明は、半導体記憶装置に関し、より詳しくは、
ｐチャネルトランジスタとｎチャネルトランジスタとを
直列接続した出力バッファを有する半導体記憶装置に関
する。
ｐチャネルトランジスタとｎチャネルトランジスタとを
直列接続した出力バッファを有する半導体記憶装置に関
する。
半導体記憶装置の出力バッファとしては、電源とグラ
ンドとの間にｐチャネルトランジスタとｎチャネルトラ
ンジスタとを直列に接続し、このｐチャネルトランジス
タとｎチャネルトランジスタとの接続点（出力ノード）
から出力信号を出力するようにしたものが多く用いられ
ている。このような出力バッファは動作時に大きなノイ
ズを発生し、特に出力ノードが高（Ｈ）レベルから低
（Ｌ）レベルに変化するときにそのノイズがグランドを
介して回り込んで入力端子側の入力バッファの誤動作を
引き起こすことがある。入力バッファがTTLレベル入力
の場合は、VIH＝2.5V VIL＝0.45Vであり、VIH側にノイ
ズマージンがないからである。ノイズを小さくするため
には出力バッファのサイズを小さくすればよいが、サイ
ズを小さくするとアクセスタイムやドライブ能力などに
支障が出るので限界がある。そこで、従来の半導体記憶
装置は、出力バッファのノイズを小さくするために、第
３図に示すように、出力バッファ200を構成するｐチャ
ネルトランジスタPtとｎチャネルトランジスタNtのゲー
ト間にｎチャルトランジスタT1,T2を直列に接続し、さ
らにこのｎチャネルトランジスタT1,T2の接続点Jtを出
力ノードJnに接続している。そして、この半導体記憶装
置は、第４図に示すように、出力バッファ200を動作さ
せる前に信号EQによってトランジスタT1およびT2をアク
ティブにして、ｐチャネルトランジスタPtとｎチャネル
トランジスタNtのゲートをショートする。これによりト
ランジスタPtおよびNtを同時にオンして出力ノードJnを
中間電位MID（＝VCC/2）にイコライズする。ここで、系
のインダクタンスをL,出力バッファ200がアクティブに
なった瞬間の電流を（di/dt）とすると、ノイズＶは一
般にＶ＝Ｌ（di/dt）と表わされる。出力ノードの電位
がＨレベルからＬレベルに変化する場合、イコライズを
行わないとき、ｉ＝（VCC−GND）/Rの瞬間電流が流れ、
イコライズを行なったときはｉ＝（MID−GND）/Rの瞬間
電流が流れる（ただし、ＲはトランジスタNtのオン抵抗
を表し、VCC,GNDはそれぞれ電源電位，接地電位を表わ
している）。したがって、出力バッファ200を動作させ
る前にイコライズを行うことによって、瞬間電流（di/d
t）を小さくでき、イコライズを行わない場合に比べて
ノイズＶを小さくすることができる。なお、101,102
は、メモリセルの読み出しデータを表わすセンス信号に
基づいてこれらのｐチャネルトランジスタPt,nチャネル
トランジスタNtを制御するゲート回路である。
ンドとの間にｐチャネルトランジスタとｎチャネルトラ
ンジスタとを直列に接続し、このｐチャネルトランジス
タとｎチャネルトランジスタとの接続点（出力ノード）
から出力信号を出力するようにしたものが多く用いられ
ている。このような出力バッファは動作時に大きなノイ
ズを発生し、特に出力ノードが高（Ｈ）レベルから低
（Ｌ）レベルに変化するときにそのノイズがグランドを
介して回り込んで入力端子側の入力バッファの誤動作を
引き起こすことがある。入力バッファがTTLレベル入力
の場合は、VIH＝2.5V VIL＝0.45Vであり、VIH側にノイ
ズマージンがないからである。ノイズを小さくするため
には出力バッファのサイズを小さくすればよいが、サイ
ズを小さくするとアクセスタイムやドライブ能力などに
支障が出るので限界がある。そこで、従来の半導体記憶
装置は、出力バッファのノイズを小さくするために、第
３図に示すように、出力バッファ200を構成するｐチャ
ネルトランジスタPtとｎチャネルトランジスタNtのゲー
ト間にｎチャルトランジスタT1,T2を直列に接続し、さ
らにこのｎチャネルトランジスタT1,T2の接続点Jtを出
力ノードJnに接続している。そして、この半導体記憶装
置は、第４図に示すように、出力バッファ200を動作さ
せる前に信号EQによってトランジスタT1およびT2をアク
ティブにして、ｐチャネルトランジスタPtとｎチャネル
トランジスタNtのゲートをショートする。これによりト
ランジスタPtおよびNtを同時にオンして出力ノードJnを
中間電位MID（＝VCC/2）にイコライズする。ここで、系
のインダクタンスをL,出力バッファ200がアクティブに
なった瞬間の電流を（di/dt）とすると、ノイズＶは一
般にＶ＝Ｌ（di/dt）と表わされる。出力ノードの電位
がＨレベルからＬレベルに変化する場合、イコライズを
行わないとき、ｉ＝（VCC−GND）/Rの瞬間電流が流れ、
イコライズを行なったときはｉ＝（MID−GND）/Rの瞬間
電流が流れる（ただし、ＲはトランジスタNtのオン抵抗
を表し、VCC,GNDはそれぞれ電源電位，接地電位を表わ
している）。したがって、出力バッファ200を動作させ
る前にイコライズを行うことによって、瞬間電流（di/d
t）を小さくでき、イコライズを行わない場合に比べて
ノイズＶを小さくすることができる。なお、101,102
は、メモリセルの読み出しデータを表わすセンス信号に
基づいてこれらのｐチャネルトランジスタPt,nチャネル
トランジスタNtを制御するゲート回路である。
しかしながら、上記従来の半導体記憶装置は、出力バ
ッファ200のノイズを小さくするために、ｐチャネルト
ランジスタPtおよびNtチャネルトランジスタを同時にオ
ンさせているので、電源からグランドへ大きな貫通電流
が生じて消費電流が増大するという問題がある。 そこで、この発明の目的は、消費電流を増大させるこ
となく出力バッファのノイズを低減できる半導体記憶装
置を提供することにある。
ッファ200のノイズを小さくするために、ｐチャネルト
ランジスタPtおよびNtチャネルトランジスタを同時にオ
ンさせているので、電源からグランドへ大きな貫通電流
が生じて消費電流が増大するという問題がある。 そこで、この発明の目的は、消費電流を増大させるこ
となく出力バッファのノイズを低減できる半導体記憶装
置を提供することにある。
上記目的を達成するために、この発明は、入力端子を
通してアドレス入力信号を取り込んで、このアドレス入
力信号が遷移したタイミングに基づいて入力回路によっ
てクロック信号を作成すると共に、センス増幅器によっ
てメモリセルの読み出しデータを表わすセンス信号を発
生させて、出力バッファとして電源とグランドとの間に
順に直列に接続した相補の第１および第２のトランジス
タを上記クロック信号およびセンス信号に基づいてオン
オフ制御して、上記第１のトランジスタと第２のトラン
ジスタとの接続点から出力端子に上記読み出しデータを
表わす出力信号を出力する半導体記憶装置において、上
記第２のトランジスタと同じ型であって、上記第２のト
ランジスタよりもコンダクタンスが小さい第３のトラン
ジスタを上記第1,第２のトランジスタの接続点とグラン
ドとの間に接続し、上記入力回路は、アドレス入力信号
の遷移に伴って上記センスアンプ出力信号がレベル変化
する前に上記クロック信号をレベル変化させ、上記セン
ス信号がレベル変化した後に上記クロック信号をレベル
回復させるように構成されており、上記センス増幅器か
らのセンス信号と上記入力回路からのクロック信号とを
受けて、上記アドレス入力信号の遷移に伴って上記セン
ス信号がレベル変化する場合に、上記クロック信号のレ
ベル変化タイミングでレベル変化前のセンス信号に基づ
いて上記第１のトランジスタをオフすると共に第３のト
ランジスタをオンし、続いてセンス信号がレベル変化し
た後、上記クロック信号のレベル回復タイミングで、レ
ベル変化後のセンス信号に基づいて上記第１のトランジ
スタをオフ状態としたまま第２のトランジスタをオンす
る出力制御回路を備えたことを特徴としている。
通してアドレス入力信号を取り込んで、このアドレス入
力信号が遷移したタイミングに基づいて入力回路によっ
てクロック信号を作成すると共に、センス増幅器によっ
てメモリセルの読み出しデータを表わすセンス信号を発
生させて、出力バッファとして電源とグランドとの間に
順に直列に接続した相補の第１および第２のトランジス
タを上記クロック信号およびセンス信号に基づいてオン
オフ制御して、上記第１のトランジスタと第２のトラン
ジスタとの接続点から出力端子に上記読み出しデータを
表わす出力信号を出力する半導体記憶装置において、上
記第２のトランジスタと同じ型であって、上記第２のト
ランジスタよりもコンダクタンスが小さい第３のトラン
ジスタを上記第1,第２のトランジスタの接続点とグラン
ドとの間に接続し、上記入力回路は、アドレス入力信号
の遷移に伴って上記センスアンプ出力信号がレベル変化
する前に上記クロック信号をレベル変化させ、上記セン
ス信号がレベル変化した後に上記クロック信号をレベル
回復させるように構成されており、上記センス増幅器か
らのセンス信号と上記入力回路からのクロック信号とを
受けて、上記アドレス入力信号の遷移に伴って上記セン
ス信号がレベル変化する場合に、上記クロック信号のレ
ベル変化タイミングでレベル変化前のセンス信号に基づ
いて上記第１のトランジスタをオフすると共に第３のト
ランジスタをオンし、続いてセンス信号がレベル変化し
た後、上記クロック信号のレベル回復タイミングで、レ
ベル変化後のセンス信号に基づいて上記第１のトランジ
スタをオフ状態としたまま第２のトランジスタをオンす
る出力制御回路を備えたことを特徴としている。
アドレス入力信号の遷移に伴って、出力端子に出力す
る出力信号が高レベルから低レベルへ変化する場合、こ
の半導体記憶装置は次のように動作する。 まず、上記アドレス入力信号が遷移したタイミングに
基づいて入力回路がクロック信号を作成する。また、セ
ンス増幅器はメモリセルのセンス増幅を開始する。上記
クロック信号は、センス増幅器が発生させるセンス信号
が上記アドレス入力信号の遷移に伴ってレベル変化（こ
の場合、高レベルから低レベルへの変化）する前にレベ
ル変化する。このクロック信号のレベル変化タイミング
で、出力制御回路によって、高レベルのセンス信号に基
づいて、出力バッファの第１（電源側）のトランジスタ
がオフされ、同時にグランド側のコンダクタンスが小さ
い方の第３のトランジスタがオンされる。この時、この
第３のトランジスタを流れる瞬間電流はコンダクタンス
が小さいことにより制限される。したがって、出力ノー
ドの電位は高レベルから緩やかに低下する。そして、上
記センス信号が高レベルから低レベルへ変化した後、上
記クロック信号のレベル回復タイミングで、出力制御回
路によって、低レベルのセンス信号に基づいてコンダク
タンスが大きい方の第２のトランジスタがさらにオンさ
れる。この時、すでに出力ノードの電位は中間レベルま
で低下しているので、この第２のトランジスタを流れる
瞬間電流は従来に比して小さいものとなる。 このように、コンダクタンスが小さい方の第３のトラ
ンジスタを先にオンし、コンダクタンスが大きい方の第
２のトランジスタを後のオンすることによって、出力バ
ッファを流れる瞬間電流の大きさは従来に比して小さく
なる。したがって、従来に比して出力バッファのノイズ
が低減される。しかも、第１のトランジスタをオフした
状態で、順次各第3,第２のトランジスタをオンさせるの
で、電源からグランドへ貫通電流が生じるようなことが
ない。したがって、消費電流が増大するようなことがな
い。
る出力信号が高レベルから低レベルへ変化する場合、こ
の半導体記憶装置は次のように動作する。 まず、上記アドレス入力信号が遷移したタイミングに
基づいて入力回路がクロック信号を作成する。また、セ
ンス増幅器はメモリセルのセンス増幅を開始する。上記
クロック信号は、センス増幅器が発生させるセンス信号
が上記アドレス入力信号の遷移に伴ってレベル変化（こ
の場合、高レベルから低レベルへの変化）する前にレベ
ル変化する。このクロック信号のレベル変化タイミング
で、出力制御回路によって、高レベルのセンス信号に基
づいて、出力バッファの第１（電源側）のトランジスタ
がオフされ、同時にグランド側のコンダクタンスが小さ
い方の第３のトランジスタがオンされる。この時、この
第３のトランジスタを流れる瞬間電流はコンダクタンス
が小さいことにより制限される。したがって、出力ノー
ドの電位は高レベルから緩やかに低下する。そして、上
記センス信号が高レベルから低レベルへ変化した後、上
記クロック信号のレベル回復タイミングで、出力制御回
路によって、低レベルのセンス信号に基づいてコンダク
タンスが大きい方の第２のトランジスタがさらにオンさ
れる。この時、すでに出力ノードの電位は中間レベルま
で低下しているので、この第２のトランジスタを流れる
瞬間電流は従来に比して小さいものとなる。 このように、コンダクタンスが小さい方の第３のトラ
ンジスタを先にオンし、コンダクタンスが大きい方の第
２のトランジスタを後のオンすることによって、出力バ
ッファを流れる瞬間電流の大きさは従来に比して小さく
なる。したがって、従来に比して出力バッファのノイズ
が低減される。しかも、第１のトランジスタをオフした
状態で、順次各第3,第２のトランジスタをオンさせるの
で、電源からグランドへ貫通電流が生じるようなことが
ない。したがって、消費電流が増大するようなことがな
い。
以下、この発明の半導体記憶装置を図示の実施例によ
り詳細に説明する。 第１図に示すように、この半導体記憶装置は、入力回
路１と、ロウデコーダ２と、EPROM（イレイザブル・プ
ログラマブル・リード・オンリ・メモリ）セルアレイ３
と、コラムデコーダ４と、センスアンプSAφ，…,SA7か
らなるセンスアンプ列５と、出力バッファ６を備えてい
る。また、出力制御回路７と、遅延回路30を備えてい
る。 上記入力回路１は、それぞれ入力端子A0,…,Anにつな
がる同一構成のバッファ及びクロック回路１φ，…,1n
と、チップイネーブル端子▲▼につながるバッファ
回路1ceと、出力イネーブル端子▲▼につながるNOR
（否定論理和）回路40と、NOR回路20とからなってい
る。バッファ回路１φ，…,1nは、それぞれNOR回路101
と、インバータ回路102,103および104と、NAND（否定論
理積）回路105,106および107とからなっている。バッフ
ァ回路１φ，…,1nは、それぞれアドレス入力信号A0,
…,Anを受け、また、いずれにしてもチップイネーブル
信号▲▼を受ける。そして、チップイネーブル信号
が▲▼がＬレベルの場合に、それぞれアドレス入力
信号Ａφ，…,Anをロウデコーダ２またはコラムデコー
ダ３へ出力する一方、アドレス入力信号A0がレベル変化
したときにそれぞれ一時的にＨレベルをとるパルス信号
ATDaφ，…,ATDanをNOR回路20へ出力する。 バッファ回路1ceは、NR回路101に代えてインバータを
有するほかは上記バッファ回路１φ，…,1nと同様の構
成となっている。このバッファ回路1ceはチップイネー
ブル信号▲▼を受ける。そして、このチップイネー
ブル信号▲▼を各バッファ回路１φ，…,1n,インバ
ータ21およびNOR回路40へ出力する一方、チップイネー
ブル信号▲▼がレベル変化したときに一時的にＨレ
ベルをとるパルス信号ATDceをNOR回路20へ出力する。NO
R回路20は、上記パルス信号ATDaφ，…,ATDanおよびATD
ceを受けて、これらの否定論理和をとったクロック信号
ATDclkを作成する。 遅延回路30は、直列接続したインバータ301,…からな
り、上記クロック信号ATDclkを受けて、このクロック信
号ATDclkを遅延させてクロック信号ATDclk′を作成す
る。クロック信号ATDclk′は、アドレス入力信号の遷移
に伴って後述するセンス信号（メモリセルの読み出しデ
ータを表わす）DATφ，…,DATnがレベル変化する前にＬ
レベルからＨレベルへ立ち上がり、かつ上記センス信号
がレベル変化した後にＨレベルからＬレベルへ立ち下が
るように設定される。なお、インバータ21,NOR回路40,N
AND回路22およびインバータ23によって、信号（OE・C
E）を作成し、さらにインバータ24によって（▲▼
＋▲▼）を作成している。以下の説明では、信号O
E,CEはいずれも常にＨレベルであるものとする。したが
って、第２図に示すように、信号（OE・CE）は常にＨレ
ベル，信号（▲▼＋▲▼）は常にＬレベルとな
っている。 第１図に示すロウデコーダ2,コラムデコーダ３は、入
力回路１からのアドレス入力信号Ａφ，…,Anに基づい
てEPROMセルアレイ３のワード線WL0,…，ビット線BL
φ，…を選択する。センスアンプ列５の各センスアンプ
SAφ，…,SA7は、選択したメモリセルの読み出しデータ
を表わすセンス信号DATφ，…,DAT7をそれぞれ出力す
る。このセンス信号DATφ，…,DAT7は、アドレス入力信
号が遷移したタイミングから時間taだけ経過した時にレ
ベル変化を起こすものとする。 出力制御回路７は、センスアンプSAφ，…,SA7ごとに
（すなわち出力端子D0,…,D7ごとに）設けたNAND回路2
6,NOR回路27,インバータ28およびNOR回路29からなって
いる。図に示すNAND回路26は、センス信号DATφと、信
号（OE・CE）と、クロック信号ATDclk′を反転させた信
号とを受けて、これらの否定論理積をとった信号▲
▼を作成する。NOR回路27は、センス信号DATφと、信号
（▲▼＋▲▼）と、クロック信号ATDclk′とを
受けて、これらの否定論理和をとった信号ONを作成す
る。NOR回路29は、上記信号▲▼をインバータ28に
よって反転させた信号OPと、クロック信号ATDclk′とを
受けて、これらの否定論理和をとった信号EQNを作成す
る。なお、出力制御回路７のうち他のセンスアンプSA1,
…,SA7につながる部分も同様の構成および機能となって
いる。 出力バッファ６は、出力端子D0,…,D7ごとに設けたｐ
チャネルトランジスタPt,nチャネルトランジスタNtおよ
びｎチャネルトランジスタNNtからなっている。なお、
第１図中には、出力端子D0につながる部分のみを示して
いる。従来と同様に、電源（電位VCC）とグランドとの
間にｐチャネルトランジスタPtとｎチャネルトランジス
タNtとを直列に接続し、これらのトランジスタPt,Ntの
接続点（出力ノード）OUTφ，…,OUT7をそれぞれ出力端
子D0,…,D7に接続している。そして、上記ｎチャネルト
ランジスタNtよりもコンダクタンスが小さいｎチャネル
トランジスタNNtを上記各出力ノードOUTφ，…,OUT7と
グランドとの間に接続している。これらのトランジスタ
Pt,Nt,NNtは、それぞれNAND（否定論理積）回路26,NOR
（否定論理和回路）27,NOR回路29が出力する信号▲
▼,ON,EQNによってオンオフ制御されるようになってい
る。 アドレス入力信号A0,…,Anの遷移に伴って、出力端子
D0,…,D7に出力する出力信号OUT0,…,OUT7がＨレベルか
らＬレベルへ変化する場合、この半導体記憶装置は第２
図に示す動作タイミングに従って次のように動作する。
なお、出力制御回路7,出力バッファ６については、セン
スアンプSA0,出力端子D0につながる部分の動作について
説明するものとする。 まず、入力回路１が、上記アドレス入力信号A0,…,An
が遷移したタイミング（これを時刻t0＝０とする）に基
づいてクロック信号ATDclkを作成する。続いて遅延回路
30がクロック信号ATDclk′を作成する。また、センプア
ンプSAφ，…,SA7は、メモリセルのセンス増幅を開始す
る。上記クロック信号ATDclk′は、センスアンプSAφ，
…,SA7が発生させるセンス信号DAT0,…,DAT7が上記アド
レス入力信号A0,…,A7の遷移に伴ってレベル変化する
（この場合、ＨレベルからＬレベルの変化する）前に時
刻t1に立ち上げられる。このクロック信号ATDclk′の立
ち上げタイミング（時刻t1）に、NAND回路26が出力する
信号▲▼によってｐチャネルトランジスタPtがオフ
され、同時にNOR回路29が出力する信号EQNによってコン
ダクタンスが小さい方のｎチャネルトランジスタNNtが
オンされる。この時、このｎチャネルトランジスタNNt
を流れる瞬間電流はコンダクタンスが小さいことにより
制限される。したがって、出力ノードＪφの電位はＨレ
ベルから緩やかに低下する。そして、時刻taに上記セン
ス信号DAT0がＨレベルからＬレベルへ変化した後、上記
クロック信号のATDclk′の立ち下げタイミング（時刻
t2）に、ｐチャネルトランジスタPtがオフ状態のまま、
NOR回路27が出力する信号ONによってコンダクタンスが
大きい方のｎチャネルトランジスタNtがさらにオンされ
る。この時、すでに出力ノードＪφの電位は中間レベル
Vmまで低下しているので、このｎチャネルトランジスタ
Ntを流れる瞬間電流は従来に比して小さいものとなる。 このように、コンダクタンスが小さい方のｎチャネル
トランジスタNNtを先にオンし、コンダクタンスが大き
い方のｎチャネルトランジスタNtを後にオンすることに
よって、出力バッファ６を流れる瞬間電流の大きさを従
来に比して小さくすることができる。したがって、従来
に比して出力バッファ６のノイズを低減することがで
き、しかも、ｐチャネルトランジスタPtをオフした状態
で、順次各ｎチャネルトランジスタNNt,Ntをオンさせる
ので、電源からグランドへ貫通電流が流れるのを防止す
ることができる。したがって、消費電流を増大させるこ
となく出力バッファ６のノイズを低減することができ
る。
り詳細に説明する。 第１図に示すように、この半導体記憶装置は、入力回
路１と、ロウデコーダ２と、EPROM（イレイザブル・プ
ログラマブル・リード・オンリ・メモリ）セルアレイ３
と、コラムデコーダ４と、センスアンプSAφ，…,SA7か
らなるセンスアンプ列５と、出力バッファ６を備えてい
る。また、出力制御回路７と、遅延回路30を備えてい
る。 上記入力回路１は、それぞれ入力端子A0,…,Anにつな
がる同一構成のバッファ及びクロック回路１φ，…,1n
と、チップイネーブル端子▲▼につながるバッファ
回路1ceと、出力イネーブル端子▲▼につながるNOR
（否定論理和）回路40と、NOR回路20とからなってい
る。バッファ回路１φ，…,1nは、それぞれNOR回路101
と、インバータ回路102,103および104と、NAND（否定論
理積）回路105,106および107とからなっている。バッフ
ァ回路１φ，…,1nは、それぞれアドレス入力信号A0,
…,Anを受け、また、いずれにしてもチップイネーブル
信号▲▼を受ける。そして、チップイネーブル信号
が▲▼がＬレベルの場合に、それぞれアドレス入力
信号Ａφ，…,Anをロウデコーダ２またはコラムデコー
ダ３へ出力する一方、アドレス入力信号A0がレベル変化
したときにそれぞれ一時的にＨレベルをとるパルス信号
ATDaφ，…,ATDanをNOR回路20へ出力する。 バッファ回路1ceは、NR回路101に代えてインバータを
有するほかは上記バッファ回路１φ，…,1nと同様の構
成となっている。このバッファ回路1ceはチップイネー
ブル信号▲▼を受ける。そして、このチップイネー
ブル信号▲▼を各バッファ回路１φ，…,1n,インバ
ータ21およびNOR回路40へ出力する一方、チップイネー
ブル信号▲▼がレベル変化したときに一時的にＨレ
ベルをとるパルス信号ATDceをNOR回路20へ出力する。NO
R回路20は、上記パルス信号ATDaφ，…,ATDanおよびATD
ceを受けて、これらの否定論理和をとったクロック信号
ATDclkを作成する。 遅延回路30は、直列接続したインバータ301,…からな
り、上記クロック信号ATDclkを受けて、このクロック信
号ATDclkを遅延させてクロック信号ATDclk′を作成す
る。クロック信号ATDclk′は、アドレス入力信号の遷移
に伴って後述するセンス信号（メモリセルの読み出しデ
ータを表わす）DATφ，…,DATnがレベル変化する前にＬ
レベルからＨレベルへ立ち上がり、かつ上記センス信号
がレベル変化した後にＨレベルからＬレベルへ立ち下が
るように設定される。なお、インバータ21,NOR回路40,N
AND回路22およびインバータ23によって、信号（OE・C
E）を作成し、さらにインバータ24によって（▲▼
＋▲▼）を作成している。以下の説明では、信号O
E,CEはいずれも常にＨレベルであるものとする。したが
って、第２図に示すように、信号（OE・CE）は常にＨレ
ベル，信号（▲▼＋▲▼）は常にＬレベルとな
っている。 第１図に示すロウデコーダ2,コラムデコーダ３は、入
力回路１からのアドレス入力信号Ａφ，…,Anに基づい
てEPROMセルアレイ３のワード線WL0,…，ビット線BL
φ，…を選択する。センスアンプ列５の各センスアンプ
SAφ，…,SA7は、選択したメモリセルの読み出しデータ
を表わすセンス信号DATφ，…,DAT7をそれぞれ出力す
る。このセンス信号DATφ，…,DAT7は、アドレス入力信
号が遷移したタイミングから時間taだけ経過した時にレ
ベル変化を起こすものとする。 出力制御回路７は、センスアンプSAφ，…,SA7ごとに
（すなわち出力端子D0,…,D7ごとに）設けたNAND回路2
6,NOR回路27,インバータ28およびNOR回路29からなって
いる。図に示すNAND回路26は、センス信号DATφと、信
号（OE・CE）と、クロック信号ATDclk′を反転させた信
号とを受けて、これらの否定論理積をとった信号▲
▼を作成する。NOR回路27は、センス信号DATφと、信号
（▲▼＋▲▼）と、クロック信号ATDclk′とを
受けて、これらの否定論理和をとった信号ONを作成す
る。NOR回路29は、上記信号▲▼をインバータ28に
よって反転させた信号OPと、クロック信号ATDclk′とを
受けて、これらの否定論理和をとった信号EQNを作成す
る。なお、出力制御回路７のうち他のセンスアンプSA1,
…,SA7につながる部分も同様の構成および機能となって
いる。 出力バッファ６は、出力端子D0,…,D7ごとに設けたｐ
チャネルトランジスタPt,nチャネルトランジスタNtおよ
びｎチャネルトランジスタNNtからなっている。なお、
第１図中には、出力端子D0につながる部分のみを示して
いる。従来と同様に、電源（電位VCC）とグランドとの
間にｐチャネルトランジスタPtとｎチャネルトランジス
タNtとを直列に接続し、これらのトランジスタPt,Ntの
接続点（出力ノード）OUTφ，…,OUT7をそれぞれ出力端
子D0,…,D7に接続している。そして、上記ｎチャネルト
ランジスタNtよりもコンダクタンスが小さいｎチャネル
トランジスタNNtを上記各出力ノードOUTφ，…,OUT7と
グランドとの間に接続している。これらのトランジスタ
Pt,Nt,NNtは、それぞれNAND（否定論理積）回路26,NOR
（否定論理和回路）27,NOR回路29が出力する信号▲
▼,ON,EQNによってオンオフ制御されるようになってい
る。 アドレス入力信号A0,…,Anの遷移に伴って、出力端子
D0,…,D7に出力する出力信号OUT0,…,OUT7がＨレベルか
らＬレベルへ変化する場合、この半導体記憶装置は第２
図に示す動作タイミングに従って次のように動作する。
なお、出力制御回路7,出力バッファ６については、セン
スアンプSA0,出力端子D0につながる部分の動作について
説明するものとする。 まず、入力回路１が、上記アドレス入力信号A0,…,An
が遷移したタイミング（これを時刻t0＝０とする）に基
づいてクロック信号ATDclkを作成する。続いて遅延回路
30がクロック信号ATDclk′を作成する。また、センプア
ンプSAφ，…,SA7は、メモリセルのセンス増幅を開始す
る。上記クロック信号ATDclk′は、センスアンプSAφ，
…,SA7が発生させるセンス信号DAT0,…,DAT7が上記アド
レス入力信号A0,…,A7の遷移に伴ってレベル変化する
（この場合、ＨレベルからＬレベルの変化する）前に時
刻t1に立ち上げられる。このクロック信号ATDclk′の立
ち上げタイミング（時刻t1）に、NAND回路26が出力する
信号▲▼によってｐチャネルトランジスタPtがオフ
され、同時にNOR回路29が出力する信号EQNによってコン
ダクタンスが小さい方のｎチャネルトランジスタNNtが
オンされる。この時、このｎチャネルトランジスタNNt
を流れる瞬間電流はコンダクタンスが小さいことにより
制限される。したがって、出力ノードＪφの電位はＨレ
ベルから緩やかに低下する。そして、時刻taに上記セン
ス信号DAT0がＨレベルからＬレベルへ変化した後、上記
クロック信号のATDclk′の立ち下げタイミング（時刻
t2）に、ｐチャネルトランジスタPtがオフ状態のまま、
NOR回路27が出力する信号ONによってコンダクタンスが
大きい方のｎチャネルトランジスタNtがさらにオンされ
る。この時、すでに出力ノードＪφの電位は中間レベル
Vmまで低下しているので、このｎチャネルトランジスタ
Ntを流れる瞬間電流は従来に比して小さいものとなる。 このように、コンダクタンスが小さい方のｎチャネル
トランジスタNNtを先にオンし、コンダクタンスが大き
い方のｎチャネルトランジスタNtを後にオンすることに
よって、出力バッファ６を流れる瞬間電流の大きさを従
来に比して小さくすることができる。したがって、従来
に比して出力バッファ６のノイズを低減することがで
き、しかも、ｐチャネルトランジスタPtをオフした状態
で、順次各ｎチャネルトランジスタNNt,Ntをオンさせる
ので、電源からグランドへ貫通電流が流れるのを防止す
ることができる。したがって、消費電流を増大させるこ
となく出力バッファ６のノイズを低減することができ
る。
以上より明らかなように、この発明の半導体記憶装置
は、電源とグランドとの間に出力バッファとしての相補
の第１および第２のトランジスタを順に直列に接続し、
上記第２のトランジスタと同じ型であって、この第２の
トランジスタよりもコンダクタンスが小さい第３のトラ
ンジスタを上記第1,第２のトランジスタの接続点とグラ
ンドとの間に接続し、上記アドレス入力信号の遷移に伴
って上記センスアンプ出力信号がレベル変化する前に上
記クロック信号のレベル変化タイミングを設定すると共
に、上記センス信号がレベル変化した後に上記クロック
信号のレベル回復タイミングを設定して、出力制御回路
によって、上記アドレス入力信号の遷移に伴って上記セ
ンス信号がレベル変化する場合に、上記クロック信号の
レベル変化タイミングでレベル変化前のセンス信号に基
づいて上記第１のトランジスタをオフ，上記コンダクタ
ンスが小さい方の第３のトランジスタをオンし、続いて
センス信号がレベル変化した後、上記クロック信号のレ
ベル回復タイミングで、レベル変化後のセンス信号に基
づいて上記トランジスタをオフ状態としたまま、上記コ
ンダクタンスが大きい方の第２のトランジスタをオンし
ているので、消費電流を増大させることなく出力バッフ
ァのノイズを低減することができる。
は、電源とグランドとの間に出力バッファとしての相補
の第１および第２のトランジスタを順に直列に接続し、
上記第２のトランジスタと同じ型であって、この第２の
トランジスタよりもコンダクタンスが小さい第３のトラ
ンジスタを上記第1,第２のトランジスタの接続点とグラ
ンドとの間に接続し、上記アドレス入力信号の遷移に伴
って上記センスアンプ出力信号がレベル変化する前に上
記クロック信号のレベル変化タイミングを設定すると共
に、上記センス信号がレベル変化した後に上記クロック
信号のレベル回復タイミングを設定して、出力制御回路
によって、上記アドレス入力信号の遷移に伴って上記セ
ンス信号がレベル変化する場合に、上記クロック信号の
レベル変化タイミングでレベル変化前のセンス信号に基
づいて上記第１のトランジスタをオフ，上記コンダクタ
ンスが小さい方の第３のトランジスタをオンし、続いて
センス信号がレベル変化した後、上記クロック信号のレ
ベル回復タイミングで、レベル変化後のセンス信号に基
づいて上記トランジスタをオフ状態としたまま、上記コ
ンダクタンスが大きい方の第２のトランジスタをオンし
ているので、消費電流を増大させることなく出力バッフ
ァのノイズを低減することができる。
第１図はこの発明の一実施例の半導体記憶装置の構成を
示す図、第２図は上記半導体記憶装置の動作タイミング
を示す図、第３図は従来の半導体記憶装置の出力バッフ
ァの構成を示す図、第４図は上記従来の半導体記憶装置
の出力バッファの動作タイミングを示す図である。 １……入力回路、 １φ，…,1n,1ce……バッファ回路、 ２……ロウデコーダ、 ３……EPROMセルアレイ、 ４……コラムデコーダ、５……センスアンプ列、 ６……出力バッファ、７……出力制御回路、 20,27,29,40,101……NOR回路、 21,23,24,25,28,102,103,104,301……インバータ、 22,26,101,105,106,107……NAND回路、 30……遅延回路、 A0,…,An……アドレス入力端子、 ▲▼……チップイネーブル入力端子、 D0,…,D7……出力端子、 ▲▼……出力イネーブル入力端子、 SAφ，…,SA7……センスアンプ。
示す図、第２図は上記半導体記憶装置の動作タイミング
を示す図、第３図は従来の半導体記憶装置の出力バッフ
ァの構成を示す図、第４図は上記従来の半導体記憶装置
の出力バッファの動作タイミングを示す図である。 １……入力回路、 １φ，…,1n,1ce……バッファ回路、 ２……ロウデコーダ、 ３……EPROMセルアレイ、 ４……コラムデコーダ、５……センスアンプ列、 ６……出力バッファ、７……出力制御回路、 20,27,29,40,101……NOR回路、 21,23,24,25,28,102,103,104,301……インバータ、 22,26,101,105,106,107……NAND回路、 30……遅延回路、 A0,…,An……アドレス入力端子、 ▲▼……チップイネーブル入力端子、 D0,…,D7……出力端子、 ▲▼……出力イネーブル入力端子、 SAφ，…,SA7……センスアンプ。
Claims (1)
- 【請求項１】入力端子を通してアドレス入力信号を取り
込んで、このアドレス入力信号が遷移したタイミングに
基づいて入力回路によってクロック信号を作成すると共
に、センス増幅器によってメモリセルの読み出しデータ
を表わすセンス信号を発生させて、出力バッファとして
電源とグランドとの間に順に直列に接続した相補の第１
および第２のトランジスタを上記クロック信号およびセ
ンス信号に基づいてオンオフ制御して、上記第１のトラ
ンジスタと第２のトランジスタとの接続点から出力端子
に上記読み出しデータを表わす出力信号を出力する半導
体記憶装置において、 上記第２のトランジスタと同じ型であって、上記第２の
トランジスタよりもコンダクタンスが小さい第３のトラ
ンジスタを上記第1,第２のトランジスタの接続点とグラ
ンドとの間に接続し、 上記入力回路は、アドレス入力信号の遷移に伴って上記
センスアンプ出力信号がレベル変化する前に上記クロッ
ク信号をレベル変化させ、上記センス信号がレベル変化
した後に上記クロック信号をレベル回復させるように構
成されており、 上記センス増幅器からのセンス信号と上記入力回路から
のクロック信号とを受けて、上記アドレス入力信号の遷
移に伴って上記センス信号がレベル変化する場合に、上
記クロック信号のレベル変化タイミングでレベル変化前
のセンス信号に基づいて上記第１のトランジスタをオフ
すると共に第３のトランジスタをオンし、続いてセンス
信号がレベル変化した後、上記クロック信号のレベル回
復タイミングで、レベル変化後のセンス信号に基づいて
上記第１のトランジスタをオフ状態としたまま第２のト
ランジスタをオンする出力制御回路を備えたことを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20068490A JP2634686B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20068490A JP2634686B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0489699A JPH0489699A (ja) | 1992-03-23 |
| JP2634686B2 true JP2634686B2 (ja) | 1997-07-30 |
Family
ID=16428531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20068490A Expired - Fee Related JP2634686B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2634686B2 (ja) |
-
1990
- 1990-07-25 JP JP20068490A patent/JP2634686B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0489699A (ja) | 1992-03-23 |
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