JPH09153285A - 増幅回路および相補型増幅回路 - Google Patents
増幅回路および相補型増幅回路Info
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- JPH09153285A JPH09153285A JP7333904A JP33390495A JPH09153285A JP H09153285 A JPH09153285 A JP H09153285A JP 7333904 A JP7333904 A JP 7333904A JP 33390495 A JP33390495 A JP 33390495A JP H09153285 A JPH09153285 A JP H09153285A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
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- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】
【課題】 Ｉ／Ｏ線対の電位差に対応した出力電位レベ
ルが所定の値となるまで対応するデータ線を駆動しない
プリアンプ回路を提供する。 【解決手段】 データ線の電位は、プリチャージ信号に
より導通状態となるＰチャネルＭＯＳトランジスタ１０
４により“Ｈ”レベルにプリチャージされている。Ｉ／
Ｏ線対の電位差に応じて、対応する信号を出力する差動
増幅回路１０２の出力電位レベルと、データ線の電位レ
ベル（“Ｈ”レベル）との差がＮチャネルＭＯＳトラン
ジスタ１０６のしきい値電圧Ｖｔｈ（ｎ）となるまで
は、データ線の電位は、差動増幅回路１０２によって駆
動されない。したがって、Ｉ／Ｏ線対のイコライズ不足
や、差動増幅回路１０２のオフセットの存在により、誤
ったデータがデータ線に出力されることがない。
ルが所定の値となるまで対応するデータ線を駆動しない
プリアンプ回路を提供する。 【解決手段】 データ線の電位は、プリチャージ信号に
より導通状態となるＰチャネルＭＯＳトランジスタ１０
４により“Ｈ”レベルにプリチャージされている。Ｉ／
Ｏ線対の電位差に応じて、対応する信号を出力する差動
増幅回路１０２の出力電位レベルと、データ線の電位レ
ベル（“Ｈ”レベル）との差がＮチャネルＭＯＳトラン
ジスタ１０６のしきい値電圧Ｖｔｈ（ｎ）となるまで
は、データ線の電位は、差動増幅回路１０２によって駆
動されない。したがって、Ｉ／Ｏ線対のイコライズ不足
や、差動増幅回路１０２のオフセットの存在により、誤
ったデータがデータ線に出力されることがない。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミック型半
導体記憶装置において、メモリセルから読出された記憶
情報に対応する読出信号を増幅する増幅回路に関し、よ
り特定的には、メモリセルから読出された情報に対応す
る相補入力信号を受けて、出力バッファ回路まで低振幅
伝送を行なうための増幅回路の構成に関する。
導体記憶装置において、メモリセルから読出された記憶
情報に対応する読出信号を増幅する増幅回路に関し、よ
り特定的には、メモリセルから読出された情報に対応す
る相補入力信号を受けて、出力バッファ回路まで低振幅
伝送を行なうための増幅回路の構成に関する。
【０００２】
【従来の技術】図１８は、メモリセルから読出された記
憶情報に応じた信号を相補信号として伝達するＩ／Ｏ線
対の電位を受けて、対応する信号ＤＡＴとして出力する
従来の読出系回路５００の構成を示す要部概略ブロック
図である。
憶情報に応じた信号を相補信号として伝達するＩ／Ｏ線
対の電位を受けて、対応する信号ＤＡＴとして出力する
従来の読出系回路５００の構成を示す要部概略ブロック
図である。
【０００３】図１８を参照して、対応するメモリセルか
ら読出された情報データに応じて、その電位が変化する
Ｉ／Ｏ線対間には、イコライズ信号ＥＱｉの活性化に応
じて、Ｉ／Ｏ線対を電気的に短絡させるＩ／Ｏ線対イコ
ライズ回路５０８と、Ｉ／Ｏ線プリチャージ信号ＰＲｉ
に応じて、Ｉ／Ｏ線対を所定の電位にプリチャージする
Ｉ／Ｏ線プリチャージ回路５０４および５０６と、プリ
アンプ活性化信号ＰＡＥｉに応じて活性化され、Ｉ／Ｏ
線対の電位を受けて、対応する信号ＤＡＴを出力するプ
リアンプ回路５０２とを含む。
ら読出された情報データに応じて、その電位が変化する
Ｉ／Ｏ線対間には、イコライズ信号ＥＱｉの活性化に応
じて、Ｉ／Ｏ線対を電気的に短絡させるＩ／Ｏ線対イコ
ライズ回路５０８と、Ｉ／Ｏ線プリチャージ信号ＰＲｉ
に応じて、Ｉ／Ｏ線対を所定の電位にプリチャージする
Ｉ／Ｏ線プリチャージ回路５０４および５０６と、プリ
アンプ活性化信号ＰＡＥｉに応じて活性化され、Ｉ／Ｏ
線対の電位を受けて、対応する信号ＤＡＴを出力するプ
リアンプ回路５０２とを含む。
【０００４】次にその動作について、簡単に説明する。
図１９は、従来の読出系回路５００の動作を説明するタ
イミングチャートである。図１９を参照して、時刻ｔ０
において、Ｉ／Ｏ線対は、イコライズ信号ＥＱｉが
“Ｈ”レベルになることにより、強制的にショートされ
ている。このとき、図１９に示すように、Ｉ／Ｏ線対の
電位は、Ｉ／Ｏ線プリチャージ回路によって、電源電位
ＶDDから、Ｉ／Ｏ線プリチャージ回路５０４および５０
６を構成するＮチャネルＭＯＳトランジスタのしきい値
電圧分のＶｔｈｎだけ降下した電位、すなわち、ＶDD−
Ｖｔｈｎにプリチャージされている。
図１９は、従来の読出系回路５００の動作を説明するタ
イミングチャートである。図１９を参照して、時刻ｔ０
において、Ｉ／Ｏ線対は、イコライズ信号ＥＱｉが
“Ｈ”レベルになることにより、強制的にショートされ
ている。このとき、図１９に示すように、Ｉ／Ｏ線対の
電位は、Ｉ／Ｏ線プリチャージ回路によって、電源電位
ＶDDから、Ｉ／Ｏ線プリチャージ回路５０４および５０
６を構成するＮチャネルＭＯＳトランジスタのしきい値
電圧分のＶｔｈｎだけ降下した電位、すなわち、ＶDD−
Ｖｔｈｎにプリチャージされている。
【０００５】時刻ｔ１において、Ｉ／Ｏ線対イコライズ
信号ＥＱｉが“Ｌ”レベルとなり、Ｉ／Ｏ線対の電位
は、外部からのアドレス信号により選択されたメモリセ
ルからの読出データがセンスアンプ（図示せず）により
増幅されて相補信号として出力されることに応じて、変
化し始める。すなわち、プリチャージ電位ＶDD−Ｖｔｈ
ｎから、読出データに応じて、Ｉ／Ｏ線対の一方の電位
は、降下し始める。
信号ＥＱｉが“Ｌ”レベルとなり、Ｉ／Ｏ線対の電位
は、外部からのアドレス信号により選択されたメモリセ
ルからの読出データがセンスアンプ（図示せず）により
増幅されて相補信号として出力されることに応じて、変
化し始める。すなわち、プリチャージ電位ＶDD−Ｖｔｈ
ｎから、読出データに応じて、Ｉ／Ｏ線対の一方の電位
は、降下し始める。
【０００６】時刻ｔ２において、プリアンプ活性化信号
ＰＡＥｉが“Ｈ”レベルとなるのに応じて、プリアンプ
回路５０２は活性化し、入力信号であるＩ／Ｏ線対の電
位に応じて、読出データＤＡＴを出力する。この場合、
読出されたデータが、０であることに対応して、信号Ｄ
ＡＴのレベルは“Ｌ”レベルとなっている。
ＰＡＥｉが“Ｈ”レベルとなるのに応じて、プリアンプ
回路５０２は活性化し、入力信号であるＩ／Ｏ線対の電
位に応じて、読出データＤＡＴを出力する。この場合、
読出されたデータが、０であることに対応して、信号Ｄ
ＡＴのレベルは“Ｌ”レベルとなっている。
【０００７】ここで、時刻ｔ１において、Ｉ／Ｏ線対イ
コライズ信号ＥＱｉが“Ｌ”レベルとなってから、所定
の時間Ｔ２が経過し、Ｉ／Ｏ線対の電位差が十分な値と
なった時点、すなわち、時刻ｔ２において、プリアンプ
を活性化させる信号ＰＡＥｉが“Ｈ”レベルに変化す
る。このような動作が必要な理由は、プリアンプ回路Ｐ
／Ａの構成の非対称性からくるオフセット電圧や、プロ
セス的なばらつきから生じるオフセット電圧のために、
プリアンプ回路Ｐ／Ａから出力される出力信号が、入力
信号に対応しない誤ったデータとなることを防止する必
要があるからである。また、このような誤動作は、Ｉ／
Ｏ線対のイコライズ不足から生じる場合もあり、この場
合も、入力信号に対して誤ったデータ（インバリットデ
ータ）の増幅が行なわれてしまうことも理由として挙げ
られる。
コライズ信号ＥＱｉが“Ｌ”レベルとなってから、所定
の時間Ｔ２が経過し、Ｉ／Ｏ線対の電位差が十分な値と
なった時点、すなわち、時刻ｔ２において、プリアンプ
を活性化させる信号ＰＡＥｉが“Ｈ”レベルに変化す
る。このような動作が必要な理由は、プリアンプ回路Ｐ
／Ａの構成の非対称性からくるオフセット電圧や、プロ
セス的なばらつきから生じるオフセット電圧のために、
プリアンプ回路Ｐ／Ａから出力される出力信号が、入力
信号に対応しない誤ったデータとなることを防止する必
要があるからである。また、このような誤動作は、Ｉ／
Ｏ線対のイコライズ不足から生じる場合もあり、この場
合も、入力信号に対して誤ったデータ（インバリットデ
ータ）の増幅が行なわれてしまうことも理由として挙げ
られる。
【０００８】上記のようなプリアンプ回路Ｐ／Ａのオフ
セットによる誤動作やインバリットデータの増幅は、ス
タティック回路動作をしているプリアンプにとってはデ
ータの破壊にはつながらない。しかしながら、その出力
データが安定した値となるまでの時間が余分に必要にな
り、ダイナミック型半導体記憶装置のアクセス時間を遅
くする一因となる。さらに、Ｉ／Ｏ線対の電位差が十分
になってからプリアンプを活性化するという、時間マー
ジンをとる必要があることもダイナミック型半導体記憶
装置のアクセスを遅くする一因となっている。
セットによる誤動作やインバリットデータの増幅は、ス
タティック回路動作をしているプリアンプにとってはデ
ータの破壊にはつながらない。しかしながら、その出力
データが安定した値となるまでの時間が余分に必要にな
り、ダイナミック型半導体記憶装置のアクセス時間を遅
くする一因となる。さらに、Ｉ／Ｏ線対の電位差が十分
になってからプリアンプを活性化するという、時間マー
ジンをとる必要があることもダイナミック型半導体記憶
装置のアクセスを遅くする一因となっている。
【０００９】時刻ｔ３において、再びＩ／Ｏ線対イコラ
イズ信号ＥＱｉが“Ｈ”レベルとなって、Ｉ／Ｏ線対は
同一の電位ＶDD−Ｖｔｈｎに復帰する。時刻ｔ４におい
て、再び、外部からのアドレス信号に応じて選択された
メモリセルからの読出データに応じて、Ｉ／Ｏ線対のう
ちの一方の電位が、プリチャージ電位から低下し始め
る。
イズ信号ＥＱｉが“Ｈ”レベルとなって、Ｉ／Ｏ線対は
同一の電位ＶDD−Ｖｔｈｎに復帰する。時刻ｔ４におい
て、再び、外部からのアドレス信号に応じて選択された
メモリセルからの読出データに応じて、Ｉ／Ｏ線対のう
ちの一方の電位が、プリチャージ電位から低下し始め
る。
【００１０】時刻ｔ４から所定の時間マージンであるＴ
２経過後の時刻ｔ５において、プリアンプ活性化信号Ｐ
ＡＥｉが再び“Ｈ”レベルとなることで、プリアンプ回
路Ｐ／Ａが活性化される。この場合、読出されたデータ
が１であることに対応して、プリアンプ回路Ｐ／Ａから
出力される読出信号ＤＡＴは、“Ｈ”レベルとなる。
２経過後の時刻ｔ５において、プリアンプ活性化信号Ｐ
ＡＥｉが再び“Ｈ”レベルとなることで、プリアンプ回
路Ｐ／Ａが活性化される。この場合、読出されたデータ
が１であることに対応して、プリアンプ回路Ｐ／Ａから
出力される読出信号ＤＡＴは、“Ｈ”レベルとなる。
【００１１】時刻ｔ６において、プリアンプ活性化信号
ＰＡＥｉは、再び“Ｌ”レベルとなって、プリアンプ回
路５０２は不活性となり、Ｉ／Ｏ線対イコライズ信号Ｅ
Ｑｉが“Ｈ”レベルとなることで、Ｉ／Ｏ線対の電位
は、ともにプリチャージ電位ＶDD−Ｖｔｈｎに復帰す
る。
ＰＡＥｉは、再び“Ｌ”レベルとなって、プリアンプ回
路５０２は不活性となり、Ｉ／Ｏ線対イコライズ信号Ｅ
Ｑｉが“Ｈ”レベルとなることで、Ｉ／Ｏ線対の電位
は、ともにプリチャージ電位ＶDD−Ｖｔｈｎに復帰す
る。
【００１２】
【発明が解決しようとする課題】上記のように、差動増
幅器であるプリアンプ回路Ｐ／Ａに一定値のオフセット
が存在することは避けることができない。したがって、
プリアンプ回路Ｐ／Ａからインバリットデータが出力さ
れることによる誤動作を防止するためにはプリアンプ回
路Ｐ／Ａを活性化するためには所定の時間マージンが必
要となる。
幅器であるプリアンプ回路Ｐ／Ａに一定値のオフセット
が存在することは避けることができない。したがって、
プリアンプ回路Ｐ／Ａからインバリットデータが出力さ
れることによる誤動作を防止するためにはプリアンプ回
路Ｐ／Ａを活性化するためには所定の時間マージンが必
要となる。
【００１３】ここで、上記のような誤動作を生じないプ
リアンプ回路Ｐ／Ａであれば、Ｉ／Ｏ線対の電位差が０
ボルトでもプリアンプ回路Ｐ／Ａ回路を活性化すること
が可能である。このことは、Ｉ／Ｏ線対のイコライズ終
了からプリアンプ回路Ｐ／Ａを活性化するまでの時間マ
ージンをなくすことが可能なことを意味する。
リアンプ回路Ｐ／Ａであれば、Ｉ／Ｏ線対の電位差が０
ボルトでもプリアンプ回路Ｐ／Ａ回路を活性化すること
が可能である。このことは、Ｉ／Ｏ線対のイコライズ終
了からプリアンプ回路Ｐ／Ａを活性化するまでの時間マ
ージンをなくすことが可能なことを意味する。
【００１４】この発明は、上記のようなインバリットデ
ータの出力に伴う誤動作や時間マージンによるアクセス
の遅延をなくし、最適な増幅タイミングで動作すること
が可能なプリアンプ回路を提供することを目的とする。
ータの出力に伴う誤動作や時間マージンによるアクセス
の遅延をなくし、最適な増幅タイミングで動作すること
が可能なプリアンプ回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】請求項１記載の増幅回路
は、ダイナミック型半導体記憶装置において、メモリセ
ルから読出されたデータに対応する相補入力信号を受け
て、対応する出力信号を出力データ線に出力する増幅回
路であって、相補入力信号に応じて、第１および第２の
電位のいずれか一方を出力する差動増幅手段と、プリチ
ャージ信号に応じて、出力データ線の電位を第１の所定
の電位とするプリチャージ手段と、出力データ線と差動
増幅手段の出力ノードの電位を受けて、出力ノードの電
位と第１の所定の電位との差が所定の値を超えた場合、
出力データ線と出力ノードとを導通状態とする出力電位
制限手段とを備える。
は、ダイナミック型半導体記憶装置において、メモリセ
ルから読出されたデータに対応する相補入力信号を受け
て、対応する出力信号を出力データ線に出力する増幅回
路であって、相補入力信号に応じて、第１および第２の
電位のいずれか一方を出力する差動増幅手段と、プリチ
ャージ信号に応じて、出力データ線の電位を第１の所定
の電位とするプリチャージ手段と、出力データ線と差動
増幅手段の出力ノードの電位を受けて、出力ノードの電
位と第１の所定の電位との差が所定の値を超えた場合、
出力データ線と出力ノードとを導通状態とする出力電位
制限手段とを備える。
【００１６】請求項２記載の増幅回路は、請求項１記載
の増幅回路の構成に加えて、出力ノードの電位が第２の
電位であることに応じて、出力データ線の電位を第２の
所定の電位に保つ出力電位保持手段をさらに備える。
の増幅回路の構成に加えて、出力ノードの電位が第２の
電位であることに応じて、出力データ線の電位を第２の
所定の電位に保つ出力電位保持手段をさらに備える。
【００１７】請求項３記載の増幅回路は、請求項１記載
の増幅回路の構成において、出力電位制限手段は、出力
ノードと出力データ線の間に接続され、ゲートに基準電
位を受けるＭＯＳトランジスタを含む。
の増幅回路の構成において、出力電位制限手段は、出力
ノードと出力データ線の間に接続され、ゲートに基準電
位を受けるＭＯＳトランジスタを含む。
【００１８】請求項４記載の増幅回路は、請求項２記載
の増幅回路の構成において、出力電位保持手段は、ドレ
インに第１の所定電位を受け、ソースが出力データ線
と、ゲートが出力ノードと接続する、ＭＯＳトランジス
タを含む。
の増幅回路の構成において、出力電位保持手段は、ドレ
インに第１の所定電位を受け、ソースが出力データ線
と、ゲートが出力ノードと接続する、ＭＯＳトランジス
タを含む。
【００１９】請求項５記載の増幅回路は、請求項３記載
の増幅回路の構成において、基準電位は、第１の所定電
位である。
の増幅回路の構成において、基準電位は、第１の所定電
位である。
【００２０】請求項６記載の増幅回路は、請求項３、
４、５いずれかに記載の増幅回路の構成において、ＭＯ
Ｓトランジスタは、ＮチャネルＭＯＳトランジスタであ
る。
４、５いずれかに記載の増幅回路の構成において、ＭＯ
Ｓトランジスタは、ＮチャネルＭＯＳトランジスタであ
る。
【００２１】請求項７記載の増幅回路は、請求項３、
４、５いずれかに記載の増幅回路の構成において、ＭＯ
Ｓトランジスタは、ＰチャネルＭＯＳトランジスタであ
る。
４、５いずれかに記載の増幅回路の構成において、ＭＯ
Ｓトランジスタは、ＰチャネルＭＯＳトランジスタであ
る。
【００２２】請求項８記載の相補型増幅回路は、ダイナ
ミック型半導体記憶装置において、メモリセルから読出
されたデータに対応する相補入力信号を受けて、対応す
る相補出力信号を第１および第２の出力データ線に出力
する相補型増幅回路であって、相補入力信号を受けて、
対応する互いに相補な第１および第２の電位を出力す
る、第１および第２の出力ノードを有する相補差動増幅
手段と、プリチャージ信号に応じて、第１および第２の
出力データ線の電位を第１の所定の電位とするプリチャ
ージ手段と、第１の出力ノードと第１の出力データ線と
の間に接続される第１の出力電位制限手段と、第２の出
力ノードと第２の出力データ線との間に接続される第２
の出力電位制限手段とを備え、第１の出力電位制限手段
は第１の出力ノードの電位を、第２の出力電位制限手段
は第２の出力ノードの電位をそれぞれ受け、対応する出
力ノードの電位と第１の所定の電位との差が所定の値を
超えた場合に導通状態となり、第２の出力ノードの電位
が第２の電位であることに応じて、第１の出力データ線
の電位を第２の所定の電位に保つ第１の出力電位保持手
段と、第１の出力ノードの電位が第２の電位であること
に応じて、第２の出力データ線の電位を第２の所定の電
位に保つ第２の出力電位保持手段とを備える。
ミック型半導体記憶装置において、メモリセルから読出
されたデータに対応する相補入力信号を受けて、対応す
る相補出力信号を第１および第２の出力データ線に出力
する相補型増幅回路であって、相補入力信号を受けて、
対応する互いに相補な第１および第２の電位を出力す
る、第１および第２の出力ノードを有する相補差動増幅
手段と、プリチャージ信号に応じて、第１および第２の
出力データ線の電位を第１の所定の電位とするプリチャ
ージ手段と、第１の出力ノードと第１の出力データ線と
の間に接続される第１の出力電位制限手段と、第２の出
力ノードと第２の出力データ線との間に接続される第２
の出力電位制限手段とを備え、第１の出力電位制限手段
は第１の出力ノードの電位を、第２の出力電位制限手段
は第２の出力ノードの電位をそれぞれ受け、対応する出
力ノードの電位と第１の所定の電位との差が所定の値を
超えた場合に導通状態となり、第２の出力ノードの電位
が第２の電位であることに応じて、第１の出力データ線
の電位を第２の所定の電位に保つ第１の出力電位保持手
段と、第１の出力ノードの電位が第２の電位であること
に応じて、第２の出力データ線の電位を第２の所定の電
位に保つ第２の出力電位保持手段とを備える。
【００２３】請求項９記載の相補型増幅回路は、請求項
８記載の相補型増幅回路の構成において、第１の出力電
位制限手段は、第１の出力ノードと第１の出力データ線
との間に接続され、ゲートに基準電位を受ける第１のＭ
ＯＳトランジスタを含み、第２の出力電位制限手段は、
第２の出力ノードと第２の出力データ線との間に接続さ
れ、ゲートに基準電位を受ける第２のＭＯＳトランジス
タを含む。
８記載の相補型増幅回路の構成において、第１の出力電
位制限手段は、第１の出力ノードと第１の出力データ線
との間に接続され、ゲートに基準電位を受ける第１のＭ
ＯＳトランジスタを含み、第２の出力電位制限手段は、
第２の出力ノードと第２の出力データ線との間に接続さ
れ、ゲートに基準電位を受ける第２のＭＯＳトランジス
タを含む。
【００２４】請求項１０記載の相補型増幅回路は、請求
項８記載の相補型増幅回路の構成において、第１の出力
電位保持手段は、ドレインに第１の所定電位を受け、ソ
ースが第１の出力データ線と、ゲートが第１の出力ノー
ドと接続する第３のＭＯＳトランジスタを含み、第２の
出力電位保持手段は、ドレインに第１の所定電位を受
け、ソースが第２の出力データ線と、ゲートが第２の出
力ノードと接続する、第４のＭＯＳトランジスタを含
む。
項８記載の相補型増幅回路の構成において、第１の出力
電位保持手段は、ドレインに第１の所定電位を受け、ソ
ースが第１の出力データ線と、ゲートが第１の出力ノー
ドと接続する第３のＭＯＳトランジスタを含み、第２の
出力電位保持手段は、ドレインに第１の所定電位を受
け、ソースが第２の出力データ線と、ゲートが第２の出
力ノードと接続する、第４のＭＯＳトランジスタを含
む。
【００２５】請求項１１記載の相補型増幅回路は、請求
項９記載の相補型増幅回路の構成において、基準電位は
第１の所定電位である。
項９記載の相補型増幅回路の構成において、基準電位は
第１の所定電位である。
【００２６】請求項１２記載の相補型増幅回路は、請求
項９または１１記載の相補型増幅回路の構成において、
第１および第２のＭＯＳトランジスタは、ＮチャネルＭ
ＯＳトランジスタである。
項９または１１記載の相補型増幅回路の構成において、
第１および第２のＭＯＳトランジスタは、ＮチャネルＭ
ＯＳトランジスタである。
【００２７】請求項１３記載の相補型増幅回路は、請求
項９または１１記載の相補型増幅回路の構成において、
第１および第２のＭＯＳトランジスタは、ＰチャネルＭ
ＯＳトランジスタである。
項９または１１記載の相補型増幅回路の構成において、
第１および第２のＭＯＳトランジスタは、ＰチャネルＭ
ＯＳトランジスタである。
【００２８】請求項１４記載の相補型増幅回路は、請求
項１０記載の相補型増幅回路の構成において、第３およ
び第４のＭＯＳトランジスタは、ＮチャネルＭＯＳトラ
ンジスタである。
項１０記載の相補型増幅回路の構成において、第３およ
び第４のＭＯＳトランジスタは、ＮチャネルＭＯＳトラ
ンジスタである。
【００２９】請求項１５記載の相補型増幅回路は、請求
項１０記載の相補型増幅回路の構成において、第３およ
び第４のＭＯＳトランジスタは、ＰチャネルＭＯＳトラ
ンジスタである。
項１０記載の相補型増幅回路の構成において、第３およ
び第４のＭＯＳトランジスタは、ＰチャネルＭＯＳトラ
ンジスタである。
【００３０】請求項１６記載の増幅回路は、ダイナミッ
ク型半導体記憶装置において、メモリセルから読出され
たデータに対応する入力信号を受けて、対応する出力信
号を出力データ線に出力する増幅回路であって、入力信
号を受けて、増幅した信号を出力信号として出力するカ
スケード接続された複数段の増幅手段と、複数段の増幅
手段間の少なくとも１つに接続され、増幅手段の出力電
位と第１の所定電位との差が所定の値を超えた場合、導
通状態となる出力電位制限手段とを備える。
ク型半導体記憶装置において、メモリセルから読出され
たデータに対応する入力信号を受けて、対応する出力信
号を出力データ線に出力する増幅回路であって、入力信
号を受けて、増幅した信号を出力信号として出力するカ
スケード接続された複数段の増幅手段と、複数段の増幅
手段間の少なくとも１つに接続され、増幅手段の出力電
位と第１の所定電位との差が所定の値を超えた場合、導
通状態となる出力電位制限手段とを備える。
【００３１】
［実施の形態１］図１は、本発明の実施の形態１のプリ
アンプ回路１００を含む半導体記憶装置１０００の構成
を示す概略ブロック図である。
アンプ回路１００を含む半導体記憶装置１０００の構成
を示す概略ブロック図である。
【００３２】半導体記憶装置１０００は、記憶情報を記
憶する、行列状に配置されたメモリセルを含むメモリセ
ルアレイ２ａ〜２ｄと、外部からのアドレス信号を受け
て、内部アドレス信号を出力するアドレスバッファ３
と、アドレスバッファ３からの出力を受けて、アドレス
信号が変化したことを示す信号（以下、ＡＴＤ信号と呼
ぶ。）を発生するＡＴＤ発生回路４と、ＡＴＤ信号を受
けて、プリアンプ活性化信号を出力するＰＡＥ発生回路
５と、ＡＴＤ信号を受けて、Ｉ／Ｏ線対の電位をイコラ
イズする動作を指示するＩ／Ｏ線対イコライズ信号ＥＱ
ｉを出力するＩＯＥＱ活性化回路６と、外部からのアド
レス信号に応じて選択されたメモリセルからの読出情報
を受けて、低振幅信号伝送を行なうために読出情報デー
タ信号を出力し、また内部からのアドレス信号に応じて
選択されたメモリセルに対して、書込データを書込む際
の書込バッファとして動作するプリアンプ／書込バッフ
ァ回路７ａ〜７ｐと、プリアンプ／書込バッファ回路７
ａ〜７ｐからの読出データを受けて、内部データ読出線
ＲＤＡ０〜ＲＤＡ３に出力するリードドライバ回路８ａ
〜８ｐと、内部データ読出線ＲＤＡ０〜ＲＤＡ３により
伝達された読出データを受けて、データ読出線ＲＤＰの
電位を駆動するドライバ回路１１と、データ読出線ＲＤ
Ｐにより伝達された読出データを受けて、データ入出力
端子ＤＱに出力する出力バッファ回路１３と、データ入
出力端子ＤＱに外部から与えられた入力データを受け
て、データ書込線ＷＤＢの電位を駆動する入力バッファ
回路１２と、外部電源電位を受けて、内部降圧電源電位
ＶｃｃｐおよびＶｃｃｓを出力する内部降圧回路２９と
を含む。
憶する、行列状に配置されたメモリセルを含むメモリセ
ルアレイ２ａ〜２ｄと、外部からのアドレス信号を受け
て、内部アドレス信号を出力するアドレスバッファ３
と、アドレスバッファ３からの出力を受けて、アドレス
信号が変化したことを示す信号（以下、ＡＴＤ信号と呼
ぶ。）を発生するＡＴＤ発生回路４と、ＡＴＤ信号を受
けて、プリアンプ活性化信号を出力するＰＡＥ発生回路
５と、ＡＴＤ信号を受けて、Ｉ／Ｏ線対の電位をイコラ
イズする動作を指示するＩ／Ｏ線対イコライズ信号ＥＱ
ｉを出力するＩＯＥＱ活性化回路６と、外部からのアド
レス信号に応じて選択されたメモリセルからの読出情報
を受けて、低振幅信号伝送を行なうために読出情報デー
タ信号を出力し、また内部からのアドレス信号に応じて
選択されたメモリセルに対して、書込データを書込む際
の書込バッファとして動作するプリアンプ／書込バッフ
ァ回路７ａ〜７ｐと、プリアンプ／書込バッファ回路７
ａ〜７ｐからの読出データを受けて、内部データ読出線
ＲＤＡ０〜ＲＤＡ３に出力するリードドライバ回路８ａ
〜８ｐと、内部データ読出線ＲＤＡ０〜ＲＤＡ３により
伝達された読出データを受けて、データ読出線ＲＤＰの
電位を駆動するドライバ回路１１と、データ読出線ＲＤ
Ｐにより伝達された読出データを受けて、データ入出力
端子ＤＱに出力する出力バッファ回路１３と、データ入
出力端子ＤＱに外部から与えられた入力データを受け
て、データ書込線ＷＤＢの電位を駆動する入力バッファ
回路１２と、外部電源電位を受けて、内部降圧電源電位
ＶｃｃｐおよびＶｃｃｓを出力する内部降圧回路２９と
を含む。
【００３３】すなわち、上記の構成においては、たとえ
ば、メモリセルアレイ２ａ中のメモリセルから読出され
たデータは、Ｉ／Ｏ線により相補信号として伝達され、
プリアンプ回路７ａにより増幅され、それを受けたリー
ドドライバ回路８ａは、内部データ読出線ＲＤＡ０の電
位を読出データに対応して相補電位に駆動し、ドライバ
回路１１は、内部データ読出線ＲＤＡ０により伝達され
た信号を受けて、データ読出線ＲＤＰの電位を駆動す
る。以上のようにして、メモリセルからの読出データは
出力バッファ１３まで低振幅伝送され、データ読出時間
の高速化が図られる。データ読出線ＲＤＰにより伝達さ
れた読出データは、出力バッファ回路１３において初め
て大振幅に増幅され、入出力端子ＤＱに出力される。す
なわち、プリアンプ／書込バッファ回路７ａ、リードド
ライバ回路８ａおよびドライバ回路１１は、リピータと
して動作する。
ば、メモリセルアレイ２ａ中のメモリセルから読出され
たデータは、Ｉ／Ｏ線により相補信号として伝達され、
プリアンプ回路７ａにより増幅され、それを受けたリー
ドドライバ回路８ａは、内部データ読出線ＲＤＡ０の電
位を読出データに対応して相補電位に駆動し、ドライバ
回路１１は、内部データ読出線ＲＤＡ０により伝達され
た信号を受けて、データ読出線ＲＤＰの電位を駆動す
る。以上のようにして、メモリセルからの読出データは
出力バッファ１３まで低振幅伝送され、データ読出時間
の高速化が図られる。データ読出線ＲＤＰにより伝達さ
れた読出データは、出力バッファ回路１３において初め
て大振幅に増幅され、入出力端子ＤＱに出力される。す
なわち、プリアンプ／書込バッファ回路７ａ、リードド
ライバ回路８ａおよびドライバ回路１１は、リピータと
して動作する。
【００３４】図２は、図１に示した半導体記憶装置１０
００におけるメモリセルアレイ２ｂおよびそれに接続す
るプリアンプ／書込バッファ回路７ｅ〜７ｈおよびリー
ドドライバ回路８ｅ〜８ｈの構成を示す概略ブロック図
である。
００におけるメモリセルアレイ２ｂおよびそれに接続す
るプリアンプ／書込バッファ回路７ｅ〜７ｈおよびリー
ドドライバ回路８ｅ〜８ｈの構成を示す概略ブロック図
である。
【００３５】メモリセルアレイ２ｂは、外部からのアド
レス信号に応じて、対応するワード線を選択する行デコ
ーダ１５と、行デコーダ１５により駆動されるワード線
１６と、ワード線１６およびビット線対ＢＬおよび／Ｂ
Ｌの交点に存在するメモリセル１９と、読出動作におい
てビット線対ＢＬおよび／ＢＬ間に生じる微小電位差を
増幅するセンスアンプ１７と、センスアンプ１７の出力
を伝達するセグメントＩＯ線ＳＩＯおよび／ＳＩＯと、
セグメントＩＯ線ＳＩＯおよび／ＳＩＯとグローバルＩ
Ｏ線ＧＩＯおよび／ＧＩＯとの接続を開閉するスイッチ
回路１８を含む。
レス信号に応じて、対応するワード線を選択する行デコ
ーダ１５と、行デコーダ１５により駆動されるワード線
１６と、ワード線１６およびビット線対ＢＬおよび／Ｂ
Ｌの交点に存在するメモリセル１９と、読出動作におい
てビット線対ＢＬおよび／ＢＬ間に生じる微小電位差を
増幅するセンスアンプ１７と、センスアンプ１７の出力
を伝達するセグメントＩＯ線ＳＩＯおよび／ＳＩＯと、
セグメントＩＯ線ＳＩＯおよび／ＳＩＯとグローバルＩ
Ｏ線ＧＩＯおよび／ＧＩＯとの接続を開閉するスイッチ
回路１８を含む。
【００３６】メモリセルアレイ２ｂは、さらに、外部か
ら与えられたアドレス信号に応じて、対応するグローバ
ルＩＯ線ＧＩＯおよび／ＧＩＯを選択する信号ＣＡ＜１
１＞およびＣＡ＜１０＞を受けるＮＡＮＤ回路１３１
と、ＮＡＮＤ回路１３１の出力を受けて反転回路１３９
と、反転回路１３９の出力と、Ｉ／Ｏ線対イコライズ信
号ＥＱｉを受けるＡＮＤ回路１３５と、ＡＮＤ回路１３
５の出力に応じて、グローバルＩＯ線対ＧＩＯおよび／
ＧＩＯを短絡して、イコライズ動作を行なうＮチャネル
ＭＯＳトランジスタ１４３とを含む。
ら与えられたアドレス信号に応じて、対応するグローバ
ルＩＯ線ＧＩＯおよび／ＧＩＯを選択する信号ＣＡ＜１
１＞およびＣＡ＜１０＞を受けるＮＡＮＤ回路１３１
と、ＮＡＮＤ回路１３１の出力を受けて反転回路１３９
と、反転回路１３９の出力と、Ｉ／Ｏ線対イコライズ信
号ＥＱｉを受けるＡＮＤ回路１３５と、ＡＮＤ回路１３
５の出力に応じて、グローバルＩＯ線対ＧＩＯおよび／
ＧＩＯを短絡して、イコライズ動作を行なうＮチャネル
ＭＯＳトランジスタ１４３とを含む。
【００３７】ＮチャネルＭＯＳトランジスタ１４３によ
りイコライズされるグローバルＩＯ線対ＧＩＯおよび／
ＧＩＯにより伝達された読出データは、プリアンプ／書
込バッファ回路７ｅにより増幅され、それを受けたリー
ドドライバ回路８ｅにより、内部データ読出線ＲＤＡ１
に伝達される。
りイコライズされるグローバルＩＯ線対ＧＩＯおよび／
ＧＩＯにより伝達された読出データは、プリアンプ／書
込バッファ回路７ｅにより増幅され、それを受けたリー
ドドライバ回路８ｅにより、内部データ読出線ＲＤＡ１
に伝達される。
【００３８】図２に示した、メモリセルアレイ２ｂにお
いては、プリアンプ／書込バッファ回路７ｆ〜７ｈに接
続するグローバルＩＯ線ＧＩＯおよび／ＧＩＯに対応し
て、それぞれプリアンプ／書込バッファ回路７ｅにおけ
るのと同様なイコライズ動作を行なうＮチャネルＭＯＳ
トランジスタ１４４〜１４６が存在する。たとえば、Ｎ
チャネルＭＯＳトランジスタ１４４のゲートには、内部
列アドレス信号ＣＡ＜１１＞および／ＣＡ＜１０＞をＮ
ＡＮＤ回路１３２および１４０を介して一方の入力に受
け、ＥＱｉ信号を他方の入力に受けるＡＮＤ回路１３６
の出力が接続する。
いては、プリアンプ／書込バッファ回路７ｆ〜７ｈに接
続するグローバルＩＯ線ＧＩＯおよび／ＧＩＯに対応し
て、それぞれプリアンプ／書込バッファ回路７ｅにおけ
るのと同様なイコライズ動作を行なうＮチャネルＭＯＳ
トランジスタ１４４〜１４６が存在する。たとえば、Ｎ
チャネルＭＯＳトランジスタ１４４のゲートには、内部
列アドレス信号ＣＡ＜１１＞および／ＣＡ＜１０＞をＮ
ＡＮＤ回路１３２および１４０を介して一方の入力に受
け、ＥＱｉ信号を他方の入力に受けるＡＮＤ回路１３６
の出力が接続する。
【００３９】次に、その動作について簡単に説明する。
外部アドレス信号の変化をＡＴＤ発生回路４が検知し、
ＡＴＤ信号を出力すると、それに応じてＩＯＥＱ発生回
路６からイコライズ信号ＥＱｉが出力される。これに応
じて、たとえば、内部列アドレス信号ＣＡ＜１１＞およ
びＣＡ＜１０＞がともに“Ｈ”レベルとなっていると、
対応するＮチャネルＭＯＳトランジスタ１４３が導通状
態となり、グローバルＩＯ線ＧＩＯおよび／ＧＩＯがイ
コライズされる。
外部アドレス信号の変化をＡＴＤ発生回路４が検知し、
ＡＴＤ信号を出力すると、それに応じてＩＯＥＱ発生回
路６からイコライズ信号ＥＱｉが出力される。これに応
じて、たとえば、内部列アドレス信号ＣＡ＜１１＞およ
びＣＡ＜１０＞がともに“Ｈ”レベルとなっていると、
対応するＮチャネルＭＯＳトランジスタ１４３が導通状
態となり、グローバルＩＯ線ＧＩＯおよび／ＧＩＯがイ
コライズされる。
【００４０】一方、外部アドレス信号に応じて、行デコ
ーダ１５は、対応するワード線１６を“Ｈ”レベルと
し、それに応じてメモリセル１９が選択される。メモリ
セル１９に記憶されていた記憶情報に応じて、ビット線
対ＢＬおよび／ＢＬ間に生じた電位差がセンスアンプ１
７により増幅され、セグメントＩＯ線対ＳＩＯおよび／
ＳＩＯに出力される。
ーダ１５は、対応するワード線１６を“Ｈ”レベルと
し、それに応じてメモリセル１９が選択される。メモリ
セル１９に記憶されていた記憶情報に応じて、ビット線
対ＢＬおよび／ＢＬ間に生じた電位差がセンスアンプ１
７により増幅され、セグメントＩＯ線対ＳＩＯおよび／
ＳＩＯに出力される。
【００４１】Ｉ／Ｏ線対イコライズ信号ＥＱｉの不活性
化に伴い、ＮチャネルＭＯＳトランジスタ１４３は遮断
状態となり、スイッチ回路１８が導通状態となって、セ
グメントＩＯ線対ＳＩＯおよび／ＳＩＯに生じている電
位差が、グローバルＩＯ線対ＧＩＯおよび／ＧＩＯに伝
達される。グローバルＩＯ線対ＧＩＯおよび／ＧＩＯの
電位差は、プリアンプ／書込バッファ回路７ｅにより増
幅される。
化に伴い、ＮチャネルＭＯＳトランジスタ１４３は遮断
状態となり、スイッチ回路１８が導通状態となって、セ
グメントＩＯ線対ＳＩＯおよび／ＳＩＯに生じている電
位差が、グローバルＩＯ線対ＧＩＯおよび／ＧＩＯに伝
達される。グローバルＩＯ線対ＧＩＯおよび／ＧＩＯの
電位差は、プリアンプ／書込バッファ回路７ｅにより増
幅される。
【００４２】プリアンプ／書込バッファ回路７ｅにより
増幅された読出データは、リードドライバ回路８ｅによ
り、内部データ読出線対ＲＤＡ１に伝達され、ドライバ
回路１１によりデータ読出線対ＲＤＰに伝達される。出
力バッファ回路３は、データ読出線対ＲＤＰの電位差に
応じて、対応する出力信号を、入出力端子ＤＱに出力す
る。
増幅された読出データは、リードドライバ回路８ｅによ
り、内部データ読出線対ＲＤＡ１に伝達され、ドライバ
回路１１によりデータ読出線対ＲＤＰに伝達される。出
力バッファ回路３は、データ読出線対ＲＤＰの電位差に
応じて、対応する出力信号を、入出力端子ＤＱに出力す
る。
【００４３】以上の読出動作の説明においては、メモリ
セルから読出されたデータを、出力バッファ回路１３ま
で、相補信号として、低振幅多段伝送する構成について
説明した。しかしながら、読出されたデータを出力バッ
ファ回路まで伝達する方法としては、このような相補構
成の読出データ線に限定されるわけではなく、単一のデ
ータ線、いわゆるシングルデータ線による伝送であって
もよい。
セルから読出されたデータを、出力バッファ回路１３ま
で、相補信号として、低振幅多段伝送する構成について
説明した。しかしながら、読出されたデータを出力バッ
ファ回路まで伝達する方法としては、このような相補構
成の読出データ線に限定されるわけではなく、単一のデ
ータ線、いわゆるシングルデータ線による伝送であって
もよい。
【００４４】そこで、まず本発明の実施の形態１とし
て、Ｉ／Ｏ線対の電位差を受けて、シングルデータ線の
電位を対応する電位レベルに駆動するプリアンプ回路１
００の構成について以下説明する。
て、Ｉ／Ｏ線対の電位差を受けて、シングルデータ線の
電位を対応する電位レベルに駆動するプリアンプ回路１
００の構成について以下説明する。
【００４５】図３は、本発明の実施の形態１のプリアン
プ回路１００の構成を示す回路図である。
プ回路１００の構成を示す回路図である。
【００４６】プリアンプ回路１００は、Ｉ／Ｏ線対を入
力として受ける差動増幅回路１０２と、差動増幅回路１
０２の出力とデータ線の間に接続され、ゲートに電源電
位Ｖｃｃを受けるＮチャネルＭＯＳトランジスタ１０６
と、電源電位Ｖｃｃとデータ線（ＤＡＴＡ線）との間に
接続され、ゲートにプリチャージ信号を受けるＰチャネ
ルＭＯＳトランジスタ１０４とを含む。
力として受ける差動増幅回路１０２と、差動増幅回路１
０２の出力とデータ線の間に接続され、ゲートに電源電
位Ｖｃｃを受けるＮチャネルＭＯＳトランジスタ１０６
と、電源電位Ｖｃｃとデータ線（ＤＡＴＡ線）との間に
接続され、ゲートにプリチャージ信号を受けるＰチャネ
ルＭＯＳトランジスタ１０４とを含む。
【００４７】まず、データ線は、ＰチャネルＭＯＳトラ
ンジスタ１０４が、プリチャージ信号に応じて、導通状
態となることにより、“Ｈ”レベル、すなわち電位Ｖｃ
ｃにプリチャージされる。
ンジスタ１０４が、プリチャージ信号に応じて、導通状
態となることにより、“Ｈ”レベル、すなわち電位Ｖｃ
ｃにプリチャージされる。
【００４８】読出データに応じて、変化したＩ／Ｏ線対
の電位を受けて、差動増幅回路１０２が出力する電位レ
ベルが“Ｈ”レベルの場合、ＮチャネルＭＯＳトランジ
スタ１０６は遮断状態である。したがって、データ線の
電位は、“Ｈ”レベルに保持される。
の電位を受けて、差動増幅回路１０２が出力する電位レ
ベルが“Ｈ”レベルの場合、ＮチャネルＭＯＳトランジ
スタ１０６は遮断状態である。したがって、データ線の
電位は、“Ｈ”レベルに保持される。
【００４９】一方、差動増幅回路１０２の出力レベル
が、“Ｌ”レベルである場合は、ＮチャネルＭＯＳトラ
ンジスタ１０６は導通状態となり、データ線にプリチャ
ージされていた電荷が放電され、データ線の電位は
“Ｌ”レベルに変化する。
が、“Ｌ”レベルである場合は、ＮチャネルＭＯＳトラ
ンジスタ１０６は導通状態となり、データ線にプリチャ
ージされていた電荷が放電され、データ線の電位は
“Ｌ”レベルに変化する。
【００５０】このとき、ＮチャネルＭＯＳトランジスタ
１０６のしきい値電圧をＶｔｈ（ｎ）とし、差動増幅回
路１０２の出力信号の電位レベルをＶｏｕｔとすると、
ＮチャネルＭＯＳトランジスタ１０６が導通状態となる
ためには、以下の関係が満たされる必要がある。
１０６のしきい値電圧をＶｔｈ（ｎ）とし、差動増幅回
路１０２の出力信号の電位レベルをＶｏｕｔとすると、
ＮチャネルＭＯＳトランジスタ１０６が導通状態となる
ためには、以下の関係が満たされる必要がある。
【００５１】 Ｖｏｕｔ＜Ｖｃｃ−Ｖｔｈ（ｎ） …（１） すなわち、差動増幅回路１０２の出力Ｖｏｕｔが、 Ｖｃｃ−Ｖｔｈ（ｎ）＜Ｖｏｕｔ≦Ｖｃｃ …（２） の範囲である間は、ＮチャネルＭＯＳトランジスタ１０
６は遮断状態であって、データ線の電位は“Ｈ”レベル
に保持されることになる。
６は遮断状態であって、データ線の電位は“Ｈ”レベル
に保持されることになる。
【００５２】つまり、差動増幅回路１０２の構成の非対
称性や製造ばらつきにより発生するオフセットが存在す
る場合でも、すなわち、Ｉ／Ｏ線対の電位差が十分小さ
く差動増幅回路１０２の出力が読出データに対して反転
している場合でも、データ線の電位と差動増幅回路１０
２の電位の差がＮチャネルＭＯＳトランジスタ１０６の
しきい値電圧Ｖｔｈ（ｎ）を超えるまではデータ線のデ
ータは変化しない。
称性や製造ばらつきにより発生するオフセットが存在す
る場合でも、すなわち、Ｉ／Ｏ線対の電位差が十分小さ
く差動増幅回路１０２の出力が読出データに対して反転
している場合でも、データ線の電位と差動増幅回路１０
２の電位の差がＮチャネルＭＯＳトランジスタ１０６の
しきい値電圧Ｖｔｈ（ｎ）を超えるまではデータ線のデ
ータは変化しない。
【００５３】したがって、Ｉ／Ｏ線対の電位差が読出デ
ータに対応して、所定の値以上に変化するまでは、デー
タ線の電位は変化を開始しないことになる。つまり、プ
リアンプ回路１００の構成により、オフセットによる誤
動作やＩ／Ｏ線対のイコライズ不足から起こるインバリ
ットデータの増幅が発生することを防止することが可能
である。
ータに対応して、所定の値以上に変化するまでは、デー
タ線の電位は変化を開始しないことになる。つまり、プ
リアンプ回路１００の構成により、オフセットによる誤
動作やＩ／Ｏ線対のイコライズ不足から起こるインバリ
ットデータの増幅が発生することを防止することが可能
である。
【００５４】図４は、図３に示した実施の形態１のプリ
アンプ回路１００の変形例である。プリアンプ回路１０
０では、データ線をプリチャージした後、何らかの原因
でデータ線の電荷の放電が起こった場合、このデータ線
の電位を入力として受ける回路は、上記電流リークによ
り生じたデータ線の電位変化を検知して誤った動作をし
てしまう恐れがある。
アンプ回路１００の変形例である。プリアンプ回路１０
０では、データ線をプリチャージした後、何らかの原因
でデータ線の電荷の放電が起こった場合、このデータ線
の電位を入力として受ける回路は、上記電流リークによ
り生じたデータ線の電位変化を検知して誤った動作をし
てしまう恐れがある。
【００５５】そこで、プリアンプ回路１２０では、デー
タ線のプリチャージが終了した後、データ線が完全に電
気的にフローティング状態となってしまうことを防止す
るために、プリアンプ回路１００にさらにＮチャネルＭ
ＯＳトランジスタ１２８を付加している。
タ線のプリチャージが終了した後、データ線が完全に電
気的にフローティング状態となってしまうことを防止す
るために、プリアンプ回路１００にさらにＮチャネルＭ
ＯＳトランジスタ１２８を付加している。
【００５６】すなわち、プリアンプ回路１２０は、プリ
アンプ回路１００の構成に加えて、データ線と電源電位
Ｖｃｃとの間に接続され、ゲートに差動増幅回路１２２
の出力を受けるＮチャネルＭＯＳトランジスタ１２８を
含む。
アンプ回路１００の構成に加えて、データ線と電源電位
Ｖｃｃとの間に接続され、ゲートに差動増幅回路１２２
の出力を受けるＮチャネルＭＯＳトランジスタ１２８を
含む。
【００５７】プリアンプ回路１２０は、上記のような構
成となっているので、ＮチャネルＭＯＳトランジスタ１
２８のしきい値電圧をＶｔｈとすると、差動増幅回路１
２２が“Ｈ”レベルを出力している場合、データ線の出
力がＶｃｃ−Ｖｔｈ以下になると、ＮチャネルＭＯＳト
ランジスタ１２８が導通状態となって、データ線が充電
される。したがって、データ線の電位は、Ｖｃｃ−Ｖｔ
ｈ以下になることがない。
成となっているので、ＮチャネルＭＯＳトランジスタ１
２８のしきい値電圧をＶｔｈとすると、差動増幅回路１
２２が“Ｈ”レベルを出力している場合、データ線の出
力がＶｃｃ−Ｖｔｈ以下になると、ＮチャネルＭＯＳト
ランジスタ１２８が導通状態となって、データ線が充電
される。したがって、データ線の電位は、Ｖｃｃ−Ｖｔ
ｈ以下になることがない。
【００５８】一方、差動増幅回路１２２の出力電位が
“Ｌ”レベルである場合は、ＮチャネルＭＯＳトランジ
スタ１２８は常に遮断状態である。この場合、データ線
にリーク電流が生じてその電位レベルが“Ｌ”レベルに
向かって変化したとしても、出力されるべき電位レベル
がもともと“Ｌ”レベルであるため、問題は生じない。
“Ｌ”レベルである場合は、ＮチャネルＭＯＳトランジ
スタ１２８は常に遮断状態である。この場合、データ線
にリーク電流が生じてその電位レベルが“Ｌ”レベルに
向かって変化したとしても、出力されるべき電位レベル
がもともと“Ｌ”レベルであるため、問題は生じない。
【００５９】つまり、プリアンプ回路１２０の構成とす
ることで、たとえデータ線にリーク電流が生じる場合で
も、データ線の電位レベルを入力とする回路が誤動作を
起こすことを防止することが可能である。
ることで、たとえデータ線にリーク電流が生じる場合で
も、データ線の電位レベルを入力とする回路が誤動作を
起こすことを防止することが可能である。
【００６０】以上は、シングルデータ線にデータを出力
するプリアンプ回路の構成について説明をした。以下、
上記構成を、相補データを出力するプリアンプ回路に適
用した変形例を説明する。
するプリアンプ回路の構成について説明をした。以下、
上記構成を、相補データを出力するプリアンプ回路に適
用した変形例を説明する。
【００６１】プリアンプ回路１４０は、Ｉ／Ｏ線対の電
位を入力として受ける差動増幅回路１４２と、差動増幅
回路１４２とデータ線との間に接続され、ゲートに電源
電位Ｖｃｃを受けるＮチャネルＭＯＳトランジスタ１４
６と、データ線と電源電位Ｖｃｃとの間に接続され、ゲ
ートにプリチャージ信号を受けるＰチャネルＭＯＳトラ
ンジスタ１４４と、Ｉ／Ｏ線対の電位を入力として受け
る差動増幅回路１５２と、差動増幅回路１５２の出力と
／データ線との間に接続されゲートに電源電位Ｖｃｃを
受けるＮチャネルＭＯＳトランジスタ１５６と、／デー
タ線と電源電位Ｖｃｃとの間に接続され、ゲートにプリ
チャージ信号を受けるＰチャネルＭＯＳトランジスタ１
５４と、電源電位Ｖｃｃとデータ線との間に接続され、
ゲートに差動増幅回路１５２の出力を受けるＰチャネル
ＭＯＳトランジスタ１４８と、電源電位Ｖｃｃと／デー
タ線との間に接続され、ゲートに差動増幅回路１４２の
出力を受けるＰチャネルＭＯＳトランジスタ１５８とを
含む。
位を入力として受ける差動増幅回路１４２と、差動増幅
回路１４２とデータ線との間に接続され、ゲートに電源
電位Ｖｃｃを受けるＮチャネルＭＯＳトランジスタ１４
６と、データ線と電源電位Ｖｃｃとの間に接続され、ゲ
ートにプリチャージ信号を受けるＰチャネルＭＯＳトラ
ンジスタ１４４と、Ｉ／Ｏ線対の電位を入力として受け
る差動増幅回路１５２と、差動増幅回路１５２の出力と
／データ線との間に接続されゲートに電源電位Ｖｃｃを
受けるＮチャネルＭＯＳトランジスタ１５６と、／デー
タ線と電源電位Ｖｃｃとの間に接続され、ゲートにプリ
チャージ信号を受けるＰチャネルＭＯＳトランジスタ１
５４と、電源電位Ｖｃｃとデータ線との間に接続され、
ゲートに差動増幅回路１５２の出力を受けるＰチャネル
ＭＯＳトランジスタ１４８と、電源電位Ｖｃｃと／デー
タ線との間に接続され、ゲートに差動増幅回路１４２の
出力を受けるＰチャネルＭＯＳトランジスタ１５８とを
含む。
【００６２】すなわち、プリアンプ回路１４０は、Ｎチ
ャネルＭＯＳトランジスタ１２８が、ＰチャネルＭＯＳ
トランジスタ１４８または１５８となっている点を除い
ては、プリアンプ回路１２０を相補出力となるように２
つ対称に組合せた構成となっている。
ャネルＭＯＳトランジスタ１２８が、ＰチャネルＭＯＳ
トランジスタ１４８または１５８となっている点を除い
ては、プリアンプ回路１２０を相補出力となるように２
つ対称に組合せた構成となっている。
【００６３】ＮチャネルＭＯＳトランジスタ１４６およ
び１５６のしきい値電圧をＶｔｈ（ｎ）とすると、図３
に示したプリアンプ回路１００と同様、Ｉ／Ｏ線対の電
位差に応じて、“Ｌ”レベルを出力するべき差動増幅回
路１４２および１５２のうちのいずれか一方の出力が、
Ｖｃｃ−Ｖｔｈ（ｎ）以下となるまでは、対応するデー
タ線または／データ線の電位は、予めプリチャージされ
ている電位である“Ｈ”レベルから変化をしない。
び１５６のしきい値電圧をＶｔｈ（ｎ）とすると、図３
に示したプリアンプ回路１００と同様、Ｉ／Ｏ線対の電
位差に応じて、“Ｌ”レベルを出力するべき差動増幅回
路１４２および１５２のうちのいずれか一方の出力が、
Ｖｃｃ−Ｖｔｈ（ｎ）以下となるまでは、対応するデー
タ線または／データ線の電位は、予めプリチャージされ
ている電位である“Ｈ”レベルから変化をしない。
【００６４】ここで、たとえば差動増幅回路１４２が
“Ｈ”レベルを、差動増幅回路１５２が“Ｌ”レベルを
出力するものとする。このとき、ＰチャネルＭＯＳトラ
ンジスタ１４８は、ゲートに“Ｌ”レベルの信号を受け
るので、導通状態となり、データ線は“Ｈ”レベルに保
持される。一方、ゲートに“Ｈ”レベルの信号を受ける
ＰチャネルＭＯＳトランジスタ１５８は遮断状態とな
る。したがって、“Ｈ”レベルの信号が出力されるべき
データ線にリーク電流等が存在する場合でも、データ線
の電位は“Ｈ”レベルに保持される。
“Ｈ”レベルを、差動増幅回路１５２が“Ｌ”レベルを
出力するものとする。このとき、ＰチャネルＭＯＳトラ
ンジスタ１４８は、ゲートに“Ｌ”レベルの信号を受け
るので、導通状態となり、データ線は“Ｈ”レベルに保
持される。一方、ゲートに“Ｈ”レベルの信号を受ける
ＰチャネルＭＯＳトランジスタ１５８は遮断状態とな
る。したがって、“Ｈ”レベルの信号が出力されるべき
データ線にリーク電流等が存在する場合でも、データ線
の電位は“Ｈ”レベルに保持される。
【００６５】一方、“Ｌ”レベルが出力されるべき／デ
ータ線（／ＤＡＴＡ線）と、電源電位Ｖｃｃとの接続を
開閉するＰチャネルＭＯＳトランジスタ１５８は遮断状
態であるので、／データ線にリーク電流等が存在する場
合は、プリチャージが終了後、／データ線の電位はプリ
チャージ電位の“Ｈ”レベルから次第に“Ｌ”レベルに
向かって変化を始める。しかしながら、／データ線に
は、“Ｌ”レベルが出力されるので、この場合リーク電
流の存在は問題とならない。
ータ線（／ＤＡＴＡ線）と、電源電位Ｖｃｃとの接続を
開閉するＰチャネルＭＯＳトランジスタ１５８は遮断状
態であるので、／データ線にリーク電流等が存在する場
合は、プリチャージが終了後、／データ線の電位はプリ
チャージ電位の“Ｈ”レベルから次第に“Ｌ”レベルに
向かって変化を始める。しかしながら、／データ線に
は、“Ｌ”レベルが出力されるので、この場合リーク電
流の存在は問題とならない。
【００６６】以上のように、プリアンプ回路１４０にお
いては、データ線および／データ線が“Ｈ”レベルにプ
リチャージされた後、“Ｌ”レベルを出力するべき差動
増幅回路１５２の出力レベルが、Ｖｃｃ−Ｖｔｈ（ｎ）
以下になるまで／データ線の電位が変化を始めない。こ
れに加えて、“Ｈ”レベルを出力するべき差動増幅回路
１４２の出力を受けるデータ線の電位は、ＰチャネルＭ
ＯＳトランジスタ１４８が導通状態となることで、
“Ｈ”レベルに保持されるので、たとえデータ線にリー
ク電流が存在する場合でも、誤ったデータが出力される
ことがない。
いては、データ線および／データ線が“Ｈ”レベルにプ
リチャージされた後、“Ｌ”レベルを出力するべき差動
増幅回路１５２の出力レベルが、Ｖｃｃ−Ｖｔｈ（ｎ）
以下になるまで／データ線の電位が変化を始めない。こ
れに加えて、“Ｈ”レベルを出力するべき差動増幅回路
１４２の出力を受けるデータ線の電位は、ＰチャネルＭ
ＯＳトランジスタ１４８が導通状態となることで、
“Ｈ”レベルに保持されるので、たとえデータ線にリー
ク電流が存在する場合でも、誤ったデータが出力される
ことがない。
【００６７】さらに、プリアンプ回路１４０において
は、互いに相補な信号が出力されることを利用して、デ
ータ線あるいは／データ線の電位を“Ｈ”レベルに保持
するトランジスタとして、プリアンプ回路１２０におい
てはＮチャネルＭＯＳトランジスタであったのに対し、
ＰチャネルＭＯＳトランジスタ１４８および１５８を用
いることができる。したがって、“Ｈ”レベルが出力さ
れるべきデータ線または／データ線の電位は、電源電位
Ｖｃｃからトランジスタのしきい値電圧分降下すること
なく、“Ｈ”レベルに保持される。
は、互いに相補な信号が出力されることを利用して、デ
ータ線あるいは／データ線の電位を“Ｈ”レベルに保持
するトランジスタとして、プリアンプ回路１２０におい
てはＮチャネルＭＯＳトランジスタであったのに対し、
ＰチャネルＭＯＳトランジスタ１４８および１５８を用
いることができる。したがって、“Ｈ”レベルが出力さ
れるべきデータ線または／データ線の電位は、電源電位
Ｖｃｃからトランジスタのしきい値電圧分降下すること
なく、“Ｈ”レベルに保持される。
【００６８】したがって、図５に示したプリアンプ回路
１４０を、図２に示したプリアンプ／書込バッファ回路
７ｅ〜７ｈ等に用いることで、プリアンプの非対称性か
らくるオフセットや、プロセス的なばらつきからくるオ
フセットによる誤動作およびＩ／Ｏ線対のイコライズ不
足から起こるインバリットデータの増幅等が発生するこ
とを防止することが可能となる。
１４０を、図２に示したプリアンプ／書込バッファ回路
７ｅ〜７ｈ等に用いることで、プリアンプの非対称性か
らくるオフセットや、プロセス的なばらつきからくるオ
フセットによる誤動作およびＩ／Ｏ線対のイコライズ不
足から起こるインバリットデータの増幅等が発生するこ
とを防止することが可能となる。
【００６９】［実施の形態２］実施の形態１において
は、差動増幅回路からの出力が、その非対称性やプロセ
ス的なばらつきから生じるオフセットによって誤動作し
たり、Ｉ／Ｏ線対のイコライズ不足から起こるインバリ
ットデータの増幅が発生することを防止するために、差
動増幅回路の出力とデータ線との間に、ゲートに電源電
位Ｖｃｃを受けるＮチャネルＭＯＳトランジスタを接続
した。
は、差動増幅回路からの出力が、その非対称性やプロセ
ス的なばらつきから生じるオフセットによって誤動作し
たり、Ｉ／Ｏ線対のイコライズ不足から起こるインバリ
ットデータの増幅が発生することを防止するために、差
動増幅回路の出力とデータ線との間に、ゲートに電源電
位Ｖｃｃを受けるＮチャネルＭＯＳトランジスタを接続
した。
【００７０】しかしながら、上記のような構成では、
“Ｈ”レベルにプリチャージされているデータ線の電位
と差動増幅回路の出力電位との差が上記ＮチャネルＭＯ
Ｓトランジスタのしきい値電圧であるＶｔｈ（ｎ）以上
となるまでデータ線の電位が変化を始めない。
“Ｈ”レベルにプリチャージされているデータ線の電位
と差動増幅回路の出力電位との差が上記ＮチャネルＭＯ
Ｓトランジスタのしきい値電圧であるＶｔｈ（ｎ）以上
となるまでデータ線の電位が変化を始めない。
【００７１】しかしながら、回路設計上は上記出力電位
に加えられる制限を自由に設定したい場合が生じる。
に加えられる制限を自由に設定したい場合が生じる。
【００７２】実施の形態２では、出力電位変化がＶｔｈ
（ｎ）以上でなければならないという上記制限のないプ
リアンプ回路を提供する。
（ｎ）以上でなければならないという上記制限のないプ
リアンプ回路を提供する。
【００７３】図６は、第２の実施の形態のプリアンプ回
路２００の構成を示す回路図である。
路２００の構成を示す回路図である。
【００７４】プリアンプ回路２００は、Ｉ／Ｏ線対の電
位を入力として受ける差動増幅回路２０２と、差動増幅
回路２０２の出力とデータ線との間に接続され、ゲート
に基準電位ＶＲＥＦを受けるＮチャネルＭＯＳトランジ
スタ２０６と、データ線と電源電位Ｖｃｃとの間に接続
され、ゲートにプリチャージ信号を受けるＰチャネルＭ
ＯＳトランジスタ２０４とを含む。
位を入力として受ける差動増幅回路２０２と、差動増幅
回路２０２の出力とデータ線との間に接続され、ゲート
に基準電位ＶＲＥＦを受けるＮチャネルＭＯＳトランジ
スタ２０６と、データ線と電源電位Ｖｃｃとの間に接続
され、ゲートにプリチャージ信号を受けるＰチャネルＭ
ＯＳトランジスタ２０４とを含む。
【００７５】すなわち、プリアンプ回路２００は、プリ
アンプ回路１００の構成において、ＮチャネルＭＯＳト
ランジスタ１０６のゲートが受ける電位を電源電位Ｖｃ
ｃから基準電位ＶＲＥＦに変更したものとなっている。
アンプ回路１００の構成において、ＮチャネルＭＯＳト
ランジスタ１０６のゲートが受ける電位を電源電位Ｖｃ
ｃから基準電位ＶＲＥＦに変更したものとなっている。
【００７６】ここでたとえば、 ＶＲＥＦ＝Ｖｃｃ＋ΔＶ …（３） であるものとする。このとき、データ線が“Ｈ”レベ
ル、すなわち、電源電位Ｖｃｃにプリチャージされてい
る場合を考えると、ＮチャネルＭＯＳトランジスタ２０
６のしきい値電圧をＶｔｈ（ｎ）、差動増幅回路２０２
の出力電位をＶｏｕｔとするとき、 Ｖｔｈ（ｎ）＜（Ｖｃｃ＋ΔＶ）−Ｖｏｕｔ …（４） が満たされるとき、ＮチャネルＭＯＳトランジスタ２０
６は導通状態となる。このことは、言い換えると Ｖｏｕｔ＜Ｖｃｃ−（Ｖｔｈ（ｎ）−ΔＶ） …（５） となったときにデータ線の電位が“Ｌ”レベルとなるよ
うに放電が開始されることを意味する。
ル、すなわち、電源電位Ｖｃｃにプリチャージされてい
る場合を考えると、ＮチャネルＭＯＳトランジスタ２０
６のしきい値電圧をＶｔｈ（ｎ）、差動増幅回路２０２
の出力電位をＶｏｕｔとするとき、 Ｖｔｈ（ｎ）＜（Ｖｃｃ＋ΔＶ）−Ｖｏｕｔ …（４） が満たされるとき、ＮチャネルＭＯＳトランジスタ２０
６は導通状態となる。このことは、言い換えると Ｖｏｕｔ＜Ｖｃｃ−（Ｖｔｈ（ｎ）−ΔＶ） …（５） となったときにデータ線の電位が“Ｌ”レベルとなるよ
うに放電が開始されることを意味する。
【００７７】式（５）と式（１）とを比較すると、出力
電位の変化に対する制限がＶｔｈ（ｎ）から（Ｖｔｈ
（ｎ）−ΔＶ）となって、より小さな値となっているこ
とがわかる。したがってＮチャネルＭＯＳトランジスタ
２０６のゲートに印加する電位ＶＲＥＦを電源電位Ｖｃ
ｃよりも大きくすることで、データ線の電位と差動増幅
回路２０２との電位の差がより小さい段階で、データ線
の電位が変化する構成とすることが可能である。
電位の変化に対する制限がＶｔｈ（ｎ）から（Ｖｔｈ
（ｎ）−ΔＶ）となって、より小さな値となっているこ
とがわかる。したがってＮチャネルＭＯＳトランジスタ
２０６のゲートに印加する電位ＶＲＥＦを電源電位Ｖｃ
ｃよりも大きくすることで、データ線の電位と差動増幅
回路２０２との電位の差がより小さい段階で、データ線
の電位が変化する構成とすることが可能である。
【００７８】以上のような構成により、電位ＶＲＥＦを
適当な値に設定することで、データ線電位の変化が始ま
るための差動増幅回路２０２の出力電位に課される制限
を自由な値に設定することが可能となるとともに、実施
の形態１におけるのと同様オフセット電位により生ずる
誤動作やインバリットデータの増幅を防止することも可
能となる。
適当な値に設定することで、データ線電位の変化が始ま
るための差動増幅回路２０２の出力電位に課される制限
を自由な値に設定することが可能となるとともに、実施
の形態１におけるのと同様オフセット電位により生ずる
誤動作やインバリットデータの増幅を防止することも可
能となる。
【００７９】なお、上記の説明では、ＮチャネルＭＯＳ
トランジスタ２０６のゲートに印加される電位ＶＲＥＦ
が電源電位Ｖｃｃよりも大きな場合を例として説明した
が、もちろん電源電位Ｖｃｃよりも低い電位とすること
で、差動増幅回路２０２の出力電位に対する制限をより
大きくすることも可能である。
トランジスタ２０６のゲートに印加される電位ＶＲＥＦ
が電源電位Ｖｃｃよりも大きな場合を例として説明した
が、もちろん電源電位Ｖｃｃよりも低い電位とすること
で、差動増幅回路２０２の出力電位に対する制限をより
大きくすることも可能である。
【００８０】図７に、第２の実施の形態のプリアンプ回
路２００の変形例であるプリアンプ回路２２０の構成を
示す。
路２００の変形例であるプリアンプ回路２２０の構成を
示す。
【００８１】プリアンプ回路２２０の構成は、図４に示
したプリアンプ回路１２０の構成において、Ｎチャネル
ＭＯＳトランジスタ１２６のゲートに印加される電位が
電源電位Ｖｃｃから基準電位ＶＲＥＦと変化している構
成となっている。その他の点は、プリアンプ回路１２０
と同様である。
したプリアンプ回路１２０の構成において、Ｎチャネル
ＭＯＳトランジスタ１２６のゲートに印加される電位が
電源電位Ｖｃｃから基準電位ＶＲＥＦと変化している構
成となっている。その他の点は、プリアンプ回路１２０
と同様である。
【００８２】この場合も、プリアンプ回路２００におい
て説明したのと同様に、データ線の電位が変化し始める
ために必要とされる差動増幅回路２２２の出力電位レベ
ルの変化に対する制限値を自由な値に設定することが可
能である。
て説明したのと同様に、データ線の電位が変化し始める
ために必要とされる差動増幅回路２２２の出力電位レベ
ルの変化に対する制限値を自由な値に設定することが可
能である。
【００８３】同時に、図４に示したプリアンプ回路１２
０と同様に、電源電位Ｖｃｃとデータ線との間に接続さ
れ、ゲートに差動増幅回路２２２の出力電位を受けるＮ
チャネルＭＯＳトランジスタ２２８を含む構成となって
いるので、差動増幅回路２２２が“Ｈ”レベルを出力す
る場合、たとえデータ線にリーク電流等が生じても、そ
の電位が、ＮチャネルＭＯＳトランジスタ２２８のしき
い値電圧をＶｔｈとするとき、（Ｖｃｃ−Ｖｔｈ）以下
に低下することがない。
０と同様に、電源電位Ｖｃｃとデータ線との間に接続さ
れ、ゲートに差動増幅回路２２２の出力電位を受けるＮ
チャネルＭＯＳトランジスタ２２８を含む構成となって
いるので、差動増幅回路２２２が“Ｈ”レベルを出力す
る場合、たとえデータ線にリーク電流等が生じても、そ
の電位が、ＮチャネルＭＯＳトランジスタ２２８のしき
い値電圧をＶｔｈとするとき、（Ｖｃｃ−Ｖｔｈ）以下
に低下することがない。
【００８４】図８は、図７に示したプリアンプ回路２２
０を、相補出力が得られるように対として組合せた場合
の構成を示す回路図である。
０を、相補出力が得られるように対として組合せた場合
の構成を示す回路図である。
【００８５】プリアンプ回路２４０は、図５に示したプ
リアンプ回路１４０の構成において、ＮチャネルＭＯＳ
トランジスタ１４６および１５６のゲートに印加される
電位が、電源電位Ｖｃｃではなく基準電位ＶＲＥＦとな
っている。その他の点は、プリアンプ回路１４０の構成
と同様である。
リアンプ回路１４０の構成において、ＮチャネルＭＯＳ
トランジスタ１４６および１５６のゲートに印加される
電位が、電源電位Ｖｃｃではなく基準電位ＶＲＥＦとな
っている。その他の点は、プリアンプ回路１４０の構成
と同様である。
【００８６】したがって、プリアンプ回路２４０におい
ても、“Ｌ”レベルの信号が出力されるべきデータ線あ
るいは／データ線の電位が変化を始めるために必要とさ
れる差動増幅回路２４２または２５２の出力電位レベル
の変化に課される制限の大きさを自由に設定することが
可能である。図９は、たとえば、図３に示した差動増幅
回路１０２の構成の一例を示す回路図である。差動増幅
回路１０２は、ソースがともに電源電位Ｖｃｃと接続
し、カレントミラー回路として動作するＰチャネルＭＯ
Ｓトランジスタ１０２ａおよび１０２ｂと、Ｐチャネル
ＭＯＳトランジスタ１０２ａのドレインが接続しゲート
に／ＩＯ線の電位を受けるＮチャネルＭＯＳトランジス
タ１０２ｃと、ＰチャネルＭＯＳトランジスタ１０２ｂ
のドレインとドレインが接続し、ゲートにＩＯ線の電位
を受けるＮチャネルＭＯＳトランジスタ１０２ｄと、ド
レインがＮチャネルＭＯＳトランジスタ１０２ｃおよび
１０２ｄのソースと接続し、ソースが接地電位と接続
し、ゲートにプリアンプ回路活性化信号ＰＡＥを受ける
ＮチャネルＭＯＳトランジスタ１０２ｅを含む。
ても、“Ｌ”レベルの信号が出力されるべきデータ線あ
るいは／データ線の電位が変化を始めるために必要とさ
れる差動増幅回路２４２または２５２の出力電位レベル
の変化に課される制限の大きさを自由に設定することが
可能である。図９は、たとえば、図３に示した差動増幅
回路１０２の構成の一例を示す回路図である。差動増幅
回路１０２は、ソースがともに電源電位Ｖｃｃと接続
し、カレントミラー回路として動作するＰチャネルＭＯ
Ｓトランジスタ１０２ａおよび１０２ｂと、Ｐチャネル
ＭＯＳトランジスタ１０２ａのドレインが接続しゲート
に／ＩＯ線の電位を受けるＮチャネルＭＯＳトランジス
タ１０２ｃと、ＰチャネルＭＯＳトランジスタ１０２ｂ
のドレインとドレインが接続し、ゲートにＩＯ線の電位
を受けるＮチャネルＭＯＳトランジスタ１０２ｄと、ド
レインがＮチャネルＭＯＳトランジスタ１０２ｃおよび
１０２ｄのソースと接続し、ソースが接地電位と接続
し、ゲートにプリアンプ回路活性化信号ＰＡＥを受ける
ＮチャネルＭＯＳトランジスタ１０２ｅを含む。
【００８７】プリアンプ活性化信号ＰＡＥが活性状態
（“Ｈ”レベル）となると、カレントミラー回路を構成
するＰチャネルＭＯＳトランジスタ１０２ａおよび１０
２ｂには等しい電流が流れる。このとき、ＩＯ線の電位
が“Ｈ”レベルのままであって、／ＩＯ線の電位が
“Ｈ”レベルから低下し始めたとすると、ＮチャネルＭ
ＯＳトランジスタ１０２ｄは強くオンした状態であるの
に対し、ＮチャネルＭＯＳトランジスタ１０２ｃは弱く
オンした状態となる。この場合、ＮチャネルＭＯＳトラ
ンジスタ１０２ｃおよび１０２ｄには、ともに同一の電
流が流れるので、ＰチャネルＭＯＳトランジスタ１０２
ｂおよびＮチャネルＭＯＳトランジスタ１０２ｄの接続
点の電位、すなわち差動増幅回路１０２の出力電位は
“Ｌ”レベルとなる。
（“Ｈ”レベル）となると、カレントミラー回路を構成
するＰチャネルＭＯＳトランジスタ１０２ａおよび１０
２ｂには等しい電流が流れる。このとき、ＩＯ線の電位
が“Ｈ”レベルのままであって、／ＩＯ線の電位が
“Ｈ”レベルから低下し始めたとすると、ＮチャネルＭ
ＯＳトランジスタ１０２ｄは強くオンした状態であるの
に対し、ＮチャネルＭＯＳトランジスタ１０２ｃは弱く
オンした状態となる。この場合、ＮチャネルＭＯＳトラ
ンジスタ１０２ｃおよび１０２ｄには、ともに同一の電
流が流れるので、ＰチャネルＭＯＳトランジスタ１０２
ｂおよびＮチャネルＭＯＳトランジスタ１０２ｄの接続
点の電位、すなわち差動増幅回路１０２の出力電位は
“Ｌ”レベルとなる。
【００８８】［実施の形態３］以上は、差動増幅回路が
すべて１段アンプである場合の構成について述べた。図
１０は、差動増幅回路が２段あるいはそれ以上のカスケ
ード接続されたアンプとなっている場合の例を示す。す
なわち、図１０に示した差動増幅回路においては、初段
の差動増幅回路２６０の出力と２段目の増幅回路２６２
の入力との間に、差動増幅回路２６０の出力電位レベル
が２段目の増幅器２６２に伝達されるための出力電位の
変化の量を制限するＮチャネルＭＯＳトランジスタ２６
４が接続される構成となっている。
すべて１段アンプである場合の構成について述べた。図
１０は、差動増幅回路が２段あるいはそれ以上のカスケ
ード接続されたアンプとなっている場合の例を示す。す
なわち、図１０に示した差動増幅回路においては、初段
の差動増幅回路２６０の出力と２段目の増幅回路２６２
の入力との間に、差動増幅回路２６０の出力電位レベル
が２段目の増幅器２６２に伝達されるための出力電位の
変化の量を制限するＮチャネルＭＯＳトランジスタ２６
４が接続される構成となっている。
【００８９】この場合も、ＮチャネルＭＯＳトランジス
タ２６４のしきい値電圧であるＶｔｈ（ｎ）以上に差動
増幅回路２６０の出力電位が変化しないと２段目の増幅
器２６２の出力電位は変化しない。
タ２６４のしきい値電圧であるＶｔｈ（ｎ）以上に差動
増幅回路２６０の出力電位が変化しないと２段目の増幅
器２６２の出力電位は変化しない。
【００９０】したがって、第１の実施の形態と同様に、
差動増幅回路にその構成やプロセスばらつきのために生
じるオフセットが存在する場合においても、またＩ／Ｏ
線対のイコライズ不足が存在する場合でも、誤ったデー
タが出力されるのを防止することが可能となる。
差動増幅回路にその構成やプロセスばらつきのために生
じるオフセットが存在する場合においても、またＩ／Ｏ
線対のイコライズ不足が存在する場合でも、誤ったデー
タが出力されるのを防止することが可能となる。
【００９１】［プリアンプ回路の動作］図１１は、図３
〜図５または図６〜図８に示したプリアンプ回路の動作
を示すタイミングチャートである。
〜図５または図６〜図８に示したプリアンプ回路の動作
を示すタイミングチャートである。
【００９２】この場合データ信号ＤＡＴとしてはデータ
線が“Ｈ”レベルにプリチャージされている場合を考え
ることにする。
線が“Ｈ”レベルにプリチャージされている場合を考え
ることにする。
【００９３】時刻ｔ１〜時刻ｔ２の期間において、プリ
アンプ回路活性化信号ＰＡＥｉが活性状態（“Ｈ”レベ
ル）となることで、Ｉ／Ｏ線対の電位変化に応じて、た
とえば、“Ｈ”レベルのデータがデータ線に出力され
る。その後、時刻ｔ２において、プリアンプ回路活性化
信号ＰＡＥｉが不活性状態（“Ｌ”レベル）となり、Ｉ
／Ｏ線対イコライズ信号ＥＱｉが活性状態（“Ｈ”レベ
ル）となることに応じて、Ｉ／Ｏ線対はプリチャージさ
れその電位がイコライズされる。
アンプ回路活性化信号ＰＡＥｉが活性状態（“Ｈ”レベ
ル）となることで、Ｉ／Ｏ線対の電位変化に応じて、た
とえば、“Ｈ”レベルのデータがデータ線に出力され
る。その後、時刻ｔ２において、プリアンプ回路活性化
信号ＰＡＥｉが不活性状態（“Ｌ”レベル）となり、Ｉ
／Ｏ線対イコライズ信号ＥＱｉが活性状態（“Ｈ”レベ
ル）となることに応じて、Ｉ／Ｏ線対はプリチャージさ
れその電位がイコライズされる。
【００９４】続いて、時刻ｔ３においてイコライズ信号
ＥＱｉが不活性状態（“Ｌ”レベル）となるのと同時に
プリアンプ活性化信号ＰＡＥｉが“Ｈ”レベルとなっ
て、対応するＩ／Ｏ線対の電位変化を増幅してデータ線
に信号ＤＡＴとして出力する。ここで、従来のプリアン
プ回路と異なり、Ｉ／Ｏ線対の電位差が十分小さい場合
でも、プリアンプ回路が誤ったデータを出力することが
ないため、イコライズ動作の終了とプリアンプ回路の活
性化（ＰＡＥ信号の活性化）の間に時間マージンが必要
なく、イコライズ動作の終了（時刻ｔ３）からデータ線
へのデータ出力が開始される時刻ｔ４までの時間Ｔ１
が、従来例に比べて短縮される。
ＥＱｉが不活性状態（“Ｌ”レベル）となるのと同時に
プリアンプ活性化信号ＰＡＥｉが“Ｈ”レベルとなっ
て、対応するＩ／Ｏ線対の電位変化を増幅してデータ線
に信号ＤＡＴとして出力する。ここで、従来のプリアン
プ回路と異なり、Ｉ／Ｏ線対の電位差が十分小さい場合
でも、プリアンプ回路が誤ったデータを出力することが
ないため、イコライズ動作の終了とプリアンプ回路の活
性化（ＰＡＥ信号の活性化）の間に時間マージンが必要
なく、イコライズ動作の終了（時刻ｔ３）からデータ線
へのデータ出力が開始される時刻ｔ４までの時間Ｔ１
が、従来例に比べて短縮される。
【００９５】［実施の形態４］実施の形態１において
は、データ線が“Ｈ”レベルにプリチャージされる場合
のプリアンプ回路の構成について説明した。データ線の
プリチャージレベルとしては、“Ｌ”レベルとされる場
合もある。
は、データ線が“Ｈ”レベルにプリチャージされる場合
のプリアンプ回路の構成について説明した。データ線の
プリチャージレベルとしては、“Ｌ”レベルとされる場
合もある。
【００９６】図１２は、本発明の実施の形態４のプリア
ンプ回路３００の構成を示す回路図である。
ンプ回路３００の構成を示す回路図である。
【００９７】プリアンプ回路３００は、Ｉ／Ｏ線対の電
位を受けて、対応する信号を出力する差動増幅回路３０
２と、データ線と差動増幅回路３０２との間に接続さ
れ、ゲートに接地電位を受けるＰチャネルＭＯＳトラン
ジスタ３０６と、データ線と接地電位との間に接続さ
れ、ゲートにプリチャージ信号を受けるＮチャネルＭＯ
Ｓトランジスタ３０４とを含む。
位を受けて、対応する信号を出力する差動増幅回路３０
２と、データ線と差動増幅回路３０２との間に接続さ
れ、ゲートに接地電位を受けるＰチャネルＭＯＳトラン
ジスタ３０６と、データ線と接地電位との間に接続さ
れ、ゲートにプリチャージ信号を受けるＮチャネルＭＯ
Ｓトランジスタ３０４とを含む。
【００９８】すなわち、プリチャージ回路３００は、図
３に示したプリアンプ回路１００とその極性が逆となっ
ていることを除いては全く同様の構成となっている。デ
ータ線が“Ｌ”レベルにプリチャージされている場合、
ＰチャネルＭＯＳトランジスタ３０６のしきい値電圧を
Ｖｔｈ（ｐ）とし、差動増幅回路３０２の出力をＶｏｕ
ｔとすると、Ｖｏｕｔが、Ｖｔｈ（ｐ）以上となったと
きに、データ線の電位は“Ｈ”レベルに向かって駆動さ
れる。
３に示したプリアンプ回路１００とその極性が逆となっ
ていることを除いては全く同様の構成となっている。デ
ータ線が“Ｌ”レベルにプリチャージされている場合、
ＰチャネルＭＯＳトランジスタ３０６のしきい値電圧を
Ｖｔｈ（ｐ）とし、差動増幅回路３０２の出力をＶｏｕ
ｔとすると、Ｖｏｕｔが、Ｖｔｈ（ｐ）以上となったと
きに、データ線の電位は“Ｈ”レベルに向かって駆動さ
れる。
【００９９】したがって、図３に示したプリアンプ回路
１００と同様に、データ線の電位が変化し始めるために
差動増幅回路３０２の出力電位レベルの変化に必要とさ
れる量が制限されることになる。
１００と同様に、データ線の電位が変化し始めるために
差動増幅回路３０２の出力電位レベルの変化に必要とさ
れる量が制限されることになる。
【０１００】この場合も、差動増幅回路３０２にその構
成やプロセスばらつきのためにオフセットが存在する場
合も、Ｉ／Ｏ線対のイコライズ不足のためにインバリッ
トデータが増幅されるような場合も、差動増幅回路３０
２の出力電位レベルが所定の値（Ｖｔｈ（ｐ））以上に
変化するまでは、データ線の電位が変化しないため、誤
ったデータが出力されることがない。
成やプロセスばらつきのためにオフセットが存在する場
合も、Ｉ／Ｏ線対のイコライズ不足のためにインバリッ
トデータが増幅されるような場合も、差動増幅回路３０
２の出力電位レベルが所定の値（Ｖｔｈ（ｐ））以上に
変化するまでは、データ線の電位が変化しないため、誤
ったデータが出力されることがない。
【０１０１】図１３は、同様に図４に示したプリアンプ
回路１２０の極性を逆にした変形例のプリアンプ回路３
２０の構成を示す。プリアンプ回路３２０も、プリアン
プ回路１２０と同様に、差動増幅回路３２２が“Ｌ”レ
ベルの信号を出力しているとデータ線の電位が何らかの
原因で“Ｈ”レベルに向かって変化を始めた場合でも、
その値がＰチャネルＭＯＳトランジスタ３２８のしきい
値電圧以上となると、ＰチャネルＭＯＳトランジスタ３
２８が導通状態となって、データ線の電位がそれ以上変
化することが抑制される。
回路１２０の極性を逆にした変形例のプリアンプ回路３
２０の構成を示す。プリアンプ回路３２０も、プリアン
プ回路１２０と同様に、差動増幅回路３２２が“Ｌ”レ
ベルの信号を出力しているとデータ線の電位が何らかの
原因で“Ｈ”レベルに向かって変化を始めた場合でも、
その値がＰチャネルＭＯＳトランジスタ３２８のしきい
値電圧以上となると、ＰチャネルＭＯＳトランジスタ３
２８が導通状態となって、データ線の電位がそれ以上変
化することが抑制される。
【０１０２】図１４は、図１３に示したプリアンプ回路
３２０を相補データを出力するように対として組合せた
変形例のプリアンプ回路３４０の構成を示す。
３２０を相補データを出力するように対として組合せた
変形例のプリアンプ回路３４０の構成を示す。
【０１０３】プリアンプ回路３４０の構成も、図５に示
したプリアンプ回路１４０の構成において極性を逆にし
たものであって、その動作は同様であるので以下説明は
省略する。
したプリアンプ回路１４０の構成において極性を逆にし
たものであって、その動作は同様であるので以下説明は
省略する。
【０１０４】［実施の形態５］図１５は、本発明の実施
の形態５のプリアンプ回路４００の構成を示す回路図で
ある。
の形態５のプリアンプ回路４００の構成を示す回路図で
ある。
【０１０５】プリアンプ回路４００においては、図１２
に示したプリアンプ回路３００の構成において、Ｐチャ
ネルＭＯＳトランジスタ３０６のゲートが受ける電位が
電源電位Ｖｃｃから基準電位ＶＲＥＦとなっている。そ
の他の点は、プリアンプ回路３００の構成と同様であ
る。
に示したプリアンプ回路３００の構成において、Ｐチャ
ネルＭＯＳトランジスタ３０６のゲートが受ける電位が
電源電位Ｖｃｃから基準電位ＶＲＥＦとなっている。そ
の他の点は、プリアンプ回路３００の構成と同様であ
る。
【０１０６】データ線の電位が“Ｌ”レベルにプリチャ
ージされている場合、差動増幅回路４０２の出力電位レ
ベルが以下の条件を満たすようになった場合に、初め
て、ＰチャネルＭＯＳトランジスタ４０６が導通状態と
なって、データ線の電位が変化し始める。
ージされている場合、差動増幅回路４０２の出力電位レ
ベルが以下の条件を満たすようになった場合に、初め
て、ＰチャネルＭＯＳトランジスタ４０６が導通状態と
なって、データ線の電位が変化し始める。
【０１０７】Ｖｏｕｔ−ＶＲＥＦ＞Ｖｔｈ（ｐ） このことは、言い換えると、 Ｖｏｕｔ＞Ｖｔｈｐ＋ＶＲＥＦ という条件が満たされるまで、差動増幅回路４０２の出
力電位の変化は、データ線に現われないことになる。こ
の場合、電位ＶＲＥＦの値を適当に設定することで、デ
ータ線電位が変化を始めるために必要な差動増幅回路４
０２の出力電位レベルの変化量に対する制限の大きさを
自由に設定することができる。
力電位の変化は、データ線に現われないことになる。こ
の場合、電位ＶＲＥＦの値を適当に設定することで、デ
ータ線電位が変化を始めるために必要な差動増幅回路４
０２の出力電位レベルの変化量に対する制限の大きさを
自由に設定することができる。
【０１０８】図１６は、プリアンプ回路４００の変形例
のプリアンプ回路４２０の構成を示す回路図である。
のプリアンプ回路４２０の構成を示す回路図である。
【０１０９】プリアンプ回路４２０は、図１３に示した
プリアンプ回路３２０の構成において、ＰチャネルＭＯ
Ｓトランジスタ３２６のゲートに印加される電位が接地
電位から基準電位ＶＲＥＦとなっている。その他の点
は、プリアンプ回路３２０の構成と同様である。
プリアンプ回路３２０の構成において、ＰチャネルＭＯ
Ｓトランジスタ３２６のゲートに印加される電位が接地
電位から基準電位ＶＲＥＦとなっている。その他の点
は、プリアンプ回路３２０の構成と同様である。
【０１１０】したがって、データ線の電位を変化させる
ために必要な差動増幅回路４２２の電位レベルの変化の
量の大きさを自由に設定できるようになっている以外
は、プリアンプ回路３２０と同様の効果を奏する。
ために必要な差動増幅回路４２２の電位レベルの変化の
量の大きさを自由に設定できるようになっている以外
は、プリアンプ回路３２０と同様の効果を奏する。
【０１１１】図１７は、図１６に示したプリアンプ回路
４２０を相補出力が得られるように対として組合せた変
形例のプリアンプ回路４４０の構成を示す回路図であ
る。
４２０を相補出力が得られるように対として組合せた変
形例のプリアンプ回路４４０の構成を示す回路図であ
る。
【０１１２】プリアンプ回路４４０は、図１４に示した
プリアンプ回路３４０の構成において、ＰチャネルＭＯ
Ｓトランジスタ３４６および３５６のゲートが受ける電
位が、接地電位から基準電位ＶＲＥＦとなっている。そ
の他の点は、プリアンプ回路３４０の構成と同様であ
る。
プリアンプ回路３４０の構成において、ＰチャネルＭＯ
Ｓトランジスタ３４６および３５６のゲートが受ける電
位が、接地電位から基準電位ＶＲＥＦとなっている。そ
の他の点は、プリアンプ回路３４０の構成と同様であ
る。
【０１１３】したがって、データ線あるいは／データ線
の電位を変化させるために必要な差動増幅回路４４２ま
たは４５２の出力電位レベルの変化の量に課される制限
の大きさを自由に変更できる点以外は、プリアンプ回路
３４０と同様の効果を奏する。
の電位を変化させるために必要な差動増幅回路４４２ま
たは４５２の出力電位レベルの変化の量に課される制限
の大きさを自由に変更できる点以外は、プリアンプ回路
３４０と同様の効果を奏する。
【図１】 本発明の実施の形態１の半導体記憶装置１０
００の構成を示す概略ブロック図である。
００の構成を示す概略ブロック図である。
【図２】 実施の形態１のメモリセルアレイ２ｂの構成
を示す概略ブロック図である。
を示す概略ブロック図である。
【図３】 実施の形態１のプリアンプ回路１００の構成
を示す回路図である。
を示す回路図である。
【図４】 実施の形態１の第１の変形例のプリアンプ回
路１２０の構成を示す回路図である。
路１２０の構成を示す回路図である。
【図５】 実施の形態１の第２の変形例のプリアンプ回
路１４０の構成を示す回路図である。
路１４０の構成を示す回路図である。
【図６】 実施の形態２のプリアンプ回路２００の構成
を示す回路図である。
を示す回路図である。
【図７】 実施の形態２の第１の変形例のプリアンプ回
路２２０の構成を示す回路図である。
路２２０の構成を示す回路図である。
【図８】 実施の形態２の第２の変形例のプリアンプ回
路２４０の構成を示す回路図である。
路２４０の構成を示す回路図である。
【図９】 差動増幅回路の構成を示す回路図である。
【図１０】 実施の形態３の構成を示す概略ブロック図
である。
である。
【図１１】 プリアンプ回路の動作を示すタイミングチ
ャートである。
ャートである。
【図１２】 本発明の実施の形態４のプリアンプ回路３
００の構成を示す回路図である。
００の構成を示す回路図である。
【図１３】 実施の形態４の第１の変形例のプリアンプ
回路３２０の構成を示す回路図である。
回路３２０の構成を示す回路図である。
【図１４】 実施の形態４の第２の変形例のプリアンプ
回路３４０の構成を示す回路図である。
回路３４０の構成を示す回路図である。
【図１５】 本発明の実施の形態５のプリアンプ回路４
００の構成を示す回路図である。
００の構成を示す回路図である。
【図１６】 実施の形態５の第１の変形例のプリアンプ
回路４２０の構成を示す回路図である。
回路４２０の構成を示す回路図である。
【図１７】 実施の形態５の第２の変形例のプリアンプ
回路４４０の構成を示す回路図である。
回路４４０の構成を示す回路図である。
【図１８】 従来のプリアンプ回路５００の構成を示す
概略ブロック図である。
概略ブロック図である。
【図１９】 従来のプリアンプ回路の動作を示すタイミ
ングチャートである。
ングチャートである。
２ａ、２ｂ、２ｃ、２ｄ メモリセルアレイ、３ アド
レスバッファ、４ ＡＴＤ発生回路、５ ＰＡＥ発生回
路、６ ＩＯＥＱ発生回路、７ プリアンプ回路、８、
１１ ドライバ回路、１２ 入力バッファ回路、１３
出力バッファ回路、２９ 内部降圧回路、１５ 行デコ
ーダ、１６ ワード線、１７ センスアンプ、１８ ス
イッチ回路、１００、１２０、１４０、２００、２２
０、２４０、３００、３２０、３４０、４００、４２
０、４４０ プリアンプ回路。
レスバッファ、４ ＡＴＤ発生回路、５ ＰＡＥ発生回
路、６ ＩＯＥＱ発生回路、７ プリアンプ回路、８、
１１ ドライバ回路、１２ 入力バッファ回路、１３
出力バッファ回路、２９ 内部降圧回路、１５ 行デコ
ーダ、１６ ワード線、１７ センスアンプ、１８ ス
イッチ回路、１００、１２０、１４０、２００、２２
０、２４０、３００、３２０、３４０、４００、４２
０、４４０ プリアンプ回路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１２月４日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１】
【図２】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
Claims (16)
- 【請求項１】 ダイナミック型半導体記憶装置におい
て、メモリセルから読出されたデータに対応する相補入
力信号を受けて、対応する出力信号を出力データ線に出
力する増幅回路であって、 前記相補入力信号に応じて、第１および第２の電位のい
ずれか一方を出力する差動増幅手段と、 プリチャージ信号に応じて、前記出力データ線の電位を
第１の所定の電位とするプリチャージ手段と、 前記出力データ線と前記差動増幅手段の出力ノードの電
位を受けて、前記出力ノードの電位と前記第１の所定の
電位との差が所定の値を超えた場合、前記出力データ線
と前記出力ノードとを導通状態とする出力電位制限手段
とを備える、増幅回路。 - 【請求項２】 前記出力ノードの電位が、前記第２の電
位であることに応じて、前記出力データ線の電位を第２
の所定の電位に保つ出力電位保持手段をさらに備える、
請求項１記載の増幅回路。 - 【請求項３】 前記出力電位制限手段は、 前記出力ノードと前記出力データ線の間に接続され、ゲ
ートに基準電位を受けるＭＯＳトランジスタを含む、請
求項１記載の増幅回路。 - 【請求項４】 前記出力電位保持手段は、 ドレインに前記第１の所定電位を受け、ソースが前記出
力データ線と、ゲートが前記出力ノードと接続する、Ｍ
ＯＳトランジスタを含む、請求項２記載の増幅回路。 - 【請求項５】 前記基準電位は、前記第１の所定電位で
ある、請求項３記載の増幅回路。 - 【請求項６】 前記ＭＯＳトランジスタは、Ｎチャネル
ＭＯＳトランジスタである、請求項３、４、５いずれか
に記載の増幅回路。 - 【請求項７】 前記ＭＯＳトランジスタは、Ｐチャネル
ＭＯＳトランジスタである、請求項３、４、５いずれか
に記載の増幅回路。 - 【請求項８】 ダイナミック型半導体記憶装置におい
て、メモリセルから読出されたデータに対応する相補入
力信号を受けて、対応する相補出力信号を第１および第
２の出力データ線に出力する相補型増幅回路であって、 前記相補入力信号を受けて、対応する互いに相補な第１
および第２の電位を出力する第１および第２の出力ノー
ドを有する相補差動増幅手段と、 プリチャージ信号に応じて、前記第１および前記第２の
出力データ線の電位を第１の所定の電位とするプリチャ
ージ手段と、 前記第１の出力ノードと前記第１の出力データ線との間
に接続される第１の出力電位制限手段と、 前記第２の出力ノードと前記第２の出力データ線との間
に接続される第２の出力電位制限手段とを備え、 前記第１の出力電位制限手段は前記第１の出力ノードの
電位を、前記第２の出力電位制限手段は前記第２の出力
ノードの電位をそれぞれ受け、対応する出力ノードの電
位と前記第１の所定の電位との差が所定の値を超えた場
合に導通状態となり、 前記第２の出力ノードの電位が、前記第２の電位である
ことに応じて、前記第１の出力データ線の電位を第２の
所定の電位に保つ第１の出力電位保持手段と、 前記第１の出力ノードの電位が、前記第２の電位である
ことに応じて、前記第２の出力データ線の電位を前記第
２の所定の電位に保つ第２の出力電位保持手段とを備え
る、相補型増幅回路。 - 【請求項９】 前記第１の出力電位制限手段は、 前記第１の出力ノードと前記第１の出力データ線との間
に接続され、ゲートに基準電位を受ける第１のＭＯＳト
ランジスタを含み、 前記第２の出力電位制限手段は、 前記第２の出力ノードと前記第２の出力データ線との間
に接続され、ゲートに基準電位を受ける第２のＭＯＳト
ランジスタを含む、請求項８記載の相補型増幅回路。 - 【請求項１０】 前記第１の出力電位保持手段は、 ドレインに前記第１の所定電位を受け、ソースが前記第
１の出力データ線と、ゲートが前記第１の出力ノードと
接続する第３のＭＯＳトランジスタを含み、 前記第２の出力電位保持手段は、 ドレインに前記第１の所定電位を受け、ソースが前記第
２の出力データ線と、ゲートが前記第２の出力ノードと
接続する第４のＭＯＳトランジスタとを含む、請求項８
記載の相補型増幅回路。 - 【請求項１１】 前記基準電位は、前記第１の所定電位
である請求項９記載の相補型増幅回路。 - 【請求項１２】 前記第１および前記第２のＭＯＳトラ
ンジスタは、ＮチャネルＭＯＳトランジスタである、請
求項９または１１記載の相補型増幅回路。 - 【請求項１３】 前記第１および前記第２のＭＯＳトラ
ンジスタは、ＰチャネルＭＯＳトランジスタである、請
求項９または１１記載の相補型増幅回路。 - 【請求項１４】 前記第３および前記第４のＭＯＳトラ
ンジスタは、ＮチャネルＭＯＳトランジスタである、請
求項１０記載の相補型増幅回路。 - 【請求項１５】 前記第３および前記第４のＭＯＳトラ
ンジスタは、ＰチャネルＭＯＳトランジスタである、請
求項１０記載の相補型増幅回路。 - 【請求項１６】 ダイナミック型半導体記憶装置におい
て、メモリセルから読出されたデータに対応する入力信
号を受けて、対応する出力信号を出力データ線に出力す
る増幅回路であって、 前記入力信号を受けて、増幅する信号を前記出力信号と
して出力するカスケード接続された複数段の増幅手段
と、 前記複数段の増幅手段間の少なくとも１つに接続され、
前段の増幅手段の出力電位と第１の所定電位との差が所
定の値を超えた場合に、導通状態となる出力電位制限手
段とを備える、増幅回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7333904A JPH09153285A (ja) | 1995-11-29 | 1995-11-29 | 増幅回路および相補型増幅回路 |
| US08/681,431 US5757711A (en) | 1995-11-29 | 1996-07-23 | Amplifier circuit and complementary amplifier circuit with limiting function for output lower limit |
| KR1019960059477A KR100195633B1 (ko) | 1995-11-29 | 1996-11-29 | 출력하한값에 대한 리미트기능을 갖는 증폭회로 및 상보형 증폭 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7333904A JPH09153285A (ja) | 1995-11-29 | 1995-11-29 | 増幅回路および相補型増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09153285A true JPH09153285A (ja) | 1997-06-10 |
Family
ID=18271259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7333904A Pending JPH09153285A (ja) | 1995-11-29 | 1995-11-29 | 増幅回路および相補型増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5757711A (ja) |
| JP (1) | JPH09153285A (ja) |
| KR (1) | KR100195633B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009009665A (ja) * | 2007-06-29 | 2009-01-15 | Elpida Memory Inc | 半導体記憶装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5734617A (en) * | 1996-08-01 | 1998-03-31 | Micron Technology Corporation | Shared pull-up and selection circuitry for programmable cells such as antifuse cells |
| US6104209A (en) | 1998-08-27 | 2000-08-15 | Micron Technology, Inc. | Low skew differential receiver with disable feature |
| US5953276A (en) * | 1997-12-18 | 1999-09-14 | Micron Technology, Inc. | Fully-differential amplifier |
| US5880384A (en) * | 1997-08-20 | 1999-03-09 | Beck; Richard | Connecting device for attaching shoulder strap to stringed instrument |
| US6212482B1 (en) | 1998-03-06 | 2001-04-03 | Micron Technology, Inc. | Circuit and method for specifying performance parameters in integrated circuits |
| KR100272167B1 (ko) * | 1998-07-13 | 2000-11-15 | 윤종용 | 동기식 반도체 메모리 장치의 기준 신호 발생 회로 |
| US7352626B1 (en) * | 2005-08-29 | 2008-04-01 | Spansion Llc | Voltage regulator with less overshoot and faster settling time |
| US7295475B2 (en) * | 2005-09-20 | 2007-11-13 | Spansion Llc | Flash memory programming using an indication bit to interpret state |
| US8358543B1 (en) | 2005-09-20 | 2013-01-22 | Spansion Llc | Flash memory programming with data dependent control of source lines |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60131695A (ja) * | 1983-12-20 | 1985-07-13 | Nec Corp | クロツク型スタテイツク・メモリ集積回路 |
| JPS63128811A (ja) * | 1986-11-19 | 1988-06-01 | Tokyo Electric Co Ltd | 信号２値化回路 |
| FR2694119B1 (fr) * | 1992-07-24 | 1994-08-26 | Sgs Thomson Microelectronics | Circuit de lecture pour mémoire, avec recharge et équilibrage avant lecture. |
| US5519662A (en) * | 1993-12-03 | 1996-05-21 | Hitachi, Ltd. | Semiconductor memory device |
| US5504443A (en) * | 1994-09-07 | 1996-04-02 | Cypress Semiconductor Corp. | Differential latch sense amlifiers using feedback |
-
1995
- 1995-11-29 JP JP7333904A patent/JPH09153285A/ja active Pending
-
1996
- 1996-07-23 US US08/681,431 patent/US5757711A/en not_active Expired - Fee Related
- 1996-11-29 KR KR1019960059477A patent/KR100195633B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009009665A (ja) * | 2007-06-29 | 2009-01-15 | Elpida Memory Inc | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970031240A (ko) | 1997-06-26 |
| US5757711A (en) | 1998-05-26 |
| KR100195633B1 (ko) | 1999-06-15 |
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| US6067256A (en) | Static semiconductor memory device operating at high speed under lower power supply voltage | |
| US6930941B2 (en) | Semiconductor memory device having potential amplitude of global bit line pair restricted to partial swing | |
| US5228106A (en) | Track-and-regenerate amplifiers and memories using such amplifiers | |
| JPH0713857B2 (ja) | 半導体記憶装置 | |
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Legal Events
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