JPH0883498A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0883498A JPH0883498A JP6217243A JP21724394A JPH0883498A JP H0883498 A JPH0883498 A JP H0883498A JP 6217243 A JP6217243 A JP 6217243A JP 21724394 A JP21724394 A JP 21724394A JP H0883498 A JPH0883498 A JP H0883498A
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体記憶装置に関し、最少限の
試験専用の外部端子を用いて書き込みパルス幅を自由に
きめ細かく設定できるようにすると共に、比較的安価な
低速の試験装置を用いても高速のデバイスの実力に見合
った書き込みパルス幅を得ることを目的とする。 【構成】 書き込み制御信号ＷＥＸに基づいて選択メモ
リセルへのデータ書き込みを制御する書き込み制御系１
を備え、試験用の外部端子２と、前記外部端子から与え
られる設定信号ＰＳ及び前記書き込み制御信号に基づい
て試験用書き込みパルスＴＷＰを発生し前記書き込み制
御系に供給する書き込みパルス発生回路３とを具備し、
前記書き込みパルス発生回路が、前記設定信号に基づい
て前記試験用書き込みパルスのパルス幅を可変に設定す
るパルス幅可変回路４を有するように構成する。
試験専用の外部端子を用いて書き込みパルス幅を自由に
きめ細かく設定できるようにすると共に、比較的安価な
低速の試験装置を用いても高速のデバイスの実力に見合
った書き込みパルス幅を得ることを目的とする。 【構成】 書き込み制御信号ＷＥＸに基づいて選択メモ
リセルへのデータ書き込みを制御する書き込み制御系１
を備え、試験用の外部端子２と、前記外部端子から与え
られる設定信号ＰＳ及び前記書き込み制御信号に基づい
て試験用書き込みパルスＴＷＰを発生し前記書き込み制
御系に供給する書き込みパルス発生回路３とを具備し、
前記書き込みパルス発生回路が、前記設定信号に基づい
て前記試験用書き込みパルスのパルス幅を可変に設定す
るパルス幅可変回路４を有するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に、書き込みパルス幅の測定に基づく試験及び評
価を行うのに適合された半導体記憶装置に関する。
り、特に、書き込みパルス幅の測定に基づく試験及び評
価を行うのに適合された半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置は高速化が一層進
み、書き込みパルス幅が１〜２ｎｓ程度の高速で動作す
るものも珍しくなくなってきた。その一方で、そのよう
な高速のパルスを発生できる試験装置は非常に高価であ
るか、又はそのような高速のパルスは発生できず、その
ため、作成した回路の評価及び出荷保証に多大なコスト
を必要としたり、或いは書き込みパルス幅の測定自体が
困難になるといった不都合が生じている。
み、書き込みパルス幅が１〜２ｎｓ程度の高速で動作す
るものも珍しくなくなってきた。その一方で、そのよう
な高速のパルスを発生できる試験装置は非常に高価であ
るか、又はそのような高速のパルスは発生できず、その
ため、作成した回路の評価及び出荷保証に多大なコスト
を必要としたり、或いは書き込みパルス幅の測定自体が
困難になるといった不都合が生じている。
【０００３】そこで、かかる不都合な状況を回避するた
めに、従来、半導体記憶装置（チップ）内に書き込みパ
ルス発生回路を内蔵させることが行われている。かかる
方法の一例としては、半導体記憶装置の製造時に書き込
みパルス発生回路で生成される書き込みパルス幅をハー
ド的に（つまり固定的に）設定したものが知られてい
る。
めに、従来、半導体記憶装置（チップ）内に書き込みパ
ルス発生回路を内蔵させることが行われている。かかる
方法の一例としては、半導体記憶装置の製造時に書き込
みパルス発生回路で生成される書き込みパルス幅をハー
ド的に（つまり固定的に）設定したものが知られてい
る。
【０００４】また、他の例としては、多数の試験用端子
を設け、これらの端子に外部から制御信号を適宜印加し
て内蔵の書き込みパルス発生回路を制御することで、書
き込みパルス幅を変更するようにしたものが知られてい
る。
を設け、これらの端子に外部から制御信号を適宜印加し
て内蔵の書き込みパルス発生回路を制御することで、書
き込みパルス幅を変更するようにしたものが知られてい
る。
【０００５】
【発明が解決しようとする課題】上述した従来技術のう
ち、書き込みパルス幅をハード的に設定する方式では、
半導体記憶装置の製造後はその書き込みパルス幅を変更
設定することができないため、その製品が設定された書
き込みパルス幅で正常に動作するか否かといった単純な
判定は可能であるが、書き込める限界のパルス幅等につ
いては測定ができないといった欠点がある。すなわち、
もしも設定された書き込みパルス幅で書き込めない場合
（つまりその製品が正常に動作しない場合）には、どの
程度のパルス幅にすれば書き込みが可能であるのか等に
ついては、全く特定することができないといった問題が
あった。
ち、書き込みパルス幅をハード的に設定する方式では、
半導体記憶装置の製造後はその書き込みパルス幅を変更
設定することができないため、その製品が設定された書
き込みパルス幅で正常に動作するか否かといった単純な
判定は可能であるが、書き込める限界のパルス幅等につ
いては測定ができないといった欠点がある。すなわち、
もしも設定された書き込みパルス幅で書き込めない場合
（つまりその製品が正常に動作しない場合）には、どの
程度のパルス幅にすれば書き込みが可能であるのか等に
ついては、全く特定することができないといった問題が
あった。
【０００６】一方、多数の試験用端子を設けて外部から
の制御により書き込みパルス幅を変更する方式では、半
導体チップ全体の端子数（つまり外部ピンの数）に制限
があるため、試験専用に使用できる端子数も制限され、
そのために書き込みパルス幅をきめ細かに設定すること
は困難であるといった問題がある。そのため、大まかな
測定しか行えないといった課題があった。
の制御により書き込みパルス幅を変更する方式では、半
導体チップ全体の端子数（つまり外部ピンの数）に制限
があるため、試験専用に使用できる端子数も制限され、
そのために書き込みパルス幅をきめ細かに設定すること
は困難であるといった問題がある。そのため、大まかな
測定しか行えないといった課題があった。
【０００７】本発明は、かかる従来技術における課題に
鑑み創作されたもので、最少限の試験専用の外部端子を
用いて試験用書き込みパルス幅を自由にきめ細かく設定
できるようにすると共に、比較的安価な低速の試験装置
を用いても高速のデバイスの実力に見合った試験用書き
込みパルス幅を得ることができる半導体記憶装置を提供
することを目的とする。
鑑み創作されたもので、最少限の試験専用の外部端子を
用いて試験用書き込みパルス幅を自由にきめ細かく設定
できるようにすると共に、比較的安価な低速の試験装置
を用いても高速のデバイスの実力に見合った試験用書き
込みパルス幅を得ることができる半導体記憶装置を提供
することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体記憶装置は、図１の原理構成図
に示されるように、書き込み制御信号ＷＥＸに基づいて
選択メモリセルへのデータ書き込みを制御する書き込み
制御系１を備えた半導体記憶装置において、試験用の外
部端子２と、前記外部端子から与えられる設定信号ＰＳ
及び前記書き込み制御信号ＷＥＸに基づいて試験用書き
込みパルスＴＷＰを発生し前記書き込み制御系に供給す
る書き込みパルス発生回路３とを具備し、前記書き込み
パルス発生回路が、前記設定信号ＰＳに基づいて前記試
験用書き込みパルスＴＷＰのパルス幅を可変に設定する
パルス幅可変回路４を有することを特徴とする。
め、本発明に係る半導体記憶装置は、図１の原理構成図
に示されるように、書き込み制御信号ＷＥＸに基づいて
選択メモリセルへのデータ書き込みを制御する書き込み
制御系１を備えた半導体記憶装置において、試験用の外
部端子２と、前記外部端子から与えられる設定信号ＰＳ
及び前記書き込み制御信号ＷＥＸに基づいて試験用書き
込みパルスＴＷＰを発生し前記書き込み制御系に供給す
る書き込みパルス発生回路３とを具備し、前記書き込み
パルス発生回路が、前記設定信号ＰＳに基づいて前記試
験用書き込みパルスＴＷＰのパルス幅を可変に設定する
パルス幅可変回路４を有することを特徴とする。
【０００９】
【作用】上述した本発明の構成によれば、書き込みパル
ス発生回路３に設けられたパルス幅可変回路４は、試験
時に外部端子２から与えられる設定信号ＰＳに基づいて
試験用書き込みパルスＴＷＰのパルス幅を可変に設定す
るように機能する。つまり、試験用外部端子２から与え
る設定信号ＰＳの印加形態に応じて、ソフト的にパルス
幅を可変に設定可能としている。
ス発生回路３に設けられたパルス幅可変回路４は、試験
時に外部端子２から与えられる設定信号ＰＳに基づいて
試験用書き込みパルスＴＷＰのパルス幅を可変に設定す
るように機能する。つまり、試験用外部端子２から与え
る設定信号ＰＳの印加形態に応じて、ソフト的にパルス
幅を可変に設定可能としている。
【００１０】従って、本装置（デバイス）の製造後で
も、その試験用書き込みパルスＴＷＰのパルス幅を自由
にきめ細かく変更設定することができ、しかも、試験専
用の外部端子の個数を最少限とすることができる。ま
た、本装置（デバイス）が出力できるパルス幅それ自体
は、試験装置の性能に関係なく本デバイスの性能で決ま
るため、比較的安価な低速の試験装置を用いても、高速
のデバイスの実力に見合った試験用書き込みパルス幅を
得ることができる。
も、その試験用書き込みパルスＴＷＰのパルス幅を自由
にきめ細かく変更設定することができ、しかも、試験専
用の外部端子の個数を最少限とすることができる。ま
た、本装置（デバイス）が出力できるパルス幅それ自体
は、試験装置の性能に関係なく本デバイスの性能で決ま
るため、比較的安価な低速の試験装置を用いても、高速
のデバイスの実力に見合った試験用書き込みパルス幅を
得ることができる。
【００１１】なお、本発明の他の構成上の特徴及び作用
の詳細については、添付図面を参照しつつ以下に記述さ
れる実施例を用いて説明する。
の詳細については、添付図面を参照しつつ以下に記述さ
れる実施例を用いて説明する。
【００１２】
【実施例】図２には本発明の一実施例としてのＳＲＡＭ
（スタティック型ランダムアクセスメモリ）の全体構成
が示され、また、図３には本発明の特徴部分をなす書き
込みパルス発生回路の一構成例が示される。先ず図２を
参照すると、１０は複数のワード線ＷＬ1 〜ＷＬm と複
数の相補ビット線対ＢＬ1,ＢＬＸ1 〜ＢＬn,ＢＬＸn の
交差部にスタティック型のメモリセルＭijがマトリクス
状に配列されて成るＳＲＡＭセルアレイを示す。図示の
例では、各メモリセルＭijは、情報記憶素子としてのフ
リップフロップＭと、この記憶素子Ｍの１対の入出力ノ
ードと各ビット線ＢＬj ，ＢＬＸj の間に介在された１
対のトランスファゲートトランジスタＱ1,Ｑ2 とを有し
ている。
（スタティック型ランダムアクセスメモリ）の全体構成
が示され、また、図３には本発明の特徴部分をなす書き
込みパルス発生回路の一構成例が示される。先ず図２を
参照すると、１０は複数のワード線ＷＬ1 〜ＷＬm と複
数の相補ビット線対ＢＬ1,ＢＬＸ1 〜ＢＬn,ＢＬＸn の
交差部にスタティック型のメモリセルＭijがマトリクス
状に配列されて成るＳＲＡＭセルアレイを示す。図示の
例では、各メモリセルＭijは、情報記憶素子としてのフ
リップフロップＭと、この記憶素子Ｍの１対の入出力ノ
ードと各ビット線ＢＬj ，ＢＬＸj の間に介在された１
対のトランスファゲートトランジスタＱ1,Ｑ2 とを有し
ている。
【００１３】また、１１は外部からのロウアドレス信号
ＡＤＲのバッファリングを行うロウアドレスバッファ、
１２は外部からのコラムアドレス信号ＡＤＣのバッファ
リングを行うコラムアドレスバッファ、１３はロウアド
レス信号ＡＤＲをデコードして複数のワード線ＷＬ1 〜
ＷＬm のいずれか１本を選択するロウデコーダ、１４は
コラムアドレス信号ＡＤＣをデコードして複数のビット
線対ＢＬ1,ＢＬＸ1 〜ＢＬn,ＢＬＸn のいずれか１対を
選択するコラムデコーダ、１５は選択されたビット線対
を対応するデータ線対ＤＬ1,ＤＬＸ1 〜ＤＬn,ＤＬＸn
に接続するコラムゲート、１６は外部からの入力データ
ＤINのバッファリングを行うデータ入力バッファ、１７
は書き込み制御端子Ｔ1 から与えられるアクティブ・ロ
ーのライトイネーブル信号（書き込み制御信号）ＷＥＸ
のバッファリングを行うＷＥバッファを示す。
ＡＤＲのバッファリングを行うロウアドレスバッファ、
１２は外部からのコラムアドレス信号ＡＤＣのバッファ
リングを行うコラムアドレスバッファ、１３はロウアド
レス信号ＡＤＲをデコードして複数のワード線ＷＬ1 〜
ＷＬm のいずれか１本を選択するロウデコーダ、１４は
コラムアドレス信号ＡＤＣをデコードして複数のビット
線対ＢＬ1,ＢＬＸ1 〜ＢＬn,ＢＬＸn のいずれか１対を
選択するコラムデコーダ、１５は選択されたビット線対
を対応するデータ線対ＤＬ1,ＤＬＸ1 〜ＤＬn,ＤＬＸn
に接続するコラムゲート、１６は外部からの入力データ
ＤINのバッファリングを行うデータ入力バッファ、１７
は書き込み制御端子Ｔ1 から与えられるアクティブ・ロ
ーのライトイネーブル信号（書き込み制御信号）ＷＥＸ
のバッファリングを行うＷＥバッファを示す。
【００１４】また、１８は本発明の特徴部分をなす書き
込みパルス発生回路を示し、外部端子Ｔ2 から与えられ
るクロック信号ＣＬＫと、試験用の外部端子Ｔ3 から与
えられる設定信号ＰＳと、ＷＥバッファ１７を介して入
力されるライトイネーブル信号ＷＥＸとに応答して試験
用書き込みパルスＴＷＰを発生する。また、１９は書き
込みパルス発生回路１８から供給される書き込みパルス
ＴＷＰにより活性化されて、データ入力バッファ１６を
介して入力される入力データＤINの増幅を行うライトア
ンプ、２０はＷＥバッファ１７を介して入力されるライ
トイネーブル信号ＷＥＸの“Ｈ”レベル（つまり読み出
しモード時）に応答して活性化され、選択メモリセルか
ら対応するビット線対及びコラムゲート１５を介してデ
ータ線対に読み出されたデータをセンスし増幅するセン
スアンプ、２１はセンスアンプ２０の出力データのバッ
ファリングを行い出力データＤOUT として外部に出力す
るデータ出力バッファを示す。
込みパルス発生回路を示し、外部端子Ｔ2 から与えられ
るクロック信号ＣＬＫと、試験用の外部端子Ｔ3 から与
えられる設定信号ＰＳと、ＷＥバッファ１７を介して入
力されるライトイネーブル信号ＷＥＸとに応答して試験
用書き込みパルスＴＷＰを発生する。また、１９は書き
込みパルス発生回路１８から供給される書き込みパルス
ＴＷＰにより活性化されて、データ入力バッファ１６を
介して入力される入力データＤINの増幅を行うライトア
ンプ、２０はＷＥバッファ１７を介して入力されるライ
トイネーブル信号ＷＥＸの“Ｈ”レベル（つまり読み出
しモード時）に応答して活性化され、選択メモリセルか
ら対応するビット線対及びコラムゲート１５を介してデ
ータ線対に読み出されたデータをセンスし増幅するセン
スアンプ、２１はセンスアンプ２０の出力データのバッ
ファリングを行い出力データＤOUT として外部に出力す
るデータ出力バッファを示す。
【００１５】次に図３を参照すると、書き込みパルス発
生回路１８は、４ビット構成のシフトレジスタ３０と、
複数のゲートが多段的に接続されて成る遅延回路４０と
を備えて構成されている。シフトレジスタ３０は、設定
信号ＰＳに応答するインバータ３１と、設定信号ＰＳを
リセット（Ｒ）端子に入力し且つインバータ３１の出力
をセット（Ｓ）端子に入力するＲＳフリップフロップ３
２と、このフリップフロップ３２のＱ出力及びその反転
出力をそれぞれＲ端子及びＳ端子に入力するＲＳフリッ
プフロップ３３と、このフリップフロップ３３のＱ出力
及びその反転出力をそれぞれＲ端子及びＳ端子に入力す
るＲＳフリップフロップ３４と、このフリップフロップ
３４のＱ出力及びその反転出力をそれぞれＲ端子及びＳ
端子に入力するＲＳフリップフロップ３５とを有してい
る。また、各フリップフロップ３２〜３５のクロック入
力端子ＣＫにはクロック信号ＣＬＫが入力される。
生回路１８は、４ビット構成のシフトレジスタ３０と、
複数のゲートが多段的に接続されて成る遅延回路４０と
を備えて構成されている。シフトレジスタ３０は、設定
信号ＰＳに応答するインバータ３１と、設定信号ＰＳを
リセット（Ｒ）端子に入力し且つインバータ３１の出力
をセット（Ｓ）端子に入力するＲＳフリップフロップ３
２と、このフリップフロップ３２のＱ出力及びその反転
出力をそれぞれＲ端子及びＳ端子に入力するＲＳフリッ
プフロップ３３と、このフリップフロップ３３のＱ出力
及びその反転出力をそれぞれＲ端子及びＳ端子に入力す
るＲＳフリップフロップ３４と、このフリップフロップ
３４のＱ出力及びその反転出力をそれぞれＲ端子及びＳ
端子に入力するＲＳフリップフロップ３５とを有してい
る。また、各フリップフロップ３２〜３５のクロック入
力端子ＣＫにはクロック信号ＣＬＫが入力される。
【００１６】一方、遅延回路４０は、ライトイネーブル
信号ＷＥＸに応答するインバータ４１と、このインバー
タの出力及びフリップフロップ３２のＱ出力に応答する
ＮＯＲゲート４２と、このＮＯＲゲートの出力に応答す
るインバータ４３と、このインバータの出力及びフリッ
プフロップ３３のＱ出力に応答するＮＯＲゲート４４
と、このＮＯＲゲートの出力に応答するインバータ４５
と、このインバータの出力及びフリップフロップ３４の
Ｑ出力に応答するＮＯＲゲート４６と、このＮＯＲゲー
トの出力に応答するインバータ４７と、このインバータ
の出力及びフリップフロップ３５のＱ出力に応答するＮ
ＯＲゲート４８と、ＮＯＲゲート４２，４４，４６及び
４８の各出力に応答するＮＯＲゲート４９と、このＮＯ
Ｒゲートの出力及びライトイネーブル信号ＷＥＸに応答
するＮＯＲゲート５０とを有している。このＮＯＲゲー
ト５０の出力、すなわち試験用書き込みパルスＴＷＰ
は、ライトアンプ１９（図２参照）に供給される。
信号ＷＥＸに応答するインバータ４１と、このインバー
タの出力及びフリップフロップ３２のＱ出力に応答する
ＮＯＲゲート４２と、このＮＯＲゲートの出力に応答す
るインバータ４３と、このインバータの出力及びフリッ
プフロップ３３のＱ出力に応答するＮＯＲゲート４４
と、このＮＯＲゲートの出力に応答するインバータ４５
と、このインバータの出力及びフリップフロップ３４の
Ｑ出力に応答するＮＯＲゲート４６と、このＮＯＲゲー
トの出力に応答するインバータ４７と、このインバータ
の出力及びフリップフロップ３５のＱ出力に応答するＮ
ＯＲゲート４８と、ＮＯＲゲート４２，４４，４６及び
４８の各出力に応答するＮＯＲゲート４９と、このＮＯ
Ｒゲートの出力及びライトイネーブル信号ＷＥＸに応答
するＮＯＲゲート５０とを有している。このＮＯＲゲー
ト５０の出力、すなわち試験用書き込みパルスＴＷＰ
は、ライトアンプ１９（図２参照）に供給される。
【００１７】以下、書き込みパルス発生回路１８の動作
について、図４に示す動作タイミング図を参照しながら
説明する。 ＜期間ｔ１＞先ず、書き込みパルスＴＷＰのパルス幅可
変用の設定信号ＰＳとクロック信号ＣＬＫを用いて、シ
フトレジスタ３０を構成する４段構成のフリップフロッ
プ３２〜３５のうち、３段目のフリップフロップ３４に
“Ｈ”レベルを設定し、他の全てのフリップフロップに
“Ｌ”レベルを設定する。ただし、以下の説明から分か
るように、最終段のフリップフロップ３５については
“Ｈ”レベル／“Ｌ”レベルのいずれでもよい。
について、図４に示す動作タイミング図を参照しながら
説明する。 ＜期間ｔ１＞先ず、書き込みパルスＴＷＰのパルス幅可
変用の設定信号ＰＳとクロック信号ＣＬＫを用いて、シ
フトレジスタ３０を構成する４段構成のフリップフロッ
プ３２〜３５のうち、３段目のフリップフロップ３４に
“Ｈ”レベルを設定し、他の全てのフリップフロップに
“Ｌ”レベルを設定する。ただし、以下の説明から分か
るように、最終段のフリップフロップ３５については
“Ｈ”レベル／“Ｌ”レベルのいずれでもよい。
【００１８】このようにレベル設定を行うと、遅延回路
４０において、ＮＯＲゲート４６，４８の各出力は、ラ
イトイネーブル信号ＷＥＸのレベルに関係なく、“Ｌ”
レベルに固定される。また、ＮＯＲゲート４２，４４に
は、シフトレジスタ３０のフリップフロップ３２，３３
からそれぞれ“Ｌ”レベルの信号が入力されるので、Ｎ
ＯＲゲート４２，４４の各出力は、ライトイネーブル信
号ＷＥＸのレベルに依存して決定される。
４０において、ＮＯＲゲート４６，４８の各出力は、ラ
イトイネーブル信号ＷＥＸのレベルに関係なく、“Ｌ”
レベルに固定される。また、ＮＯＲゲート４２，４４に
は、シフトレジスタ３０のフリップフロップ３２，３３
からそれぞれ“Ｌ”レベルの信号が入力されるので、Ｎ
ＯＲゲート４２，４４の各出力は、ライトイネーブル信
号ＷＥＸのレベルに依存して決定される。
【００１９】図４に示すように、初期状態（期間ｔ１）
において、ライトイネーブル信号ＷＥＸは“Ｈ”レベル
（つまり読み出しモード）にあるので、ＮＯＲゲート４
２，４４の出力は共に“Ｈ”レベルを呈している。この
ためＮＯＲゲート４９の出力は“Ｌ”レベルを呈し、最
終段のＮＯＲゲート５０の出力は、ライトイネーブル信
号ＷＥＸが“Ｈ”レベルにあるので、“Ｌ”レベルを呈
する。
において、ライトイネーブル信号ＷＥＸは“Ｈ”レベル
（つまり読み出しモード）にあるので、ＮＯＲゲート４
２，４４の出力は共に“Ｈ”レベルを呈している。この
ためＮＯＲゲート４９の出力は“Ｌ”レベルを呈し、最
終段のＮＯＲゲート５０の出力は、ライトイネーブル信
号ＷＥＸが“Ｈ”レベルにあるので、“Ｌ”レベルを呈
する。
【００２０】＜期間ｔ２＞上記の状態でライトイネーブ
ル信号ＷＥＸを“Ｌ”レベルに切り換える（つまり書き
込みモード）。これによって、最終段のＮＯＲゲート５
０の２つの入力は共に“Ｌ”レベルとなり、従ってその
出力は“Ｈ”レベルに変化する。
ル信号ＷＥＸを“Ｌ”レベルに切り換える（つまり書き
込みモード）。これによって、最終段のＮＯＲゲート５
０の２つの入力は共に“Ｌ”レベルとなり、従ってその
出力は“Ｈ”レベルに変化する。
【００２１】＜期間ｔ３＞ライトイネーブル信号ＷＥＸ
が“Ｌ”レベルに変化したのを受けて、ＮＯＲゲート４
２の入力がインバータ４１の遅延量だけ時間遅延して
“Ｈ”レベルに切り換わり、これを受けてＮＯＲゲート
４２の出力は“Ｌ”レベルに切り換わる。つまり、ライ
トイネーブル信号ＷＥＸが“Ｌ”レベルに切り換わって
からＮＯＲゲート４２の出力が“Ｌ”レベルに切り換わ
るまでの時間は、インバータ４１の遅延時間とＮＯＲゲ
ート４２の遅延時間によって決定される。
が“Ｌ”レベルに変化したのを受けて、ＮＯＲゲート４
２の入力がインバータ４１の遅延量だけ時間遅延して
“Ｈ”レベルに切り換わり、これを受けてＮＯＲゲート
４２の出力は“Ｌ”レベルに切り換わる。つまり、ライ
トイネーブル信号ＷＥＸが“Ｌ”レベルに切り換わって
からＮＯＲゲート４２の出力が“Ｌ”レベルに切り換わ
るまでの時間は、インバータ４１の遅延時間とＮＯＲゲ
ート４２の遅延時間によって決定される。
【００２２】この時点では、ＮＯＲゲート４９の入力の
うちＮＯＲゲート４４の出力がまだ“Ｈ”レベル状態に
あるので、ＮＯＲゲート４９の出力は“Ｌ”レベルのま
まである。
うちＮＯＲゲート４４の出力がまだ“Ｈ”レベル状態に
あるので、ＮＯＲゲート４９の出力は“Ｌ”レベルのま
まである。
【００２３】＜期間ｔ４＞さらに、インバータ４３の出
力レベルが“Ｈ”レベルに切り換わり、これを受けてＮ
ＯＲゲート４４の出力が“Ｌ”レベルに切り換わる。こ
の時点でＮＯＲゲート４９の４つの入力が全て“Ｌ”レ
ベルとなるので、ＮＯＲゲート４９の出力は“Ｈ”レベ
ルに変化する。
力レベルが“Ｈ”レベルに切り換わり、これを受けてＮ
ＯＲゲート４４の出力が“Ｌ”レベルに切り換わる。こ
の時点でＮＯＲゲート４９の４つの入力が全て“Ｌ”レ
ベルとなるので、ＮＯＲゲート４９の出力は“Ｈ”レベ
ルに変化する。
【００２４】＜期間ｔ５＞最終段のＮＯＲゲート５０
は、一方の入力（つまりＮＯＲゲート４９の出力）が
“Ｈ”レベルとなるので、その出力は元の“Ｌ”レベル
に戻る。このように、最終段のＮＯＲゲート５０から出
力される試験用書き込みパルスＴＷＰのパルス幅は、イ
ンバータ４１，４３、ＮＯＲゲート４２，４４及びＮＯ
Ｒゲート４９の各々の遅延時間によって決定される。
は、一方の入力（つまりＮＯＲゲート４９の出力）が
“Ｈ”レベルとなるので、その出力は元の“Ｌ”レベル
に戻る。このように、最終段のＮＯＲゲート５０から出
力される試験用書き込みパルスＴＷＰのパルス幅は、イ
ンバータ４１，４３、ＮＯＲゲート４２，４４及びＮＯ
Ｒゲート４９の各々の遅延時間によって決定される。
【００２５】以上説明した試験用書き込みパルスＴＷＰ
の出力動作では、シフトレジスタ３０の３段目のフリッ
プフロップ３４に“Ｈ”レベルを設定するようにした
が、この“Ｈ”レベル設定を他のフリップフロップに適
宜変更することにより、出力パルス幅を変えることがで
きる。例えば、最終段のフリップフロップ３５に“Ｈ”
レベルを設定し、他のフリップフロップ全てに“Ｌ”レ
ベルを設定すれば、インバータ４５の遅延時間とＮＯＲ
ゲート４６の遅延時間の分だけ更に長いパルス幅を持っ
た試験用書き込みパルスＴＷＰを出力することができる
（出力パルス幅の拡張）。
の出力動作では、シフトレジスタ３０の３段目のフリッ
プフロップ３４に“Ｈ”レベルを設定するようにした
が、この“Ｈ”レベル設定を他のフリップフロップに適
宜変更することにより、出力パルス幅を変えることがで
きる。例えば、最終段のフリップフロップ３５に“Ｈ”
レベルを設定し、他のフリップフロップ全てに“Ｌ”レ
ベルを設定すれば、インバータ４５の遅延時間とＮＯＲ
ゲート４６の遅延時間の分だけ更に長いパルス幅を持っ
た試験用書き込みパルスＴＷＰを出力することができる
（出力パルス幅の拡張）。
【００２６】逆に、２段目のフリップフロップ３３に
“Ｈ”レベルを設定し、他のフリップフロップに“Ｌ”
レベルを設定すれば（但し、フリップフロップ３４，３
５については“Ｈ”レベル／“Ｌ”レベルのいずれでも
よい）、インバータ４３の遅延時間とＮＯＲゲート４４
の遅延時間の分だけ短いパルス幅を持った試験用書き込
みパルスＴＷＰを出力することができる（出力パルス幅
の短縮）。
“Ｈ”レベルを設定し、他のフリップフロップに“Ｌ”
レベルを設定すれば（但し、フリップフロップ３４，３
５については“Ｈ”レベル／“Ｌ”レベルのいずれでも
よい）、インバータ４３の遅延時間とＮＯＲゲート４４
の遅延時間の分だけ短いパルス幅を持った試験用書き込
みパルスＴＷＰを出力することができる（出力パルス幅
の短縮）。
【００２７】以上説明したように、本実施例に係るＳＲ
ＡＭの構成によれば、書き込みパルス発生回路１８にプ
ログラマブルな記憶部分（シフトレジスタ３０）を持た
せ、本ＳＲＡＭの試験時に外部端子Ｔ3 から設定信号Ｐ
Ｓを適宜入力することで、そのシフトレジスタ３０に所
望のデータ、すなわち所望とする書き込みパルス幅に応
じたデータ、を書き込むようにしている。つまり、試験
用外部端子Ｔ3 から与える設定信号ＰＳの印加形態に応
じて、ソフト的に書き込みパルス幅を可変に設定可能と
している。
ＡＭの構成によれば、書き込みパルス発生回路１８にプ
ログラマブルな記憶部分（シフトレジスタ３０）を持た
せ、本ＳＲＡＭの試験時に外部端子Ｔ3 から設定信号Ｐ
Ｓを適宜入力することで、そのシフトレジスタ３０に所
望のデータ、すなわち所望とする書き込みパルス幅に応
じたデータ、を書き込むようにしている。つまり、試験
用外部端子Ｔ3 から与える設定信号ＰＳの印加形態に応
じて、ソフト的に書き込みパルス幅を可変に設定可能と
している。
【００２８】従って、本ＳＲＡＭの製造時はもちろんの
こと、製造後でも試験用書き込みパルスＴＷＰのパルス
幅を自由にきめ細かく変更設定することができる。しか
も、試験用に使用される外部端子の個数を最少限（本実
施例の場合、設定信号ＰＳ用の外部端子Ｔ3 とクロック
信号ＣＬＫ用の外部端子Ｔ2 の２個）とすることができ
る。
こと、製造後でも試験用書き込みパルスＴＷＰのパルス
幅を自由にきめ細かく変更設定することができる。しか
も、試験用に使用される外部端子の個数を最少限（本実
施例の場合、設定信号ＰＳ用の外部端子Ｔ3 とクロック
信号ＣＬＫ用の外部端子Ｔ2 の２個）とすることができ
る。
【００２９】また、本デバイスが出力できるパルス幅そ
れ自体は、試験装置の性能に関係なく、本デバイスの性
能で決まるため、比較的安価な低速の試験装置を用いて
も、高速のデバイスの実力に見合った試験用書き込みパ
ルスＴＷＰを得ることができる。なお、シフトレジスタ
３０を構成する各フリップフロップ３２〜３５は、本Ｓ
ＲＡＭの電源投入時に全て“Ｌ”レベルに設定されるよ
うに設計するのが好ましい。このようにすれば、電源投
入直後の各フリップフロップ３２〜３５の出力は全て
“Ｌ”レベルであるので、プログラムしない時（つま
り、外部端子Ｔ3 から設定信号ＰＳを入力していない
時）の書き込みパルス幅は、書き込みパルス発生回路１
８が出力できる最大のパルス幅又は書き込み制御端子Ｔ
1 に入力されたライトイネーブル信号ＷＥＸのパルス幅
のうちの小さい方が出力される。従って、通常のＳＲＡ
Ｍに書き込みパルス発生回路１８を付加しても、製品の
機能上は変わりがないようにすることができる。
れ自体は、試験装置の性能に関係なく、本デバイスの性
能で決まるため、比較的安価な低速の試験装置を用いて
も、高速のデバイスの実力に見合った試験用書き込みパ
ルスＴＷＰを得ることができる。なお、シフトレジスタ
３０を構成する各フリップフロップ３２〜３５は、本Ｓ
ＲＡＭの電源投入時に全て“Ｌ”レベルに設定されるよ
うに設計するのが好ましい。このようにすれば、電源投
入直後の各フリップフロップ３２〜３５の出力は全て
“Ｌ”レベルであるので、プログラムしない時（つま
り、外部端子Ｔ3 から設定信号ＰＳを入力していない
時）の書き込みパルス幅は、書き込みパルス発生回路１
８が出力できる最大のパルス幅又は書き込み制御端子Ｔ
1 に入力されたライトイネーブル信号ＷＥＸのパルス幅
のうちの小さい方が出力される。従って、通常のＳＲＡ
Ｍに書き込みパルス発生回路１８を付加しても、製品の
機能上は変わりがないようにすることができる。
【００３０】以下、本ＳＲＡＭの電源投入時にシフトレ
ジスタ３０を構成する各フリップフロップを“Ｌ”レベ
ルに設定するための回路構成例について、図５〜図８を
参照しながら説明する。図５には各フリップフロップの
第１の構成例が示される。図中、１０１〜１０４は図３
におけるＲＳフリップフロップ３２〜３５の各々を構成
するＮＡＮＤゲートを示す。ＮＡＮＤゲート１０１及び
１０２の一方の入力端はそれぞれセット（Ｓ）端子及び
リセット（Ｒ）端子に接続され、他方の入力端はそれぞ
れクロック信号のレベル反転信号用の入力端子ＣＫＸに
接続されており、また、各ＮＡＮＤゲート１０１，１０
２の出力端はそれぞれＮＡＮＤゲート１０３，１０４の
一方の入力端に接続されている。ＮＡＮＤゲート１０３
及び１０４の出力端は、それぞれＮＡＮＤゲート１０４
の他方の入力端及びフリップフロップ１０３の他方の入
力端に接続されている。また、１０５及び１０６はそれ
ぞれトランスミッションゲートを示し、Ｓ端子及びＲ端
子をそれぞれ対応するフリップフロップ１０１及び１０
２に接続する。各トランスミッションゲート１０５，１
０６は、クロック信号のレベル反転信号（ＣＫＸ）に応
答するｐチャネルトランジスタとクロック信号（ＣＫ）
に応答するｎチャネルトランジスタとが並列接続された
構成を有している。
ジスタ３０を構成する各フリップフロップを“Ｌ”レベ
ルに設定するための回路構成例について、図５〜図８を
参照しながら説明する。図５には各フリップフロップの
第１の構成例が示される。図中、１０１〜１０４は図３
におけるＲＳフリップフロップ３２〜３５の各々を構成
するＮＡＮＤゲートを示す。ＮＡＮＤゲート１０１及び
１０２の一方の入力端はそれぞれセット（Ｓ）端子及び
リセット（Ｒ）端子に接続され、他方の入力端はそれぞ
れクロック信号のレベル反転信号用の入力端子ＣＫＸに
接続されており、また、各ＮＡＮＤゲート１０１，１０
２の出力端はそれぞれＮＡＮＤゲート１０３，１０４の
一方の入力端に接続されている。ＮＡＮＤゲート１０３
及び１０４の出力端は、それぞれＮＡＮＤゲート１０４
の他方の入力端及びフリップフロップ１０３の他方の入
力端に接続されている。また、１０５及び１０６はそれ
ぞれトランスミッションゲートを示し、Ｓ端子及びＲ端
子をそれぞれ対応するフリップフロップ１０１及び１０
２に接続する。各トランスミッションゲート１０５，１
０６は、クロック信号のレベル反転信号（ＣＫＸ）に応
答するｐチャネルトランジスタとクロック信号（ＣＫ）
に応答するｎチャネルトランジスタとが並列接続された
構成を有している。
【００３１】また、１０７は第２のリセット（Ｒ）端子
を示し、この端子から入力されるリセット信号は、ＮＡ
ＮＤゲート１０４の入力端に入力される。このように、
図５に示す回路構成では、電源投入後に、ＲＳフリップ
フロップ１０１〜１０４に追加された第２のＲ端子１０
７に信号を印加することにより、当該フリップフロップ
をリセット（つまりＱ出力を“Ｌ”レベルに設定）する
ことが可能となる。
を示し、この端子から入力されるリセット信号は、ＮＡ
ＮＤゲート１０４の入力端に入力される。このように、
図５に示す回路構成では、電源投入後に、ＲＳフリップ
フロップ１０１〜１０４に追加された第２のＲ端子１０
７に信号を印加することにより、当該フリップフロップ
をリセット（つまりＱ出力を“Ｌ”レベルに設定）する
ことが可能となる。
【００３２】図６には各フリップフロップの第２の構成
例が示される。図示の回路構成は、図５に示す第１の構
成例と比較して、リセット（Ｒ）端子１０７を備えて
いないこと、高電位の電源ラインＶｃｃとＮＡＮＤゲ
ート１０１，１０４の各出力端との間に比較的高抵抗の
抵抗器１１１，１１４を設けたこと、ＮＡＮＤゲート
１０２，１０３の各出力端と低電位の電源ラインＶｓｓ
との間に比較的高抵抗の抵抗器１１２，１１３を設けた
こと、において異なっている。他の構成及びその作用に
ついては、図５に示す第１の構成例と同じであるので、
その説明は省略する。
例が示される。図示の回路構成は、図５に示す第１の構
成例と比較して、リセット（Ｒ）端子１０７を備えて
いないこと、高電位の電源ラインＶｃｃとＮＡＮＤゲ
ート１０１，１０４の各出力端との間に比較的高抵抗の
抵抗器１１１，１１４を設けたこと、ＮＡＮＤゲート
１０２，１０３の各出力端と低電位の電源ラインＶｓｓ
との間に比較的高抵抗の抵抗器１１２，１１３を設けた
こと、において異なっている。他の構成及びその作用に
ついては、図５に示す第１の構成例と同じであるので、
その説明は省略する。
【００３３】なお、各抵抗器１１１〜１１４を設けるに
際しては、電源投入後にその出力レベルを“Ｈ”レベル
（又は“Ｌ”レベル）に初期設定したいＮＡＮＤゲート
については、その出力端と高電位の電源ラインＶｃｃ
（又は低電位の電源ラインＶｓｓ）との間に抵抗器を設
けるようにする。従って、図示の例では、電源投入後、
ＮＡＮＤゲート１０１，１０４の出力レベルは“Ｈ”レ
ベルに設定され、ＮＡＮＤゲート１０２，１０３の出力
レベルは“Ｌ”レベルに設定される。
際しては、電源投入後にその出力レベルを“Ｈ”レベル
（又は“Ｌ”レベル）に初期設定したいＮＡＮＤゲート
については、その出力端と高電位の電源ラインＶｃｃ
（又は低電位の電源ラインＶｓｓ）との間に抵抗器を設
けるようにする。従って、図示の例では、電源投入後、
ＮＡＮＤゲート１０１，１０４の出力レベルは“Ｈ”レ
ベルに設定され、ＮＡＮＤゲート１０２，１０３の出力
レベルは“Ｌ”レベルに設定される。
【００３４】このようにして、図６に示す回路構成で
は、電源投入後に、ＲＳフリップフロップをリセット
（つまりＱ出力を“Ｌ”レベルに設定）することができ
る。図７には各フリップフロップの第３の構成例が示さ
れる。図示の回路構成は、図５に示す第１の構成例と比
較して、リセット（Ｒ）端子１０７を備えていない点を
除いて、外見上は同じ構成を有している。但し、各ＮＡ
ＮＤゲート１０１〜１０４は、各々のスレッショルドレ
ベルが所定値に選定されている。
は、電源投入後に、ＲＳフリップフロップをリセット
（つまりＱ出力を“Ｌ”レベルに設定）することができ
る。図７には各フリップフロップの第３の構成例が示さ
れる。図示の回路構成は、図５に示す第１の構成例と比
較して、リセット（Ｒ）端子１０７を備えていない点を
除いて、外見上は同じ構成を有している。但し、各ＮＡ
ＮＤゲート１０１〜１０４は、各々のスレッショルドレ
ベルが所定値に選定されている。
【００３５】すなわち、図示の例では、ＮＡＮＤゲート
１０１，１０４については“Ｈ”レベルが出力されるよ
うにそのスレッショルドレベルを高めに設定し、ＮＡＮ
Ｄゲート１０２，１０３については“Ｌ”レベルが出力
されるようにそのスレッショルドレベルを低めに設定し
ている。以下、各ＮＡＮＤゲート１０１〜１０４のスレ
ッショルドレベルの設定又は変更の仕方について、図８
を参照しながら説明する。
１０１，１０４については“Ｈ”レベルが出力されるよ
うにそのスレッショルドレベルを高めに設定し、ＮＡＮ
Ｄゲート１０２，１０３については“Ｌ”レベルが出力
されるようにそのスレッショルドレベルを低めに設定し
ている。以下、各ＮＡＮＤゲート１０１〜１０４のスレ
ッショルドレベルの設定又は変更の仕方について、図８
を参照しながら説明する。
【００３６】図８は各ＮＡＮＤゲートの回路構成を示す
もので、高電位の電源ラインＶｃｃと低電位の電源ライ
ンＶｓｓの間に接続され且つそれぞれ一方の入力ＩＮ１
に応答するＣＭＯＳゲート（ｐチャネルトランジスタＱ
Ｐ１及びｎチャネルトランジスタＱＮ１）と、同じく電
源ラインＶｃｃとＶｓｓの間に接続され且つそれぞれ他
方の入力ＩＮ２に応答するＣＭＯＳゲート（ｐチャネル
トランジスタＱＰ２及びｎチャネルトランジスタＱＮ
２）により構成されている。なお、各ＣＭＯＳゲートの
出力端はＮＡＮＤゲートの出力端ＯＵＴに接続されてい
る。
もので、高電位の電源ラインＶｃｃと低電位の電源ライ
ンＶｓｓの間に接続され且つそれぞれ一方の入力ＩＮ１
に応答するＣＭＯＳゲート（ｐチャネルトランジスタＱ
Ｐ１及びｎチャネルトランジスタＱＮ１）と、同じく電
源ラインＶｃｃとＶｓｓの間に接続され且つそれぞれ他
方の入力ＩＮ２に応答するＣＭＯＳゲート（ｐチャネル
トランジスタＱＰ２及びｎチャネルトランジスタＱＮ
２）により構成されている。なお、各ＣＭＯＳゲートの
出力端はＮＡＮＤゲートの出力端ＯＵＴに接続されてい
る。
【００３７】この構成において、各トランジスタの駆動
能力を表すファクタをβ（トランジスタのゲート幅
（Ｗ）に比例し、ゲート長（Ｌ）に反比例する；β∝Ｗ
／Ｌ）とし、ｐチャネルトランジスタＱＰ１，ＱＰ２の
β（βP ）に対するｎチャネルトランジスタＱＮ１，Ｑ
Ｎ２のβ（βN ）の比をβR とすると、このβR （＝β
N／βP ）を適宜調整することにより、入力信号のスレ
ッショルドレベルを変えることができる。
能力を表すファクタをβ（トランジスタのゲート幅
（Ｗ）に比例し、ゲート長（Ｌ）に反比例する；β∝Ｗ
／Ｌ）とし、ｐチャネルトランジスタＱＰ１，ＱＰ２の
β（βP ）に対するｎチャネルトランジスタＱＮ１，Ｑ
Ｎ２のβ（βN ）の比をβR とすると、このβR （＝β
N／βP ）を適宜調整することにより、入力信号のスレ
ッショルドレベルを変えることができる。
【００３８】通常、βR ＞１の場合には、スレッショル
ドレベルは電源電圧の１／２よりも低く、従って、ＮＡ
ＮＤゲートは入力信号を“Ｈ”レベルと認識し、“Ｌ”
レベルを出力することができる。一方、βR ＜１の場合
には、スレッショルドレベルは電源電圧の１／２よりも
高く、従って、ＮＡＮＤゲートは入力信号を“Ｌ”レベ
ルと認識し、“Ｈ”レベルを出力することができる。こ
こで、βP ，βN の値は、トランジスタのゲート幅
（Ｗ）とゲート長（Ｌ）を適宜調整することで自由に変
えられる。
ドレベルは電源電圧の１／２よりも低く、従って、ＮＡ
ＮＤゲートは入力信号を“Ｈ”レベルと認識し、“Ｌ”
レベルを出力することができる。一方、βR ＜１の場合
には、スレッショルドレベルは電源電圧の１／２よりも
高く、従って、ＮＡＮＤゲートは入力信号を“Ｌ”レベ
ルと認識し、“Ｈ”レベルを出力することができる。こ
こで、βP ，βN の値は、トランジスタのゲート幅
（Ｗ）とゲート長（Ｌ）を適宜調整することで自由に変
えられる。
【００３９】このように、図７，図８に示す回路構成で
は、ＲＳフリップフロップを構成する各ＮＡＮＤゲート
のスレッショルドレベルを予め所定値に設定しているの
で、電源投入時に、当該フリップフロップをリセット
（つまりＱ出力を“Ｌ”レベルに設定）することが可能
となる。なお、図示はしないが、図７の回路構成に図６
の回路構成を組み込んだ回路構成とすることも可能であ
る。
は、ＲＳフリップフロップを構成する各ＮＡＮＤゲート
のスレッショルドレベルを予め所定値に設定しているの
で、電源投入時に、当該フリップフロップをリセット
（つまりＱ出力を“Ｌ”レベルに設定）することが可能
となる。なお、図示はしないが、図７の回路構成に図６
の回路構成を組み込んだ回路構成とすることも可能であ
る。
【００４０】上述した実施例では説明の簡単化のため、
シフトレジスタ３０を構成するフリップフロップの個数
を４個としたが、設けるフリップフロップの個数を更に
増やすことにより試験用書き込みパルスＴＷＰのパルス
幅の調整範囲を拡大できることは、当業者には明らかで
あろう。この場合、設定できる出力パルス幅の刻みは、
遅延回路４０に使用される各素子（インバータ、ＮＯＲ
ゲート）の各々の遅延時間の組み合わせによって決定さ
れる。例えば、ＧａＡｓ，ＥＣＬ等の高速デバイスで
は、上記素子の遅延時間は概ね３０ｐｓ〜５０ｐｓであ
るので、出力パルス幅の刻みとしては１００ｐｓ程度が
可能である。
シフトレジスタ３０を構成するフリップフロップの個数
を４個としたが、設けるフリップフロップの個数を更に
増やすことにより試験用書き込みパルスＴＷＰのパルス
幅の調整範囲を拡大できることは、当業者には明らかで
あろう。この場合、設定できる出力パルス幅の刻みは、
遅延回路４０に使用される各素子（インバータ、ＮＯＲ
ゲート）の各々の遅延時間の組み合わせによって決定さ
れる。例えば、ＧａＡｓ，ＥＣＬ等の高速デバイスで
は、上記素子の遅延時間は概ね３０ｐｓ〜５０ｐｓであ
るので、出力パルス幅の刻みとしては１００ｐｓ程度が
可能である。
【００４１】
【発明の効果】以上説明したように本発明によれば、最
少限の試験専用の外部端子を用いてその外部端子に設定
信号を適宜印加することにより、本装置の製造後でもそ
の試験用書き込みパルス幅を自由にきめ細かく変更設定
することができ、しかも、試験専用の外部端子の個数を
最少限とすることができる。
少限の試験専用の外部端子を用いてその外部端子に設定
信号を適宜印加することにより、本装置の製造後でもそ
の試験用書き込みパルス幅を自由にきめ細かく変更設定
することができ、しかも、試験専用の外部端子の個数を
最少限とすることができる。
【００４２】また、本装置（デバイス）が出力できるパ
ルス幅それ自体は、試験装置の性能に関係なく、本デバ
イスの性能で決まるため、比較的安価な低速の試験装置
を用いても、例えばＧａＡｓ，ＥＣＬ等の高速デバイス
の書き込みパルス幅の測定に基づく試験をきめ細かく行
うことが可能となる。
ルス幅それ自体は、試験装置の性能に関係なく、本デバ
イスの性能で決まるため、比較的安価な低速の試験装置
を用いても、例えばＧａＡｓ，ＥＣＬ等の高速デバイス
の書き込みパルス幅の測定に基づく試験をきめ細かく行
うことが可能となる。
【図１】本発明に係る半導体記憶装置の原理構成図であ
る。
る。
【図２】本発明の一実施例としてのＳＲＡＭの全体構成
を示すブロック図である。
を示すブロック図である。
【図３】図２における書き込みパルス発生回路の一構成
例を示す回路図である。
例を示す回路図である。
【図４】図３の回路の動作タイミング図である。
【図５】図３における各フリップフロップの第１の構成
例を示す回路図である。
例を示す回路図である。
【図６】図３における各フリップフロップの第２の構成
例を示す回路図である。
例を示す回路図である。
【図７】図３における各フリップフロップの第３の構成
例を示す回路図である。
例を示す回路図である。
【図８】図７におけるＮＡＮＤゲートの構成例を示す回
路図である。
路図である。
１…書き込み制御系 ２…試験用の外部端子 ３…書き込みパルス発生回路 ４…パルス幅可変回路 １８…書き込みパルス発生回路 ３０…シフトレジスタ ４０…遅延回路 ＷＥＸ…書き込み制御信号（ライトイネーブル信号） ＴＷＰ…試験用書き込みパルス ＰＳ…（試験用書き込みパルスのパルス幅可変用の）設
定信号 Ｔ3 …試験用の外部端子
定信号 Ｔ3 …試験用の外部端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｅ 7735−4Ｍ Ｗ 7735−4Ｍ
Claims (7)
- 【請求項１】 書き込み制御信号（ＷＥＸ）に基づいて
選択メモリセルへのデータ書き込みを制御する書き込み
制御系（１）を備えた半導体記憶装置において、 試験用の外部端子（２）と、 前記外部端子から与えられる設定信号（ＰＳ）及び前記
書き込み制御信号に基づいて試験用書き込みパルス（Ｔ
ＷＰ）を発生し前記書き込み制御系に供給する書き込み
パルス発生回路（３）とを具備し、 前記書き込みパルス発生回路が、前記設定信号に基づい
て前記試験用書き込みパルスのパルス幅を可変に設定す
るパルス幅可変回路（４）を有することを特徴とする半
導体記憶装置。 - 【請求項２】 前記パルス幅可変回路は、それぞれ所定
の遅延時間を有する複数のゲートが多段的に接続され且
つ初段のゲートが前記書き込み制御信号に応答する遅延
回路（４０）と、前記複数のゲートのうち特定の複数の
ゲートの入力端にそれぞれ各ビット出力端が接続された
複数ビット構成のシフトレジスタ（３０）とを有し、前
記シフトレジスタに前記設定信号を入力することで前記
遅延回路における遅延量を所望の書き込みパルス幅に応
じた量に可変設定することを特徴とする請求項１に記載
の半導体記憶装置。 - 【請求項３】 前記シフトレジスタは、前記設定信号に
応答するインバータ（３１）と、前記複数ビットに対応
した数の複数の縦続接続されたＲＳ型フリップフロップ
（３２〜３５）とを有し、初段のフリップフロップ（３
２）は、前記設定信号によりリセットされ且つ前記イン
バータの出力によりセットされ、各フリップフロップの
出力端はそれぞれ前記特定の複数のゲートの対応する入
力端に接続されていることを特徴とする請求項２に記載
の半導体記憶装置。 - 【請求項４】 前記シフトレジスタを構成する各ＲＳ型
フリップフロップの出力は、前記半導体記憶装置の電源
投入時に“Ｌ”レベルとなるように設定されていること
を特徴とする請求項３に記載の半導体記憶装置。 - 【請求項５】 前記ＲＳ型フリップフロップは、セット
入力及びクロック信号に応答する第１のＮＡＮＤゲート
（１０１）と、リセット入力及び前記クロック信号に応
答する第２のＮＡＮＤゲート（１０２）と、前記第１の
ＮＡＮＤゲートの出力及び当該フリップフロップの反転
出力に応答して該フリップフロップの出力を生成する第
３のＮＡＮＤゲート（１０３）と、前記第２及び第３の
ＮＡＮＤゲートの出力並びに第２のリセット入力（１０
７）に応答して前記フリップフロップの反転出力を生成
する第４のＮＡＮＤゲート（１０４）とを有することを
特徴とする請求項４に記載の半導体記憶装置。 - 【請求項６】 前記ＲＳ型フリップフロップは、セット
入力及びクロック信号に応答する第１のＮＡＮＤゲート
（１０１）と、リセット入力及び前記クロック信号に応
答する第２のＮＡＮＤゲート（１０２）と、前記第１の
ＮＡＮＤゲートの出力及び当該フリップフロップの反転
出力に応答して該フリップフロップの出力を生成する第
３のＮＡＮＤゲート（１０３）と、前記第２及び第３の
ＮＡＮＤゲートの出力に応答して前記フリップフロップ
の反転出力を生成する第４のＮＡＮＤゲート（１０４）
と、前記第１及び第４のＮＡＮＤゲートの各出力端と高
電位の電源ライン（Ｖｃｃ）との間に接続された抵抗器
（１１１，１１４）と、前記第２及び第３のＮＡＮＤゲ
ートの各出力端と低電位の電源ライン（Ｖｓｓ）との間
に接続された抵抗器（１１２，１１３）とを有すること
を特徴とする請求項４に記載の半導体記憶装置。 - 【請求項７】 前記ＲＳ型フリップフロップは、セット
入力及びクロック信号に応答する第１のＮＡＮＤゲート
（１０１）と、リセット入力及び前記クロック信号に応
答する第２のＮＡＮＤゲート（１０２）と、前記第１の
ＮＡＮＤゲートの出力及び当該フリップフロップの反転
出力に応答して該フリップフロップの出力を生成する第
３のＮＡＮＤゲート（１０３）と、前記第２及び第３の
ＮＡＮＤゲートの出力に応答して前記フリップフロップ
の反転出力を生成する第４のＮＡＮＤゲート（１０４）
とを有し、前記第１及び第４のＮＡＮＤゲートは電源投
入時にそれぞれ“Ｈ”レベルを出力するように各々のス
レッショルドレベルが高めに設定されており、前記第２
及び第３のＮＡＮＤゲートは電源投入時にそれぞれ
“Ｌ”レベルを出力するように各々のスレッショルドレ
ベルが低めに設定されていることを特徴とする請求項４
に記載の半導体記憶装置。
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