JPH0883498A - 半導体記憶装置 - Google Patents
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- JPH0883498A JPH0883498A JP6217243A JP21724394A JPH0883498A JP H0883498 A JPH0883498 A JP H0883498A JP 6217243 A JP6217243 A JP 6217243A JP 21724394 A JP21724394 A JP 21724394A JP H0883498 A JPH0883498 A JP H0883498A
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Abstract
試験専用の外部端子を用いて書き込みパルス幅を自由に
きめ細かく設定できるようにすると共に、比較的安価な
低速の試験装置を用いても高速のデバイスの実力に見合
った書き込みパルス幅を得ることを目的とする。 【構成】 書き込み制御信号WEXに基づいて選択メモ
リセルへのデータ書き込みを制御する書き込み制御系1
を備え、試験用の外部端子2と、前記外部端子から与え
られる設定信号PS及び前記書き込み制御信号に基づい
て試験用書き込みパルスTWPを発生し前記書き込み制
御系に供給する書き込みパルス発生回路3とを具備し、
前記書き込みパルス発生回路が、前記設定信号に基づい
て前記試験用書き込みパルスのパルス幅を可変に設定す
るパルス幅可変回路4を有するように構成する。
Description
り、特に、書き込みパルス幅の測定に基づく試験及び評
価を行うのに適合された半導体記憶装置に関する。
み、書き込みパルス幅が1〜2ns程度の高速で動作す
るものも珍しくなくなってきた。その一方で、そのよう
な高速のパルスを発生できる試験装置は非常に高価であ
るか、又はそのような高速のパルスは発生できず、その
ため、作成した回路の評価及び出荷保証に多大なコスト
を必要としたり、或いは書き込みパルス幅の測定自体が
困難になるといった不都合が生じている。
めに、従来、半導体記憶装置(チップ)内に書き込みパ
ルス発生回路を内蔵させることが行われている。かかる
方法の一例としては、半導体記憶装置の製造時に書き込
みパルス発生回路で生成される書き込みパルス幅をハー
ド的に(つまり固定的に)設定したものが知られてい
る。
を設け、これらの端子に外部から制御信号を適宜印加し
て内蔵の書き込みパルス発生回路を制御することで、書
き込みパルス幅を変更するようにしたものが知られてい
る。
ち、書き込みパルス幅をハード的に設定する方式では、
半導体記憶装置の製造後はその書き込みパルス幅を変更
設定することができないため、その製品が設定された書
き込みパルス幅で正常に動作するか否かといった単純な
判定は可能であるが、書き込める限界のパルス幅等につ
いては測定ができないといった欠点がある。すなわち、
もしも設定された書き込みパルス幅で書き込めない場合
(つまりその製品が正常に動作しない場合)には、どの
程度のパルス幅にすれば書き込みが可能であるのか等に
ついては、全く特定することができないといった問題が
あった。
の制御により書き込みパルス幅を変更する方式では、半
導体チップ全体の端子数(つまり外部ピンの数)に制限
があるため、試験専用に使用できる端子数も制限され、
そのために書き込みパルス幅をきめ細かに設定すること
は困難であるといった問題がある。そのため、大まかな
測定しか行えないといった課題があった。
鑑み創作されたもので、最少限の試験専用の外部端子を
用いて試験用書き込みパルス幅を自由にきめ細かく設定
できるようにすると共に、比較的安価な低速の試験装置
を用いても高速のデバイスの実力に見合った試験用書き
込みパルス幅を得ることができる半導体記憶装置を提供
することを目的とする。
め、本発明に係る半導体記憶装置は、図1の原理構成図
に示されるように、書き込み制御信号WEXに基づいて
選択メモリセルへのデータ書き込みを制御する書き込み
制御系1を備えた半導体記憶装置において、試験用の外
部端子2と、前記外部端子から与えられる設定信号PS
及び前記書き込み制御信号WEXに基づいて試験用書き
込みパルスTWPを発生し前記書き込み制御系に供給す
る書き込みパルス発生回路3とを具備し、前記書き込み
パルス発生回路が、前記設定信号PSに基づいて前記試
験用書き込みパルスTWPのパルス幅を可変に設定する
パルス幅可変回路4を有することを特徴とする。
ス発生回路3に設けられたパルス幅可変回路4は、試験
時に外部端子2から与えられる設定信号PSに基づいて
試験用書き込みパルスTWPのパルス幅を可変に設定す
るように機能する。つまり、試験用外部端子2から与え
る設定信号PSの印加形態に応じて、ソフト的にパルス
幅を可変に設定可能としている。
も、その試験用書き込みパルスTWPのパルス幅を自由
にきめ細かく変更設定することができ、しかも、試験専
用の外部端子の個数を最少限とすることができる。ま
た、本装置(デバイス)が出力できるパルス幅それ自体
は、試験装置の性能に関係なく本デバイスの性能で決ま
るため、比較的安価な低速の試験装置を用いても、高速
のデバイスの実力に見合った試験用書き込みパルス幅を
得ることができる。
の詳細については、添付図面を参照しつつ以下に記述さ
れる実施例を用いて説明する。
(スタティック型ランダムアクセスメモリ)の全体構成
が示され、また、図3には本発明の特徴部分をなす書き
込みパルス発生回路の一構成例が示される。先ず図2を
参照すると、10は複数のワード線WL1 〜WLm と複
数の相補ビット線対BL1,BLX1 〜BLn,BLXn の
交差部にスタティック型のメモリセルMijがマトリクス
状に配列されて成るSRAMセルアレイを示す。図示の
例では、各メモリセルMijは、情報記憶素子としてのフ
リップフロップMと、この記憶素子Mの1対の入出力ノ
ードと各ビット線BLj ,BLXj の間に介在された1
対のトランスファゲートトランジスタQ1,Q2 とを有し
ている。
ADRのバッファリングを行うロウアドレスバッファ、
12は外部からのコラムアドレス信号ADCのバッファ
リングを行うコラムアドレスバッファ、13はロウアド
レス信号ADRをデコードして複数のワード線WL1 〜
WLm のいずれか1本を選択するロウデコーダ、14は
コラムアドレス信号ADCをデコードして複数のビット
線対BL1,BLX1 〜BLn,BLXn のいずれか1対を
選択するコラムデコーダ、15は選択されたビット線対
を対応するデータ線対DL1,DLX1 〜DLn,DLXn
に接続するコラムゲート、16は外部からの入力データ
DINのバッファリングを行うデータ入力バッファ、17
は書き込み制御端子T1 から与えられるアクティブ・ロ
ーのライトイネーブル信号(書き込み制御信号)WEX
のバッファリングを行うWEバッファを示す。
込みパルス発生回路を示し、外部端子T2 から与えられ
るクロック信号CLKと、試験用の外部端子T3 から与
えられる設定信号PSと、WEバッファ17を介して入
力されるライトイネーブル信号WEXとに応答して試験
用書き込みパルスTWPを発生する。また、19は書き
込みパルス発生回路18から供給される書き込みパルス
TWPにより活性化されて、データ入力バッファ16を
介して入力される入力データDINの増幅を行うライトア
ンプ、20はWEバッファ17を介して入力されるライ
トイネーブル信号WEXの“H”レベル(つまり読み出
しモード時)に応答して活性化され、選択メモリセルか
ら対応するビット線対及びコラムゲート15を介してデ
ータ線対に読み出されたデータをセンスし増幅するセン
スアンプ、21はセンスアンプ20の出力データのバッ
ファリングを行い出力データDOUT として外部に出力す
るデータ出力バッファを示す。
生回路18は、4ビット構成のシフトレジスタ30と、
複数のゲートが多段的に接続されて成る遅延回路40と
を備えて構成されている。シフトレジスタ30は、設定
信号PSに応答するインバータ31と、設定信号PSを
リセット(R)端子に入力し且つインバータ31の出力
をセット(S)端子に入力するRSフリップフロップ3
2と、このフリップフロップ32のQ出力及びその反転
出力をそれぞれR端子及びS端子に入力するRSフリッ
プフロップ33と、このフリップフロップ33のQ出力
及びその反転出力をそれぞれR端子及びS端子に入力す
るRSフリップフロップ34と、このフリップフロップ
34のQ出力及びその反転出力をそれぞれR端子及びS
端子に入力するRSフリップフロップ35とを有してい
る。また、各フリップフロップ32〜35のクロック入
力端子CKにはクロック信号CLKが入力される。
信号WEXに応答するインバータ41と、このインバー
タの出力及びフリップフロップ32のQ出力に応答する
NORゲート42と、このNORゲートの出力に応答す
るインバータ43と、このインバータの出力及びフリッ
プフロップ33のQ出力に応答するNORゲート44
と、このNORゲートの出力に応答するインバータ45
と、このインバータの出力及びフリップフロップ34の
Q出力に応答するNORゲート46と、このNORゲー
トの出力に応答するインバータ47と、このインバータ
の出力及びフリップフロップ35のQ出力に応答するN
ORゲート48と、NORゲート42,44,46及び
48の各出力に応答するNORゲート49と、このNO
Rゲートの出力及びライトイネーブル信号WEXに応答
するNORゲート50とを有している。このNORゲー
ト50の出力、すなわち試験用書き込みパルスTWP
は、ライトアンプ19(図2参照)に供給される。
について、図4に示す動作タイミング図を参照しながら
説明する。 <期間t1>先ず、書き込みパルスTWPのパルス幅可
変用の設定信号PSとクロック信号CLKを用いて、シ
フトレジスタ30を構成する4段構成のフリップフロッ
プ32〜35のうち、3段目のフリップフロップ34に
“H”レベルを設定し、他の全てのフリップフロップに
“L”レベルを設定する。ただし、以下の説明から分か
るように、最終段のフリップフロップ35については
“H”レベル/“L”レベルのいずれでもよい。
40において、NORゲート46,48の各出力は、ラ
イトイネーブル信号WEXのレベルに関係なく、“L”
レベルに固定される。また、NORゲート42,44に
は、シフトレジスタ30のフリップフロップ32,33
からそれぞれ“L”レベルの信号が入力されるので、N
ORゲート42,44の各出力は、ライトイネーブル信
号WEXのレベルに依存して決定される。
において、ライトイネーブル信号WEXは“H”レベル
(つまり読み出しモード)にあるので、NORゲート4
2,44の出力は共に“H”レベルを呈している。この
ためNORゲート49の出力は“L”レベルを呈し、最
終段のNORゲート50の出力は、ライトイネーブル信
号WEXが“H”レベルにあるので、“L”レベルを呈
する。
ル信号WEXを“L”レベルに切り換える(つまり書き
込みモード)。これによって、最終段のNORゲート5
0の2つの入力は共に“L”レベルとなり、従ってその
出力は“H”レベルに変化する。
が“L”レベルに変化したのを受けて、NORゲート4
2の入力がインバータ41の遅延量だけ時間遅延して
“H”レベルに切り換わり、これを受けてNORゲート
42の出力は“L”レベルに切り換わる。つまり、ライ
トイネーブル信号WEXが“L”レベルに切り換わって
からNORゲート42の出力が“L”レベルに切り換わ
るまでの時間は、インバータ41の遅延時間とNORゲ
ート42の遅延時間によって決定される。
うちNORゲート44の出力がまだ“H”レベル状態に
あるので、NORゲート49の出力は“L”レベルのま
まである。
力レベルが“H”レベルに切り換わり、これを受けてN
ORゲート44の出力が“L”レベルに切り換わる。こ
の時点でNORゲート49の4つの入力が全て“L”レ
ベルとなるので、NORゲート49の出力は“H”レベ
ルに変化する。
は、一方の入力(つまりNORゲート49の出力)が
“H”レベルとなるので、その出力は元の“L”レベル
に戻る。このように、最終段のNORゲート50から出
力される試験用書き込みパルスTWPのパルス幅は、イ
ンバータ41,43、NORゲート42,44及びNO
Rゲート49の各々の遅延時間によって決定される。
の出力動作では、シフトレジスタ30の3段目のフリッ
プフロップ34に“H”レベルを設定するようにした
が、この“H”レベル設定を他のフリップフロップに適
宜変更することにより、出力パルス幅を変えることがで
きる。例えば、最終段のフリップフロップ35に“H”
レベルを設定し、他のフリップフロップ全てに“L”レ
ベルを設定すれば、インバータ45の遅延時間とNOR
ゲート46の遅延時間の分だけ更に長いパルス幅を持っ
た試験用書き込みパルスTWPを出力することができる
(出力パルス幅の拡張)。
“H”レベルを設定し、他のフリップフロップに“L”
レベルを設定すれば(但し、フリップフロップ34,3
5については“H”レベル/“L”レベルのいずれでも
よい)、インバータ43の遅延時間とNORゲート44
の遅延時間の分だけ短いパルス幅を持った試験用書き込
みパルスTWPを出力することができる(出力パルス幅
の短縮)。
AMの構成によれば、書き込みパルス発生回路18にプ
ログラマブルな記憶部分(シフトレジスタ30)を持た
せ、本SRAMの試験時に外部端子T3 から設定信号P
Sを適宜入力することで、そのシフトレジスタ30に所
望のデータ、すなわち所望とする書き込みパルス幅に応
じたデータ、を書き込むようにしている。つまり、試験
用外部端子T3 から与える設定信号PSの印加形態に応
じて、ソフト的に書き込みパルス幅を可変に設定可能と
している。
こと、製造後でも試験用書き込みパルスTWPのパルス
幅を自由にきめ細かく変更設定することができる。しか
も、試験用に使用される外部端子の個数を最少限(本実
施例の場合、設定信号PS用の外部端子T3 とクロック
信号CLK用の外部端子T2 の2個)とすることができ
る。
れ自体は、試験装置の性能に関係なく、本デバイスの性
能で決まるため、比較的安価な低速の試験装置を用いて
も、高速のデバイスの実力に見合った試験用書き込みパ
ルスTWPを得ることができる。なお、シフトレジスタ
30を構成する各フリップフロップ32〜35は、本S
RAMの電源投入時に全て“L”レベルに設定されるよ
うに設計するのが好ましい。このようにすれば、電源投
入直後の各フリップフロップ32〜35の出力は全て
“L”レベルであるので、プログラムしない時(つま
り、外部端子T3 から設定信号PSを入力していない
時)の書き込みパルス幅は、書き込みパルス発生回路1
8が出力できる最大のパルス幅又は書き込み制御端子T
1 に入力されたライトイネーブル信号WEXのパルス幅
のうちの小さい方が出力される。従って、通常のSRA
Mに書き込みパルス発生回路18を付加しても、製品の
機能上は変わりがないようにすることができる。
ジスタ30を構成する各フリップフロップを“L”レベ
ルに設定するための回路構成例について、図5〜図8を
参照しながら説明する。図5には各フリップフロップの
第1の構成例が示される。図中、101〜104は図3
におけるRSフリップフロップ32〜35の各々を構成
するNANDゲートを示す。NANDゲート101及び
102の一方の入力端はそれぞれセット(S)端子及び
リセット(R)端子に接続され、他方の入力端はそれぞ
れクロック信号のレベル反転信号用の入力端子CKXに
接続されており、また、各NANDゲート101,10
2の出力端はそれぞれNANDゲート103,104の
一方の入力端に接続されている。NANDゲート103
及び104の出力端は、それぞれNANDゲート104
の他方の入力端及びフリップフロップ103の他方の入
力端に接続されている。また、105及び106はそれ
ぞれトランスミッションゲートを示し、S端子及びR端
子をそれぞれ対応するフリップフロップ101及び10
2に接続する。各トランスミッションゲート105,1
06は、クロック信号のレベル反転信号(CKX)に応
答するpチャネルトランジスタとクロック信号(CK)
に応答するnチャネルトランジスタとが並列接続された
構成を有している。
を示し、この端子から入力されるリセット信号は、NA
NDゲート104の入力端に入力される。このように、
図5に示す回路構成では、電源投入後に、RSフリップ
フロップ101〜104に追加された第2のR端子10
7に信号を印加することにより、当該フリップフロップ
をリセット(つまりQ出力を“L”レベルに設定)する
ことが可能となる。
例が示される。図示の回路構成は、図5に示す第1の構
成例と比較して、リセット(R)端子107を備えて
いないこと、高電位の電源ラインVccとNANDゲ
ート101,104の各出力端との間に比較的高抵抗の
抵抗器111,114を設けたこと、NANDゲート
102,103の各出力端と低電位の電源ラインVss
との間に比較的高抵抗の抵抗器112,113を設けた
こと、において異なっている。他の構成及びその作用に
ついては、図5に示す第1の構成例と同じであるので、
その説明は省略する。
際しては、電源投入後にその出力レベルを“H”レベル
(又は“L”レベル)に初期設定したいNANDゲート
については、その出力端と高電位の電源ラインVcc
(又は低電位の電源ラインVss)との間に抵抗器を設
けるようにする。従って、図示の例では、電源投入後、
NANDゲート101,104の出力レベルは“H”レ
ベルに設定され、NANDゲート102,103の出力
レベルは“L”レベルに設定される。
は、電源投入後に、RSフリップフロップをリセット
(つまりQ出力を“L”レベルに設定)することができ
る。図7には各フリップフロップの第3の構成例が示さ
れる。図示の回路構成は、図5に示す第1の構成例と比
較して、リセット(R)端子107を備えていない点を
除いて、外見上は同じ構成を有している。但し、各NA
NDゲート101〜104は、各々のスレッショルドレ
ベルが所定値に選定されている。
101,104については“H”レベルが出力されるよ
うにそのスレッショルドレベルを高めに設定し、NAN
Dゲート102,103については“L”レベルが出力
されるようにそのスレッショルドレベルを低めに設定し
ている。以下、各NANDゲート101〜104のスレ
ッショルドレベルの設定又は変更の仕方について、図8
を参照しながら説明する。
もので、高電位の電源ラインVccと低電位の電源ライ
ンVssの間に接続され且つそれぞれ一方の入力IN1
に応答するCMOSゲート(pチャネルトランジスタQ
P1及びnチャネルトランジスタQN1)と、同じく電
源ラインVccとVssの間に接続され且つそれぞれ他
方の入力IN2に応答するCMOSゲート(pチャネル
トランジスタQP2及びnチャネルトランジスタQN
2)により構成されている。なお、各CMOSゲートの
出力端はNANDゲートの出力端OUTに接続されてい
る。
能力を表すファクタをβ(トランジスタのゲート幅
(W)に比例し、ゲート長(L)に反比例する;β∝W
/L)とし、pチャネルトランジスタQP1,QP2の
β(βP )に対するnチャネルトランジスタQN1,Q
N2のβ(βN )の比をβR とすると、このβR (=β
N/βP )を適宜調整することにより、入力信号のスレ
ッショルドレベルを変えることができる。
ドレベルは電源電圧の1/2よりも低く、従って、NA
NDゲートは入力信号を“H”レベルと認識し、“L”
レベルを出力することができる。一方、βR <1の場合
には、スレッショルドレベルは電源電圧の1/2よりも
高く、従って、NANDゲートは入力信号を“L”レベ
ルと認識し、“H”レベルを出力することができる。こ
こで、βP ,βN の値は、トランジスタのゲート幅
(W)とゲート長(L)を適宜調整することで自由に変
えられる。
は、RSフリップフロップを構成する各NANDゲート
のスレッショルドレベルを予め所定値に設定しているの
で、電源投入時に、当該フリップフロップをリセット
(つまりQ出力を“L”レベルに設定)することが可能
となる。なお、図示はしないが、図7の回路構成に図6
の回路構成を組み込んだ回路構成とすることも可能であ
る。
シフトレジスタ30を構成するフリップフロップの個数
を4個としたが、設けるフリップフロップの個数を更に
増やすことにより試験用書き込みパルスTWPのパルス
幅の調整範囲を拡大できることは、当業者には明らかで
あろう。この場合、設定できる出力パルス幅の刻みは、
遅延回路40に使用される各素子(インバータ、NOR
ゲート)の各々の遅延時間の組み合わせによって決定さ
れる。例えば、GaAs,ECL等の高速デバイスで
は、上記素子の遅延時間は概ね30ps〜50psであ
るので、出力パルス幅の刻みとしては100ps程度が
可能である。
少限の試験専用の外部端子を用いてその外部端子に設定
信号を適宜印加することにより、本装置の製造後でもそ
の試験用書き込みパルス幅を自由にきめ細かく変更設定
することができ、しかも、試験専用の外部端子の個数を
最少限とすることができる。
ルス幅それ自体は、試験装置の性能に関係なく、本デバ
イスの性能で決まるため、比較的安価な低速の試験装置
を用いても、例えばGaAs,ECL等の高速デバイス
の書き込みパルス幅の測定に基づく試験をきめ細かく行
うことが可能となる。
る。
を示すブロック図である。
例を示す回路図である。
例を示す回路図である。
例を示す回路図である。
例を示す回路図である。
路図である。
定信号 T3 …試験用の外部端子
Claims (7)
- 【請求項1】 書き込み制御信号(WEX)に基づいて
選択メモリセルへのデータ書き込みを制御する書き込み
制御系(1)を備えた半導体記憶装置において、 試験用の外部端子(2)と、 前記外部端子から与えられる設定信号(PS)及び前記
書き込み制御信号に基づいて試験用書き込みパルス(T
WP)を発生し前記書き込み制御系に供給する書き込み
パルス発生回路(3)とを具備し、 前記書き込みパルス発生回路が、前記設定信号に基づい
て前記試験用書き込みパルスのパルス幅を可変に設定す
るパルス幅可変回路(4)を有することを特徴とする半
導体記憶装置。 - 【請求項2】 前記パルス幅可変回路は、それぞれ所定
の遅延時間を有する複数のゲートが多段的に接続され且
つ初段のゲートが前記書き込み制御信号に応答する遅延
回路(40)と、前記複数のゲートのうち特定の複数の
ゲートの入力端にそれぞれ各ビット出力端が接続された
複数ビット構成のシフトレジスタ(30)とを有し、前
記シフトレジスタに前記設定信号を入力することで前記
遅延回路における遅延量を所望の書き込みパルス幅に応
じた量に可変設定することを特徴とする請求項1に記載
の半導体記憶装置。 - 【請求項3】 前記シフトレジスタは、前記設定信号に
応答するインバータ(31)と、前記複数ビットに対応
した数の複数の縦続接続されたRS型フリップフロップ
(32〜35)とを有し、初段のフリップフロップ(3
2)は、前記設定信号によりリセットされ且つ前記イン
バータの出力によりセットされ、各フリップフロップの
出力端はそれぞれ前記特定の複数のゲートの対応する入
力端に接続されていることを特徴とする請求項2に記載
の半導体記憶装置。 - 【請求項4】 前記シフトレジスタを構成する各RS型
フリップフロップの出力は、前記半導体記憶装置の電源
投入時に“L”レベルとなるように設定されていること
を特徴とする請求項3に記載の半導体記憶装置。 - 【請求項5】 前記RS型フリップフロップは、セット
入力及びクロック信号に応答する第1のNANDゲート
(101)と、リセット入力及び前記クロック信号に応
答する第2のNANDゲート(102)と、前記第1の
NANDゲートの出力及び当該フリップフロップの反転
出力に応答して該フリップフロップの出力を生成する第
3のNANDゲート(103)と、前記第2及び第3の
NANDゲートの出力並びに第2のリセット入力(10
7)に応答して前記フリップフロップの反転出力を生成
する第4のNANDゲート(104)とを有することを
特徴とする請求項4に記載の半導体記憶装置。 - 【請求項6】 前記RS型フリップフロップは、セット
入力及びクロック信号に応答する第1のNANDゲート
(101)と、リセット入力及び前記クロック信号に応
答する第2のNANDゲート(102)と、前記第1の
NANDゲートの出力及び当該フリップフロップの反転
出力に応答して該フリップフロップの出力を生成する第
3のNANDゲート(103)と、前記第2及び第3の
NANDゲートの出力に応答して前記フリップフロップ
の反転出力を生成する第4のNANDゲート(104)
と、前記第1及び第4のNANDゲートの各出力端と高
電位の電源ライン(Vcc)との間に接続された抵抗器
(111,114)と、前記第2及び第3のNANDゲ
ートの各出力端と低電位の電源ライン(Vss)との間
に接続された抵抗器(112,113)とを有すること
を特徴とする請求項4に記載の半導体記憶装置。 - 【請求項7】 前記RS型フリップフロップは、セット
入力及びクロック信号に応答する第1のNANDゲート
(101)と、リセット入力及び前記クロック信号に応
答する第2のNANDゲート(102)と、前記第1の
NANDゲートの出力及び当該フリップフロップの反転
出力に応答して該フリップフロップの出力を生成する第
3のNANDゲート(103)と、前記第2及び第3の
NANDゲートの出力に応答して前記フリップフロップ
の反転出力を生成する第4のNANDゲート(104)
とを有し、前記第1及び第4のNANDゲートは電源投
入時にそれぞれ“H”レベルを出力するように各々のス
レッショルドレベルが高めに設定されており、前記第2
及び第3のNANDゲートは電源投入時にそれぞれ
“L”レベルを出力するように各々のスレッショルドレ
ベルが低めに設定されていることを特徴とする請求項4
に記載の半導体記憶装置。
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