JPH0489699A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0489699A JPH0489699A JP2200684A JP20068490A JPH0489699A JP H0489699 A JPH0489699 A JP H0489699A JP 2200684 A JP2200684 A JP 2200684A JP 20068490 A JP20068490 A JP 20068490A JP H0489699 A JPH0489699 A JP H0489699A
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- 239000004065 semiconductor Substances 0.000 title claims description 21
- 230000007704 transition Effects 0.000 claims abstract description 16
- 238000011084 recovery Methods 0.000 claims abstract description 4
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 101100062780 Mus musculus Dclk1 gene Proteins 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
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- 238000003199 nucleic acid amplification method Methods 0.000 description 2
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- 230000004044 response Effects 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、半導体記憶装置に関し、より詳しくは、ｎ
チャネルトランジスタとｎチャネルトランジスタとを直
列接続した出力バノファを有する半導体記憶装置に関す
る。
チャネルトランジスタとｎチャネルトランジスタとを直
列接続した出力バノファを有する半導体記憶装置に関す
る。
半導体記憶装置の出カバソファとしては、電源とグラン
ドとの間にｎチャネルトランジスタとｎチャネルトラン
ジスタとを直列に接続し、このｎチャネルトランジスタ
とｎチャネルトランジスタとの接続点（出力ノード）か
ら出力信号を出力するようにしたものが多く用いられて
いる。このような出力バッファは動作時に大きなノイズ
を発生し、特に出力ノードが高（ｒ−ｔ）レベルから低
（■、）レベルに変化するときにそのノイズがグランド
を介して回り込んで入力端子側の入力バッファの誤動作
を弓き起こすことがある。入カバソファがｉ’ Ｔ Ｌ
レベル人力の場合は、Ｖｌｌ（＝２．４Ｖ ＶＩＬ＝
０４５Ｖであり、Ｖ Ｉ Ｈ側にノイズマージンがない
からである。ノイズを小さくするためには出力バッファ
のサイズを小さくすればよいか、サイズを小さくすると
アクセスタイムやドライブ能力などに支障が出るので限
界がある。そこで、従来の半導体記憶装置は、出力バッ
ファのノイズを小さくするために、第３図に示すように
、出力バッファ２００を構成するｐｉ−ヤネルトランソ
スタＰＬとｎヂャネルトランジスタＮｔのゲート間にｎ
ヂャネルトランジスタｉ” 、 、 Ｅ’ ２を直列に
接続し、さらにこのｎヂャネルトランジスタＴ＋、’ｌ
”の接続点Ｊｔを出力ノート、Ｊｎに接続している。そ
して、この半導体記憶装置は、第４図に示すように、出
力バッファ２００を動作させる前に信号ＥＱによってト
ランジスタＴ１およびＴ 、をアクティブにして、ｎチ
ャネルトランジスタＰｔとｎヂャネルトランジスタＮｔ
のゲートをンヨートする。これによりトランジスタｐｔ
およびＮｔを同時にオンして出力ノードＪｎを中間電位
ＭＩＤ（−ＶＣＣ／２）にイコライズする。 ここで、系のインダクタンスをＩ、、ｌＪ／＜ッファ２
００かアクティブになった瞬間の電流を（ｄｉ／ｄｔ）
とすると、ノイズ■は一般にＶ ＝ Ｌ （ｄｉ／ ｄ
ｔ）と表わされる。出力ノートの電位が１ルベルからＬ
レベルに変化する場合、イコライズを行わないとき、１
−（ＶＣＣ−ＧＮＩ））／Ｒの瞬間電流が流れ、イコラ
イズを行なったときはｉ−（ＭＩＤ−Ｃ；ＮＤ）／Ｒの
瞬間電流が流れる（ただし、ＲはトランジスタＮｔのオ
ン抵抗を表し、Ｖ ＣＣ、Ｇ Ｎ Ｄはそれぞれ電源電
位、接地電位を表わしている）。したがって、出力バッ
ファ２００を動作させる前にイコライズを行うことによ
って、瞬間電流（ｄｉ／ｄｔ）を小さくでき、イコライ
ズを行わない場合に比べてノイズＶを小さくすることが
できる。なお、＋０１１０２は、メモリセルの読み出し
データを表わすセンス信号に基づいてこれらのｐヂャネ
ルトランジスタＰ ｔ、ｎチャネルトランジスタＮｔを
制御するゲート回路である。
ドとの間にｎチャネルトランジスタとｎチャネルトラン
ジスタとを直列に接続し、このｎチャネルトランジスタ
とｎチャネルトランジスタとの接続点（出力ノード）か
ら出力信号を出力するようにしたものが多く用いられて
いる。このような出力バッファは動作時に大きなノイズ
を発生し、特に出力ノードが高（ｒ−ｔ）レベルから低
（■、）レベルに変化するときにそのノイズがグランド
を介して回り込んで入力端子側の入力バッファの誤動作
を弓き起こすことがある。入カバソファがｉ’ Ｔ Ｌ
レベル人力の場合は、Ｖｌｌ（＝２．４Ｖ ＶＩＬ＝
０４５Ｖであり、Ｖ Ｉ Ｈ側にノイズマージンがない
からである。ノイズを小さくするためには出力バッファ
のサイズを小さくすればよいか、サイズを小さくすると
アクセスタイムやドライブ能力などに支障が出るので限
界がある。そこで、従来の半導体記憶装置は、出力バッ
ファのノイズを小さくするために、第３図に示すように
、出力バッファ２００を構成するｐｉ−ヤネルトランソ
スタＰＬとｎヂャネルトランジスタＮｔのゲート間にｎ
ヂャネルトランジスタｉ” 、 、 Ｅ’ ２を直列に
接続し、さらにこのｎヂャネルトランジスタＴ＋、’ｌ
”の接続点Ｊｔを出力ノート、Ｊｎに接続している。そ
して、この半導体記憶装置は、第４図に示すように、出
力バッファ２００を動作させる前に信号ＥＱによってト
ランジスタＴ１およびＴ 、をアクティブにして、ｎチ
ャネルトランジスタＰｔとｎヂャネルトランジスタＮｔ
のゲートをンヨートする。これによりトランジスタｐｔ
およびＮｔを同時にオンして出力ノードＪｎを中間電位
ＭＩＤ（−ＶＣＣ／２）にイコライズする。 ここで、系のインダクタンスをＩ、、ｌＪ／＜ッファ２
００かアクティブになった瞬間の電流を（ｄｉ／ｄｔ）
とすると、ノイズ■は一般にＶ ＝ Ｌ （ｄｉ／ ｄ
ｔ）と表わされる。出力ノートの電位が１ルベルからＬ
レベルに変化する場合、イコライズを行わないとき、１
−（ＶＣＣ−ＧＮＩ））／Ｒの瞬間電流が流れ、イコラ
イズを行なったときはｉ−（ＭＩＤ−Ｃ；ＮＤ）／Ｒの
瞬間電流が流れる（ただし、ＲはトランジスタＮｔのオ
ン抵抗を表し、Ｖ ＣＣ、Ｇ Ｎ Ｄはそれぞれ電源電
位、接地電位を表わしている）。したがって、出力バッ
ファ２００を動作させる前にイコライズを行うことによ
って、瞬間電流（ｄｉ／ｄｔ）を小さくでき、イコライ
ズを行わない場合に比べてノイズＶを小さくすることが
できる。なお、＋０１１０２は、メモリセルの読み出し
データを表わすセンス信号に基づいてこれらのｐヂャネ
ルトランジスタＰ ｔ、ｎチャネルトランジスタＮｔを
制御するゲート回路である。
しかしながら、上記従来の半導体記憶装置は、出力バッ
ファ２００のノイズを小さくするために、ｐヂャネルト
ランジスタｐｔおよびＮヂャネルトランジスタを同時に
オンさせているので、電源からグランドへ大きな貫通電
流が生して消費電流が増大するという問題がある。 そこで、この発明の目的は、消費電流を増大させろこと
なく出力バッファのノイズを低減できる半導体記憶装置
を提供することにある。
ファ２００のノイズを小さくするために、ｐヂャネルト
ランジスタｐｔおよびＮヂャネルトランジスタを同時に
オンさせているので、電源からグランドへ大きな貫通電
流が生して消費電流が増大するという問題がある。 そこで、この発明の目的は、消費電流を増大させろこと
なく出力バッファのノイズを低減できる半導体記憶装置
を提供することにある。
上記目的を達成するために、この発明は、入力端子を通
してアドレス人力信号を取り込んで、このアドレス入力
信号が遷移したタイミングに基づいて入力回路によって
クロック信号を作成すると共に、センス増幅器によって
メモリセルの読み出しデータを表わすセンス信号を発生
させて、出力バッファとして電源とグランドとの間に順
に直列に接続した相補の第１および第２のトランジスタ
を上記クロック信号およびセンス信号に基づいてオンオ
フ制御して、上記憶１のトランジスタと第２のトランジ
スタとの接続点から出力端子に上記読み出しデータを表
わす出力信号を出力する半導体記憶装置において、−に
記憶２のトランジスタと同じ型であって、上記憶２のト
ランジスタよりもコンダクタンスが小さい第３のトラン
ジスタを上記憶１．第２のトランジスタの接続点とグラ
ンドとの間に接続し、上記入力回路は、アドレス人力信
号の遷移に伴って上記センスアンプ出力信号がレベル変
化する前に上記クロック信号をレベル変化させ、上記セ
ンス信号がレベル変化し、た後に上記クロック信号をレ
ベル回復さ［゛るように構成されており、上記センス増
幅器からのセンス信号と上記入力回路からのクロック信
号とを受けて、−に記アドレス人力信号の遷移に伴って
−ｌ二記センス信弓がレベル変化ケる場合に、上記り［
ｌツク信冒のレベル変化タイミングでレベル変化前のセ
ンス信号に基づいて上記第１のトランジスタをオフする
と共に第３のトランジスタをオンし、続いてセンス信号
がレベル変化した後１．ｈ記クロック信号のレベル回復
タイミングで、レベル変化後のセンス信号に基づいて上
記憶１のトランジスタをオフ状態としたまま第３のトラ
ンジスタをオンする出力制御回路を備えたことを特徴と
している。
してアドレス人力信号を取り込んで、このアドレス入力
信号が遷移したタイミングに基づいて入力回路によって
クロック信号を作成すると共に、センス増幅器によって
メモリセルの読み出しデータを表わすセンス信号を発生
させて、出力バッファとして電源とグランドとの間に順
に直列に接続した相補の第１および第２のトランジスタ
を上記クロック信号およびセンス信号に基づいてオンオ
フ制御して、上記憶１のトランジスタと第２のトランジ
スタとの接続点から出力端子に上記読み出しデータを表
わす出力信号を出力する半導体記憶装置において、−に
記憶２のトランジスタと同じ型であって、上記憶２のト
ランジスタよりもコンダクタンスが小さい第３のトラン
ジスタを上記憶１．第２のトランジスタの接続点とグラ
ンドとの間に接続し、上記入力回路は、アドレス人力信
号の遷移に伴って上記センスアンプ出力信号がレベル変
化する前に上記クロック信号をレベル変化させ、上記セ
ンス信号がレベル変化し、た後に上記クロック信号をレ
ベル回復さ［゛るように構成されており、上記センス増
幅器からのセンス信号と上記入力回路からのクロック信
号とを受けて、−に記アドレス人力信号の遷移に伴って
−ｌ二記センス信弓がレベル変化ケる場合に、上記り［
ｌツク信冒のレベル変化タイミングでレベル変化前のセ
ンス信号に基づいて上記第１のトランジスタをオフする
と共に第３のトランジスタをオンし、続いてセンス信号
がレベル変化した後１．ｈ記クロック信号のレベル回復
タイミングで、レベル変化後のセンス信号に基づいて上
記憶１のトランジスタをオフ状態としたまま第３のトラ
ンジスタをオンする出力制御回路を備えたことを特徴と
している。
【作用］
アドレス入力信号の遷移に伴って、出力端子に出力する
出力信号が高レベルから低レベルへ変化する場合、この
半導体記憶装置は次のように動作する。 まず、上記アドレス人力信号が遷移したタイミングに基
づいて入力回路がクロック信号を作成する。また、セン
ス増幅器はメモリセルのセンス増幅を開始する。上記ク
ロック信号は、センス増幅器か発生させるセンス信号が
上記アドレス入力信号の遷移に伴ってレベル変化（この
場合、高レベルから低レベルへの変化）する前にレベル
変化する。このクロック信号のレベル変化タイミングで
、出力制御回路によって、高レベルのセンス信号に基づ
いて、出力バッファの第１（電源側）のトランジスタが
オフされ、同時にグランド側のコンダクタンスが小さい
方の第３のトランジスタがオンされる。この時、この第
３のトランジスタを流れる瞬間電流はコンダクタンスが
小さいことにより制限される。したがって、出力ノード
の電位は高レベルから緩やかに低下する。そして、上記
センス信号が高レベルから低レベルへ変化した後、上記
クロック信号のレベル回復タイミンクで、出力制御回路
によって、低レベルのセンス信号に基づいてコンダクタ
ンスが大きい方の第２のトランジスタがさらにオンされ
る。この時、すてに出力ノードの電位は中間レベルまで
低下しているので、この第２のトランジスタを流れる瞬
間電流は従来に比して小さいものとなる。 このように、コンダクタンスが小さい方の第３のトラン
ジスタを先にオンし、コンダクタンスが大きい方の第２
のトランジスタを後にオンすることによって、出力バッ
ファを流れる瞬間電流の大きさは従来に比して小ざくな
る。したがって、従来に比して出力バッファのノイズが
低減される。 しかも、第１のトランジスタをオフした状態で、順次６
第３．第２のトランジスタをオンさせるので、電源から
グランドへ貫通電流が生しるようなことがない。したか
って、消費電流か増大するようなことがない。 【実施例】 以下、この発明の半導体記憶装置を図示の実施例により
詳細に説明する。 第１図に示すように、この半導体記憶装置は、入ツノ回
路ｌと、ロウデコーダ２と、ＥＰＲＯＭ（イレイザブル
・プログラマブル・リード・オンリ・メモリ）セルアレ
イ３と、コラムデコーダ４と、センスアンプＳＡφ、・
・・、ＳΔ７からなるセンスアンプ列５と、出力バッフ
ァ６を備えている。また、出力制御回路７と、遅延回路
３０を備えている。 上記入力回路１は、それぞれ入ノＪ端子Ａ。 Ａｎにつながる同一構成のバッファ及びクロック回路１
φ、・ 、Ｉｎと、デツプイネーブル端子ＣＩＥにつな
がるバッファ回路Ｉｃｅと、出力イネーブル端子ＯＥに
つながるＮ０Ｒ（否定論理和）回路４０と、ＮＯＲ回路
２０とからなっている。バッファ回路Ｉφ、 、１ｎは
、それぞれＮ ＯＲ回路＋０１と、インバータ回路１０
２，１０３および１０４と、Ｎ Ａ Ｎ ＋） （否定
論理積）回路１０５．１０６および１０７とからなって
いる。バッファ回路１φ１ｎは、それぞれアドレス入力
信号Ａ。 Ａｎを受け、また、いずれもデツプイネーブル信号ＣＥ
を受ける。そして、デツプイネーブル信号Ｑ ＣＥがＬレベルの場合に、それぞれアドレス入力信号Ａ
φ、・、Ａｎをロウデコーダ２またはコラムデコーダ３
へ出力する一方、アドレス人力信号Δ。 がレベル変化したときにそれぞれ一時的にＨレベルをと
るパルス信号ΔＴＤａφ、・・・、ＡＴＤａｎをＮＯＲ
回路２０へ出力ずろ。 バッファ回路Ｉｃｅは、ＮＯＲ回路＋０１に代えてイン
バータを有するほかは−に記バッファ回路ｌφ、 、
１ｎと同様の構成となっている。このバッファ回路Ｉｃ
ｅはデツプイネーブル信号ＣＥを受ける。そして、この
デツプイネーブル信号ＧＥを各バッファ回路１φ、−、
Ｉ ｎ、インバータ２１およびＮＯＲ回路４０へ出力す
る一方、デツプイネーブル信号ＣＥがレベル変化したと
きに一時的に１４レベルをとるパルス信号ＡＴＤｃｅを
ＮＯＲ回路２０へ出力する。ＮＯＲ回路２０は、上記パ
ルス信号ＡＴＤａφ、−、Ａ Ｔ Ｄ ａｎおよびＡＴ
Ｄｃｅを受（Ｊて、これらの否定論理和をとったクロッ
ク信号Ａ’１１．’Ｄｃｌｋを作成する。 遅延回路３０は、直列接続したインバータ３０１、 か
らなり、上記クロック信号ＡＴＤｃｌｋを受けて、この
クロック信号Ａ Ｔ Ｄ ｃｌｋを遅延させてクロック
信号ＡＴＤｃｌｋ’を作成する。クロック信号ＡＴＤｃ
ｌｋ’は、アドレス人力信号の遷移に伴って後述するセ
ンス信号（メモリセルの読み出しデータを表わす）ＤΔ
Ｔφ１・・、 Ｄ Ａ ’、Ｉ” ｎがレベル変化する
前にＩ、レベルからＩ−ｒレベルへ立ち」−かり、かつ
上記センス信号がレベル変化した後にＨレベルからＬレ
ベルへ立ち下がるように設定される。 なお、インバータ２１．ＮＯＲ回路４０．ＮＡＮＤ回路
２２およびインバータ２３によって、信号（ＯＥ−ＧＥ
）を作成し、さらにインバータ２４によって信号（ＯＥ
＋ＣＥ）を作成している。以下の説明では、信号ＯＥ、
ＣＥはいずれも常にＩ−ｒレベルであるものとする。し
たがって、第２図に示すように、信号（ＯＥ−ＣＥ）は
常にＩ−［レベル、信号（ＯＥ＋ＣＢ）は常にＬレベル
となっている。 第１図に示すロウデコーダ２．コラムデコーダ３は、入
力回路１からのアドレス入力信号Ａφ。 Ａｎに基づいてＥＰＲＯＭセルアレイ３のワード線Ｗ
Ｌ ｏ 、・・、ピット線ＢＬφ、・・・を選択する。 センスアンプ列５の各センスアンプＳＡφＳＡ？は、選
択したメモリセルの読み出しデータを表わすセンス信号
ＤＡＴφ、・ 、ＤＡＴ７をそれぞれ出力する。このセ
ンス信号ＤＡＴφ、・・、ＤＡＴ、は、アドレス入力信
号が遷移したタイミングから時間ｔａだけ経過した時に
レベル変化を起こケものとする。 出力制御回路７は、センスアンプＳΔφＳＡ７ごとに（
すなわち出力端子１）。、 、Ｄ７ごとに）設けたＮ
Ａ Ｎ Ｉ）回路２６．ＮＯＲ回路２７．インバータ２
８およびＮＯＲ回路２９からなっている。図に示すＮΔ
ＮＤ回路２６は、センス信号ＤＡＴφと、信号（ＯＥ−
ＣＥ）と、クロック信号ΔＴＤｃｌｋ’を反転させた信
号とを受けて、これらの否定論理積をとった信号ＯＰを
作成する。ＮＯＲ回路２７は、センス信号Ｄ Ａ Ｔφ
と、信号（ＯＥ−Ｉ−ＣＥ）と、りａ−）り信号Ａ ′
ｒＤ ｃｌｋ’とを受けて、これらの否定論理和をとっ
な信号ＯＮを作成オろ。 ＮＯＲ回路２９は、上記信号ＯＰをインバータ２８によ
って反転させた信号ＯＰと、クロック信号ＡＴＤｃｌｋ
’とを受けて、これらの否定論理和をとった信号ＥＱＮ
を作成する。なお、出力制御回路７のうち他のセンスア
ンプＳＡ、・・・、 Ｓ Ａ ？につながる部分も同様
の構成および機能となっている。 出力バッファ６は、出力端子り。、・、Ｄ７ごとに設け
たｐチャネルトランジスタＰｔ ｎヂャネルトランジ
スタＮＬおよびｎヂャネルトランジスタＮＮｔからなっ
ている。なお、第１図中には、出ノ〕端子り。につなが
る部分のみを示している。従来と同様に、電源（電位Ｖ
ＣＣ）とグランドとの間にｐヂャネルトランジスタｐｔ
とｎヂャネルトランジスタＮｔとを直列に接続し、これ
らのトランジスタＰＬ、Ｎｔの接続点（出力ノード）Ｏ
ＵＴφ、・・・、０ＵＴ７をそれぞれ出力端子り。、
、Ｄ７に接続している。そして、上記ｎヂャネルトラン
ジスタＮｔよりもコンダクタンスが小さいｎヂャネルト
ランジスタＮＮｔを上記各出力ノートＯＵＴφ、−，Ｏ
ＵＴ ７とグランドとの間に接続している。これらのト
ランジスタｌ）ｔ Ｎｔ ＮＮｔは、それぞれＮＡＮＤ
（否定論理積）回路２６．Ｎ０Ｒ（否定論理和回路）２
７、ＮＯＲ回路２９か出力する信号０１） 、 ＯＮＥ
ＱＮによってオンオフ制御されるようになっている。 アドレス入力信号Ａ。、・ 、Ａｎの遷移に伴って、出
力端子り。、 、Ｄ７に出力する出力信号ＯＬＪ Ｔ
。 ０ＵＴ７かＩ−ルヘルからＬレベルへ変化する場合、こ
の半導体記憶装置は第２図に示す動作タイミングに従っ
て次のように動作する。なお、出力制御回路７．出力バ
ッファ６については、センスアンプＳΔ。、出力端子り
。につながる部分の動作について説明ずろちのとする。 まず、入力回路ｌか、上記アトレス入力信号Ａ。 、Ａｎが遷移したタイミング（これを時刻ｔ。−０とす
る）に基づいてクロック信号ＡＴＤｃｌｋを作成する。 続いて遅延回路３０がクロック信号Ａ Ｔ Ｄｃｌｋ’
を作成する。また、センスアンプＳＡφＳＡ７は、メモ
リセルのセンス増幅を開始する。 上記クロック信号ＡＴＤｃｌｋ’は、センスアンプＳΔ
φ、 、ＳΔ・７が発生させるセンス信号Ｄ Ａ ’Ｉ
”。 Ｄ Ａ ’１．’ ？か上記アドレス入力信号Ａ。、・
・・、Ａ７の遷移に伴ってレベル変化する（この場合、
Ｉ−■レベルから１７レベルの変化する）０１ｊに時刻
ｔ１に立ち」二げられる。このクロック信号ＡＴＤｃｌ
ｋ’の立ち」−げタイミンク（時刻１＋）に、ＮＡＮＤ
回路２６が出力する信号ＯＰによってｐチャネルトラン
ジスタルｔがオフされ、同時にＮ ＯＲ回路２９が出力
する信号ＥＱＮによってコンダクタンスが小さい方のｎ
チャネルトランジスタＮＮｔがオンされる。 この時、このｎチャネルトランジスタＮＮＬを流れる瞬
間電流はコンダクタンスが小さいことにより制限される
。したがって、出力ノード、Ｉφの電位はＩ（レベルか
ら緩やかに低下する。そして、時刻ｔａに上記センス信
号Ｄ Ａ ’ｒｏがＴ−ｒレベルからＬレベルへ変化し
た後、上記クロック信号のＡ Ｔ Ｄｃｌｋの立ち下げ
タイミング（時刻ｔ、）に、ｐチャネルトランンスタｐ
ｔがオフ状態のまま、ＮＯＲ回路２７が出力する信号Ｏ
Ｎによってコンダクタンスが大きい方のｎヂャネルトラ
ンジスタＮｔがさらにオンされる。この時、ずでに出ツ
Ｊノード、工φの電位は中間レベルＶｍまて低下してい
るので、このｎヂャネルトランジスタＮｔを流れる瞬間
電流は従来に比して小さいものとなる。 このように、コンダクタンスが小さい方のｎヂャネルト
ランジスタＮＮｔを先にオンし、コンダクタンスが大き
い方のｎヂャネルトランジスタＮｔを後にオンすること
によって、出力バッファ６を流れる瞬間電流の大きさを
従来に比して小さくすることができる。したがって、従
来に比して出力バノファ６のノイズを低減することがで
き、しかも、ｐヂャネルトランジスタｐｔをオフした状
態で、順次各ｎチャネルトランジスタＮＮｔ Ｎｔをオ
ンさせるので、電源からグランドへ貫通電流か流れるの
を防止することができる。したがって、消費電流を増大
させることなく出カバソファ６のノイズを低減すること
ができる。
出力信号が高レベルから低レベルへ変化する場合、この
半導体記憶装置は次のように動作する。 まず、上記アドレス人力信号が遷移したタイミングに基
づいて入力回路がクロック信号を作成する。また、セン
ス増幅器はメモリセルのセンス増幅を開始する。上記ク
ロック信号は、センス増幅器か発生させるセンス信号が
上記アドレス入力信号の遷移に伴ってレベル変化（この
場合、高レベルから低レベルへの変化）する前にレベル
変化する。このクロック信号のレベル変化タイミングで
、出力制御回路によって、高レベルのセンス信号に基づ
いて、出力バッファの第１（電源側）のトランジスタが
オフされ、同時にグランド側のコンダクタンスが小さい
方の第３のトランジスタがオンされる。この時、この第
３のトランジスタを流れる瞬間電流はコンダクタンスが
小さいことにより制限される。したがって、出力ノード
の電位は高レベルから緩やかに低下する。そして、上記
センス信号が高レベルから低レベルへ変化した後、上記
クロック信号のレベル回復タイミンクで、出力制御回路
によって、低レベルのセンス信号に基づいてコンダクタ
ンスが大きい方の第２のトランジスタがさらにオンされ
る。この時、すてに出力ノードの電位は中間レベルまで
低下しているので、この第２のトランジスタを流れる瞬
間電流は従来に比して小さいものとなる。 このように、コンダクタンスが小さい方の第３のトラン
ジスタを先にオンし、コンダクタンスが大きい方の第２
のトランジスタを後にオンすることによって、出力バッ
ファを流れる瞬間電流の大きさは従来に比して小ざくな
る。したがって、従来に比して出力バッファのノイズが
低減される。 しかも、第１のトランジスタをオフした状態で、順次６
第３．第２のトランジスタをオンさせるので、電源から
グランドへ貫通電流が生しるようなことがない。したか
って、消費電流か増大するようなことがない。 【実施例】 以下、この発明の半導体記憶装置を図示の実施例により
詳細に説明する。 第１図に示すように、この半導体記憶装置は、入ツノ回
路ｌと、ロウデコーダ２と、ＥＰＲＯＭ（イレイザブル
・プログラマブル・リード・オンリ・メモリ）セルアレ
イ３と、コラムデコーダ４と、センスアンプＳＡφ、・
・・、ＳΔ７からなるセンスアンプ列５と、出力バッフ
ァ６を備えている。また、出力制御回路７と、遅延回路
３０を備えている。 上記入力回路１は、それぞれ入ノＪ端子Ａ。 Ａｎにつながる同一構成のバッファ及びクロック回路１
φ、・ 、Ｉｎと、デツプイネーブル端子ＣＩＥにつな
がるバッファ回路Ｉｃｅと、出力イネーブル端子ＯＥに
つながるＮ０Ｒ（否定論理和）回路４０と、ＮＯＲ回路
２０とからなっている。バッファ回路Ｉφ、 、１ｎは
、それぞれＮ ＯＲ回路＋０１と、インバータ回路１０
２，１０３および１０４と、Ｎ Ａ Ｎ ＋） （否定
論理積）回路１０５．１０６および１０７とからなって
いる。バッファ回路１φ１ｎは、それぞれアドレス入力
信号Ａ。 Ａｎを受け、また、いずれもデツプイネーブル信号ＣＥ
を受ける。そして、デツプイネーブル信号Ｑ ＣＥがＬレベルの場合に、それぞれアドレス入力信号Ａ
φ、・、Ａｎをロウデコーダ２またはコラムデコーダ３
へ出力する一方、アドレス人力信号Δ。 がレベル変化したときにそれぞれ一時的にＨレベルをと
るパルス信号ΔＴＤａφ、・・・、ＡＴＤａｎをＮＯＲ
回路２０へ出力ずろ。 バッファ回路Ｉｃｅは、ＮＯＲ回路＋０１に代えてイン
バータを有するほかは−に記バッファ回路ｌφ、 、
１ｎと同様の構成となっている。このバッファ回路Ｉｃ
ｅはデツプイネーブル信号ＣＥを受ける。そして、この
デツプイネーブル信号ＧＥを各バッファ回路１φ、−、
Ｉ ｎ、インバータ２１およびＮＯＲ回路４０へ出力す
る一方、デツプイネーブル信号ＣＥがレベル変化したと
きに一時的に１４レベルをとるパルス信号ＡＴＤｃｅを
ＮＯＲ回路２０へ出力する。ＮＯＲ回路２０は、上記パ
ルス信号ＡＴＤａφ、−、Ａ Ｔ Ｄ ａｎおよびＡＴ
Ｄｃｅを受（Ｊて、これらの否定論理和をとったクロッ
ク信号Ａ’１１．’Ｄｃｌｋを作成する。 遅延回路３０は、直列接続したインバータ３０１、 か
らなり、上記クロック信号ＡＴＤｃｌｋを受けて、この
クロック信号Ａ Ｔ Ｄ ｃｌｋを遅延させてクロック
信号ＡＴＤｃｌｋ’を作成する。クロック信号ＡＴＤｃ
ｌｋ’は、アドレス人力信号の遷移に伴って後述するセ
ンス信号（メモリセルの読み出しデータを表わす）ＤΔ
Ｔφ１・・、 Ｄ Ａ ’、Ｉ” ｎがレベル変化する
前にＩ、レベルからＩ−ｒレベルへ立ち」−かり、かつ
上記センス信号がレベル変化した後にＨレベルからＬレ
ベルへ立ち下がるように設定される。 なお、インバータ２１．ＮＯＲ回路４０．ＮＡＮＤ回路
２２およびインバータ２３によって、信号（ＯＥ−ＧＥ
）を作成し、さらにインバータ２４によって信号（ＯＥ
＋ＣＥ）を作成している。以下の説明では、信号ＯＥ、
ＣＥはいずれも常にＩ−ｒレベルであるものとする。し
たがって、第２図に示すように、信号（ＯＥ−ＣＥ）は
常にＩ−［レベル、信号（ＯＥ＋ＣＢ）は常にＬレベル
となっている。 第１図に示すロウデコーダ２．コラムデコーダ３は、入
力回路１からのアドレス入力信号Ａφ。 Ａｎに基づいてＥＰＲＯＭセルアレイ３のワード線Ｗ
Ｌ ｏ 、・・、ピット線ＢＬφ、・・・を選択する。 センスアンプ列５の各センスアンプＳＡφＳＡ？は、選
択したメモリセルの読み出しデータを表わすセンス信号
ＤＡＴφ、・ 、ＤＡＴ７をそれぞれ出力する。このセ
ンス信号ＤＡＴφ、・・、ＤＡＴ、は、アドレス入力信
号が遷移したタイミングから時間ｔａだけ経過した時に
レベル変化を起こケものとする。 出力制御回路７は、センスアンプＳΔφＳＡ７ごとに（
すなわち出力端子１）。、 、Ｄ７ごとに）設けたＮ
Ａ Ｎ Ｉ）回路２６．ＮＯＲ回路２７．インバータ２
８およびＮＯＲ回路２９からなっている。図に示すＮΔ
ＮＤ回路２６は、センス信号ＤＡＴφと、信号（ＯＥ−
ＣＥ）と、クロック信号ΔＴＤｃｌｋ’を反転させた信
号とを受けて、これらの否定論理積をとった信号ＯＰを
作成する。ＮＯＲ回路２７は、センス信号Ｄ Ａ Ｔφ
と、信号（ＯＥ−Ｉ−ＣＥ）と、りａ−）り信号Ａ ′
ｒＤ ｃｌｋ’とを受けて、これらの否定論理和をとっ
な信号ＯＮを作成オろ。 ＮＯＲ回路２９は、上記信号ＯＰをインバータ２８によ
って反転させた信号ＯＰと、クロック信号ＡＴＤｃｌｋ
’とを受けて、これらの否定論理和をとった信号ＥＱＮ
を作成する。なお、出力制御回路７のうち他のセンスア
ンプＳＡ、・・・、 Ｓ Ａ ？につながる部分も同様
の構成および機能となっている。 出力バッファ６は、出力端子り。、・、Ｄ７ごとに設け
たｐチャネルトランジスタＰｔ ｎヂャネルトランジ
スタＮＬおよびｎヂャネルトランジスタＮＮｔからなっ
ている。なお、第１図中には、出ノ〕端子り。につなが
る部分のみを示している。従来と同様に、電源（電位Ｖ
ＣＣ）とグランドとの間にｐヂャネルトランジスタｐｔ
とｎヂャネルトランジスタＮｔとを直列に接続し、これ
らのトランジスタＰＬ、Ｎｔの接続点（出力ノード）Ｏ
ＵＴφ、・・・、０ＵＴ７をそれぞれ出力端子り。、
、Ｄ７に接続している。そして、上記ｎヂャネルトラン
ジスタＮｔよりもコンダクタンスが小さいｎヂャネルト
ランジスタＮＮｔを上記各出力ノートＯＵＴφ、−，Ｏ
ＵＴ ７とグランドとの間に接続している。これらのト
ランジスタｌ）ｔ Ｎｔ ＮＮｔは、それぞれＮＡＮＤ
（否定論理積）回路２６．Ｎ０Ｒ（否定論理和回路）２
７、ＮＯＲ回路２９か出力する信号０１） 、 ＯＮＥ
ＱＮによってオンオフ制御されるようになっている。 アドレス入力信号Ａ。、・ 、Ａｎの遷移に伴って、出
力端子り。、 、Ｄ７に出力する出力信号ＯＬＪ Ｔ
。 ０ＵＴ７かＩ−ルヘルからＬレベルへ変化する場合、こ
の半導体記憶装置は第２図に示す動作タイミングに従っ
て次のように動作する。なお、出力制御回路７．出力バ
ッファ６については、センスアンプＳΔ。、出力端子り
。につながる部分の動作について説明ずろちのとする。 まず、入力回路ｌか、上記アトレス入力信号Ａ。 、Ａｎが遷移したタイミング（これを時刻ｔ。−０とす
る）に基づいてクロック信号ＡＴＤｃｌｋを作成する。 続いて遅延回路３０がクロック信号Ａ Ｔ Ｄｃｌｋ’
を作成する。また、センスアンプＳＡφＳＡ７は、メモ
リセルのセンス増幅を開始する。 上記クロック信号ＡＴＤｃｌｋ’は、センスアンプＳΔ
φ、 、ＳΔ・７が発生させるセンス信号Ｄ Ａ ’Ｉ
”。 Ｄ Ａ ’１．’ ？か上記アドレス入力信号Ａ。、・
・・、Ａ７の遷移に伴ってレベル変化する（この場合、
Ｉ−■レベルから１７レベルの変化する）０１ｊに時刻
ｔ１に立ち」二げられる。このクロック信号ＡＴＤｃｌ
ｋ’の立ち」−げタイミンク（時刻１＋）に、ＮＡＮＤ
回路２６が出力する信号ＯＰによってｐチャネルトラン
ジスタルｔがオフされ、同時にＮ ＯＲ回路２９が出力
する信号ＥＱＮによってコンダクタンスが小さい方のｎ
チャネルトランジスタＮＮｔがオンされる。 この時、このｎチャネルトランジスタＮＮＬを流れる瞬
間電流はコンダクタンスが小さいことにより制限される
。したがって、出力ノード、Ｉφの電位はＩ（レベルか
ら緩やかに低下する。そして、時刻ｔａに上記センス信
号Ｄ Ａ ’ｒｏがＴ−ｒレベルからＬレベルへ変化し
た後、上記クロック信号のＡ Ｔ Ｄｃｌｋの立ち下げ
タイミング（時刻ｔ、）に、ｐチャネルトランンスタｐ
ｔがオフ状態のまま、ＮＯＲ回路２７が出力する信号Ｏ
Ｎによってコンダクタンスが大きい方のｎヂャネルトラ
ンジスタＮｔがさらにオンされる。この時、ずでに出ツ
Ｊノード、工φの電位は中間レベルＶｍまて低下してい
るので、このｎヂャネルトランジスタＮｔを流れる瞬間
電流は従来に比して小さいものとなる。 このように、コンダクタンスが小さい方のｎヂャネルト
ランジスタＮＮｔを先にオンし、コンダクタンスが大き
い方のｎヂャネルトランジスタＮｔを後にオンすること
によって、出力バッファ６を流れる瞬間電流の大きさを
従来に比して小さくすることができる。したがって、従
来に比して出力バノファ６のノイズを低減することがで
き、しかも、ｐヂャネルトランジスタｐｔをオフした状
態で、順次各ｎチャネルトランジスタＮＮｔ Ｎｔをオ
ンさせるので、電源からグランドへ貫通電流か流れるの
を防止することができる。したがって、消費電流を増大
させることなく出カバソファ６のノイズを低減すること
ができる。
以」二より明らかなように、この発明の半導体記憶装置
は、電源とグランドとの間に出力バッファとして相補の
第１および第２のトランジスタを順に直列に接続し、上
記憶２のトランジスタと同じ型であって、この第２のト
ランジスタよりもコンダクタンスが小さい第３のトラン
ジスタを上記第１、第２のトランジスタの接続点とグラ
ンドとの間に接続し、上記アドレス人ツノ信号の遷移に
伴って上記センスアンプ出力信号がレベル変化する前に
上記クロック信号のレベル変化タイミングを設定すると
共に、上記センス信号がレベル変化した後に上記クロッ
ク信号のレベル回復タイミングを設定して、出力制御回
路によって、上記アドレス入力信号の遷移に伴って上記
センス信号がレベル変化する場合に、上記クロック信号
のレベル変化タイミングでレベル変化前のセンス信号に
基づいて上記第１のトランジスタをオフー上記コンダク
タンスが小さい方の第３のトランジスタをオンし、続い
てセンス信号がレベル変化した後、上記クロック信号の
レベル回復タイミングで、レベル変化後のセンス信号に
基づいて上記トランンスクをオファ 状態としたまま、上記コンダクタンスが大きい方の第２
のトランジスタをオンしているので、消費電流を増大さ
せることなく出ツノバッファのノイズを低減することが
できる。
は、電源とグランドとの間に出力バッファとして相補の
第１および第２のトランジスタを順に直列に接続し、上
記憶２のトランジスタと同じ型であって、この第２のト
ランジスタよりもコンダクタンスが小さい第３のトラン
ジスタを上記第１、第２のトランジスタの接続点とグラ
ンドとの間に接続し、上記アドレス人ツノ信号の遷移に
伴って上記センスアンプ出力信号がレベル変化する前に
上記クロック信号のレベル変化タイミングを設定すると
共に、上記センス信号がレベル変化した後に上記クロッ
ク信号のレベル回復タイミングを設定して、出力制御回
路によって、上記アドレス入力信号の遷移に伴って上記
センス信号がレベル変化する場合に、上記クロック信号
のレベル変化タイミングでレベル変化前のセンス信号に
基づいて上記第１のトランジスタをオフー上記コンダク
タンスが小さい方の第３のトランジスタをオンし、続い
てセンス信号がレベル変化した後、上記クロック信号の
レベル回復タイミングで、レベル変化後のセンス信号に
基づいて上記トランンスクをオファ 状態としたまま、上記コンダクタンスが大きい方の第２
のトランジスタをオンしているので、消費電流を増大さ
せることなく出ツノバッファのノイズを低減することが
できる。
第１図はこの発明の一実施例の半導体記憶装置の構成を
示す図、第２図は上記半導体記憶装置の動作タイミング
を示す図、第３図は従来の半導体記憶装置の出力バッフ
ァの構成を示す図、第４図は上記従来の半導体記憶装置
の出ツノバッファの動作タイミングを示す図である。 １・・入力回路、 ｌφ、・・・、 Ｉ ｎ、 Ｉ ｃｅ・・・バッファ回
路、２ ロウデコーダ、 ３−ＥＰＲＯＭセルアレイ、 ４・・・コラムデコーダ、キ センスアンプ列、６
出力バッファ、 ７ 出力制御回路、２０．２７
．２９，４０．１０１− ＮＯＲ回路、２ ＋、２３，
２４．２５．２８．１０２．１０３１０４．３０１
・インバータ、 特 代 Ａｏ ・ ＣＥ・ ０Ｅ・ ＳＡφ 許 理 ＋０１ ＋０５ １０６ ＋０７ ・ＮＡＮＤ回路、 遅延回路１ 、Ａｎ・・ アドレス入力端子、 デツプイネーブル入力端子、 １〕７ 出力端子、 出力イネーブル入力端子、 ・・、ＳＡ７ センスアンプ。 出 人 願人
示す図、第２図は上記半導体記憶装置の動作タイミング
を示す図、第３図は従来の半導体記憶装置の出力バッフ
ァの構成を示す図、第４図は上記従来の半導体記憶装置
の出ツノバッファの動作タイミングを示す図である。 １・・入力回路、 ｌφ、・・・、 Ｉ ｎ、 Ｉ ｃｅ・・・バッファ回
路、２ ロウデコーダ、 ３−ＥＰＲＯＭセルアレイ、 ４・・・コラムデコーダ、キ センスアンプ列、６
出力バッファ、 ７ 出力制御回路、２０．２７
．２９，４０．１０１− ＮＯＲ回路、２ ＋、２３，
２４．２５．２８．１０２．１０３１０４．３０１
・インバータ、 特 代 Ａｏ ・ ＣＥ・ ０Ｅ・ ＳＡφ 許 理 ＋０１ ＋０５ １０６ ＋０７ ・ＮＡＮＤ回路、 遅延回路１ 、Ａｎ・・ アドレス入力端子、 デツプイネーブル入力端子、 １〕７ 出力端子、 出力イネーブル入力端子、 ・・、ＳＡ７ センスアンプ。 出 人 願人
Claims (1)
- （１）入力端子を通してアドレス入力信号を取り込んで
、このアドレス入力信号が遷移したタイミングに基づい
で入力回路によってクロック信号を作成すると共に、セ
ンス増幅器によってメモリセルの読み出しデータを表わ
すセンス信号を発生させて、出力バッファとして電源と
グランドとの間に順に直列に接続した相補の第１および
第２のトランジスタを上記クロック信号およびセンス信
号に基づいてオンオフ制御して、上記第１のトランジス
タと第２のトランジスタとの接続点から出力端子に上記
読み出しデータを表わす出力信号を出力する半導体記憶
装置において、 上記第２のトランジスタと同じ型であって、上記第２の
トランジスタよりもコンダクタンスが小さい第３のトラ
ンジスタを上記第１、第２のトランジスタの接続点とグ
ランドとの間に接続し、上記入力回路は、アドレス入力
信号の遷移に伴って上記センスアンプ出力信号がレベル
変化する前に上記クロック信号をレベル変化させ、上記
センス信号がレベル変化した後に上記クロック信号をレ
ベル回復させるように構成されており、 上記センス増幅器からのセンス信号と上記入力回路から
のクロック信号とを受けて、上記アドレス入力信号の遷
移に伴って上記センス信号がレベル変化する場合に、上
記クロック信号のレベル変化タイミングでレベル変化前
のセンス信号に基づいて上記第１のトランジスタをオフ
すると共に第３のトランジスタをオンし、続いてセンス
信号がレベル変化した後、上記クロック信号のレベル回
復タイミングで、レベル変化後のセンス信号に基づいて
上記第１のトランジスタをオフ状態としたまま第３のト
ランジスタをオンする出力制御回路を備えたことを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20068490A JP2634686B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20068490A JP2634686B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0489699A true JPH0489699A (ja) | 1992-03-23 |
| JP2634686B2 JP2634686B2 (ja) | 1997-07-30 |
Family
ID=16428531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20068490A Expired - Fee Related JP2634686B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2634686B2 (ja) |
-
1990
- 1990-07-25 JP JP20068490A patent/JP2634686B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2634686B2 (ja) | 1997-07-30 |
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