JPH0489699A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0489699A JPH0489699A JP2200684A JP20068490A JPH0489699A JP H0489699 A JPH0489699 A JP H0489699A JP 2200684 A JP2200684 A JP 2200684A JP 20068490 A JP20068490 A JP 20068490A JP H0489699 A JPH0489699 A JP H0489699A
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- 230000007704 transition Effects 0.000 claims abstract description 16
- 238000011084 recovery Methods 0.000 claims abstract description 4
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 101100062780 Mus musculus Dclk1 gene Proteins 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
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- 238000003199 nucleic acid amplification method Methods 0.000 description 2
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- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、半導体記憶装置に関し、より詳しくは、n
チャネルトランジスタとnチャネルトランジスタとを直
列接続した出力バノファを有する半導体記憶装置に関す
る。
チャネルトランジスタとnチャネルトランジスタとを直
列接続した出力バノファを有する半導体記憶装置に関す
る。
半導体記憶装置の出カバソファとしては、電源とグラン
ドとの間にnチャネルトランジスタとnチャネルトラン
ジスタとを直列に接続し、このnチャネルトランジスタ
とnチャネルトランジスタとの接続点(出力ノード)か
ら出力信号を出力するようにしたものが多く用いられて
いる。このような出力バッファは動作時に大きなノイズ
を発生し、特に出力ノードが高(r−t)レベルから低
(■、)レベルに変化するときにそのノイズがグランド
を介して回り込んで入力端子側の入力バッファの誤動作
を弓き起こすことがある。入カバソファがi’ T L
レベル人力の場合は、Vll(=2.4V VIL=
045Vであり、V I H側にノイズマージンがない
からである。ノイズを小さくするためには出力バッファ
のサイズを小さくすればよいか、サイズを小さくすると
アクセスタイムやドライブ能力などに支障が出るので限
界がある。そこで、従来の半導体記憶装置は、出力バッ
ファのノイズを小さくするために、第3図に示すように
、出力バッファ200を構成するpi−ヤネルトランソ
スタPLとnヂャネルトランジスタNtのゲート間にn
ヂャネルトランジスタi” 、 、 E’ 2を直列に
接続し、さらにこのnヂャネルトランジスタT+、’l
”の接続点Jtを出力ノート、Jnに接続している。そ
して、この半導体記憶装置は、第4図に示すように、出
力バッファ200を動作させる前に信号EQによってト
ランジスタT1およびT 、をアクティブにして、nチ
ャネルトランジスタPtとnヂャネルトランジスタNt
のゲートをンヨートする。これによりトランジスタpt
およびNtを同時にオンして出力ノードJnを中間電位
MID(−VCC/2)にイコライズする。 ここで、系のインダクタンスをI、、lJ/<ッファ2
00かアクティブになった瞬間の電流を(di/dt)
とすると、ノイズ■は一般にV = L (di/ d
t)と表わされる。出力ノートの電位が1ルベルからL
レベルに変化する場合、イコライズを行わないとき、1
−(VCC−GNI))/Rの瞬間電流が流れ、イコラ
イズを行なったときはi−(MID−C;ND)/Rの
瞬間電流が流れる(ただし、RはトランジスタNtのオ
ン抵抗を表し、V CC、G N Dはそれぞれ電源電
位、接地電位を表わしている)。したがって、出力バッ
ファ200を動作させる前にイコライズを行うことによ
って、瞬間電流(di/dt)を小さくでき、イコライ
ズを行わない場合に比べてノイズVを小さくすることが
できる。なお、+01102は、メモリセルの読み出し
データを表わすセンス信号に基づいてこれらのpヂャネ
ルトランジスタP t、nチャネルトランジスタNtを
制御するゲート回路である。
ドとの間にnチャネルトランジスタとnチャネルトラン
ジスタとを直列に接続し、このnチャネルトランジスタ
とnチャネルトランジスタとの接続点(出力ノード)か
ら出力信号を出力するようにしたものが多く用いられて
いる。このような出力バッファは動作時に大きなノイズ
を発生し、特に出力ノードが高(r−t)レベルから低
(■、)レベルに変化するときにそのノイズがグランド
を介して回り込んで入力端子側の入力バッファの誤動作
を弓き起こすことがある。入カバソファがi’ T L
レベル人力の場合は、Vll(=2.4V VIL=
045Vであり、V I H側にノイズマージンがない
からである。ノイズを小さくするためには出力バッファ
のサイズを小さくすればよいか、サイズを小さくすると
アクセスタイムやドライブ能力などに支障が出るので限
界がある。そこで、従来の半導体記憶装置は、出力バッ
ファのノイズを小さくするために、第3図に示すように
、出力バッファ200を構成するpi−ヤネルトランソ
スタPLとnヂャネルトランジスタNtのゲート間にn
ヂャネルトランジスタi” 、 、 E’ 2を直列に
接続し、さらにこのnヂャネルトランジスタT+、’l
”の接続点Jtを出力ノート、Jnに接続している。そ
して、この半導体記憶装置は、第4図に示すように、出
力バッファ200を動作させる前に信号EQによってト
ランジスタT1およびT 、をアクティブにして、nチ
ャネルトランジスタPtとnヂャネルトランジスタNt
のゲートをンヨートする。これによりトランジスタpt
およびNtを同時にオンして出力ノードJnを中間電位
MID(−VCC/2)にイコライズする。 ここで、系のインダクタンスをI、、lJ/<ッファ2
00かアクティブになった瞬間の電流を(di/dt)
とすると、ノイズ■は一般にV = L (di/ d
t)と表わされる。出力ノートの電位が1ルベルからL
レベルに変化する場合、イコライズを行わないとき、1
−(VCC−GNI))/Rの瞬間電流が流れ、イコラ
イズを行なったときはi−(MID−C;ND)/Rの
瞬間電流が流れる(ただし、RはトランジスタNtのオ
ン抵抗を表し、V CC、G N Dはそれぞれ電源電
位、接地電位を表わしている)。したがって、出力バッ
ファ200を動作させる前にイコライズを行うことによ
って、瞬間電流(di/dt)を小さくでき、イコライ
ズを行わない場合に比べてノイズVを小さくすることが
できる。なお、+01102は、メモリセルの読み出し
データを表わすセンス信号に基づいてこれらのpヂャネ
ルトランジスタP t、nチャネルトランジスタNtを
制御するゲート回路である。
しかしながら、上記従来の半導体記憶装置は、出力バッ
ファ200のノイズを小さくするために、pヂャネルト
ランジスタptおよびNヂャネルトランジスタを同時に
オンさせているので、電源からグランドへ大きな貫通電
流が生して消費電流が増大するという問題がある。 そこで、この発明の目的は、消費電流を増大させろこと
なく出力バッファのノイズを低減できる半導体記憶装置
を提供することにある。
ファ200のノイズを小さくするために、pヂャネルト
ランジスタptおよびNヂャネルトランジスタを同時に
オンさせているので、電源からグランドへ大きな貫通電
流が生して消費電流が増大するという問題がある。 そこで、この発明の目的は、消費電流を増大させろこと
なく出力バッファのノイズを低減できる半導体記憶装置
を提供することにある。
上記目的を達成するために、この発明は、入力端子を通
してアドレス人力信号を取り込んで、このアドレス入力
信号が遷移したタイミングに基づいて入力回路によって
クロック信号を作成すると共に、センス増幅器によって
メモリセルの読み出しデータを表わすセンス信号を発生
させて、出力バッファとして電源とグランドとの間に順
に直列に接続した相補の第1および第2のトランジスタ
を上記クロック信号およびセンス信号に基づいてオンオ
フ制御して、上記憶1のトランジスタと第2のトランジ
スタとの接続点から出力端子に上記読み出しデータを表
わす出力信号を出力する半導体記憶装置において、−に
記憶2のトランジスタと同じ型であって、上記憶2のト
ランジスタよりもコンダクタンスが小さい第3のトラン
ジスタを上記憶1.第2のトランジスタの接続点とグラ
ンドとの間に接続し、上記入力回路は、アドレス人力信
号の遷移に伴って上記センスアンプ出力信号がレベル変
化する前に上記クロック信号をレベル変化させ、上記セ
ンス信号がレベル変化し、た後に上記クロック信号をレ
ベル回復さ[゛るように構成されており、上記センス増
幅器からのセンス信号と上記入力回路からのクロック信
号とを受けて、−に記アドレス人力信号の遷移に伴って
−l二記センス信弓がレベル変化ケる場合に、上記り[
lツク信冒のレベル変化タイミングでレベル変化前のセ
ンス信号に基づいて上記第1のトランジスタをオフする
と共に第3のトランジスタをオンし、続いてセンス信号
がレベル変化した後1.h記クロック信号のレベル回復
タイミングで、レベル変化後のセンス信号に基づいて上
記憶1のトランジスタをオフ状態としたまま第3のトラ
ンジスタをオンする出力制御回路を備えたことを特徴と
している。
してアドレス人力信号を取り込んで、このアドレス入力
信号が遷移したタイミングに基づいて入力回路によって
クロック信号を作成すると共に、センス増幅器によって
メモリセルの読み出しデータを表わすセンス信号を発生
させて、出力バッファとして電源とグランドとの間に順
に直列に接続した相補の第1および第2のトランジスタ
を上記クロック信号およびセンス信号に基づいてオンオ
フ制御して、上記憶1のトランジスタと第2のトランジ
スタとの接続点から出力端子に上記読み出しデータを表
わす出力信号を出力する半導体記憶装置において、−に
記憶2のトランジスタと同じ型であって、上記憶2のト
ランジスタよりもコンダクタンスが小さい第3のトラン
ジスタを上記憶1.第2のトランジスタの接続点とグラ
ンドとの間に接続し、上記入力回路は、アドレス人力信
号の遷移に伴って上記センスアンプ出力信号がレベル変
化する前に上記クロック信号をレベル変化させ、上記セ
ンス信号がレベル変化し、た後に上記クロック信号をレ
ベル回復さ[゛るように構成されており、上記センス増
幅器からのセンス信号と上記入力回路からのクロック信
号とを受けて、−に記アドレス人力信号の遷移に伴って
−l二記センス信弓がレベル変化ケる場合に、上記り[
lツク信冒のレベル変化タイミングでレベル変化前のセ
ンス信号に基づいて上記第1のトランジスタをオフする
と共に第3のトランジスタをオンし、続いてセンス信号
がレベル変化した後1.h記クロック信号のレベル回復
タイミングで、レベル変化後のセンス信号に基づいて上
記憶1のトランジスタをオフ状態としたまま第3のトラ
ンジスタをオンする出力制御回路を備えたことを特徴と
している。
【作用]
アドレス入力信号の遷移に伴って、出力端子に出力する
出力信号が高レベルから低レベルへ変化する場合、この
半導体記憶装置は次のように動作する。 まず、上記アドレス人力信号が遷移したタイミングに基
づいて入力回路がクロック信号を作成する。また、セン
ス増幅器はメモリセルのセンス増幅を開始する。上記ク
ロック信号は、センス増幅器か発生させるセンス信号が
上記アドレス入力信号の遷移に伴ってレベル変化(この
場合、高レベルから低レベルへの変化)する前にレベル
変化する。このクロック信号のレベル変化タイミングで
、出力制御回路によって、高レベルのセンス信号に基づ
いて、出力バッファの第1(電源側)のトランジスタが
オフされ、同時にグランド側のコンダクタンスが小さい
方の第3のトランジスタがオンされる。この時、この第
3のトランジスタを流れる瞬間電流はコンダクタンスが
小さいことにより制限される。したがって、出力ノード
の電位は高レベルから緩やかに低下する。そして、上記
センス信号が高レベルから低レベルへ変化した後、上記
クロック信号のレベル回復タイミンクで、出力制御回路
によって、低レベルのセンス信号に基づいてコンダクタ
ンスが大きい方の第2のトランジスタがさらにオンされ
る。この時、すてに出力ノードの電位は中間レベルまで
低下しているので、この第2のトランジスタを流れる瞬
間電流は従来に比して小さいものとなる。 このように、コンダクタンスが小さい方の第3のトラン
ジスタを先にオンし、コンダクタンスが大きい方の第2
のトランジスタを後にオンすることによって、出力バッ
ファを流れる瞬間電流の大きさは従来に比して小ざくな
る。したがって、従来に比して出力バッファのノイズが
低減される。 しかも、第1のトランジスタをオフした状態で、順次6
第3.第2のトランジスタをオンさせるので、電源から
グランドへ貫通電流が生しるようなことがない。したか
って、消費電流か増大するようなことがない。 【実施例】 以下、この発明の半導体記憶装置を図示の実施例により
詳細に説明する。 第1図に示すように、この半導体記憶装置は、入ツノ回
路lと、ロウデコーダ2と、EPROM(イレイザブル
・プログラマブル・リード・オンリ・メモリ)セルアレ
イ3と、コラムデコーダ4と、センスアンプSAφ、・
・・、SΔ7からなるセンスアンプ列5と、出力バッフ
ァ6を備えている。また、出力制御回路7と、遅延回路
30を備えている。 上記入力回路1は、それぞれ入ノJ端子A。 Anにつながる同一構成のバッファ及びクロック回路1
φ、・ 、Inと、デツプイネーブル端子CIEにつな
がるバッファ回路Iceと、出力イネーブル端子OEに
つながるN0R(否定論理和)回路40と、NOR回路
20とからなっている。バッファ回路Iφ、 、1nは
、それぞれN OR回路+01と、インバータ回路10
2,103および104と、N A N +) (否定
論理積)回路105.106および107とからなって
いる。バッファ回路1φ1nは、それぞれアドレス入力
信号A。 Anを受け、また、いずれもデツプイネーブル信号CE
を受ける。そして、デツプイネーブル信号Q CEがLレベルの場合に、それぞれアドレス入力信号A
φ、・、Anをロウデコーダ2またはコラムデコーダ3
へ出力する一方、アドレス人力信号Δ。 がレベル変化したときにそれぞれ一時的にHレベルをと
るパルス信号ΔTDaφ、・・・、ATDanをNOR
回路20へ出力ずろ。 バッファ回路Iceは、NOR回路+01に代えてイン
バータを有するほかは−に記バッファ回路lφ、 、
1nと同様の構成となっている。このバッファ回路Ic
eはデツプイネーブル信号CEを受ける。そして、この
デツプイネーブル信号GEを各バッファ回路1φ、−、
I n、インバータ21およびNOR回路40へ出力す
る一方、デツプイネーブル信号CEがレベル変化したと
きに一時的に14レベルをとるパルス信号ATDceを
NOR回路20へ出力する。NOR回路20は、上記パ
ルス信号ATDaφ、−、A T D anおよびAT
Dceを受(Jて、これらの否定論理和をとったクロッ
ク信号A’11.’Dclkを作成する。 遅延回路30は、直列接続したインバータ301、 か
らなり、上記クロック信号ATDclkを受けて、この
クロック信号A T D clkを遅延させてクロック
信号ATDclk’を作成する。クロック信号ATDc
lk’は、アドレス人力信号の遷移に伴って後述するセ
ンス信号(メモリセルの読み出しデータを表わす)DΔ
Tφ1・・、 D A ’、I” nがレベル変化する
前にI、レベルからI−rレベルへ立ち」−かり、かつ
上記センス信号がレベル変化した後にHレベルからLレ
ベルへ立ち下がるように設定される。 なお、インバータ21.NOR回路40.NAND回路
22およびインバータ23によって、信号(OE−GE
)を作成し、さらにインバータ24によって信号(OE
+CE)を作成している。以下の説明では、信号OE、
CEはいずれも常にI−rレベルであるものとする。し
たがって、第2図に示すように、信号(OE−CE)は
常にI−[レベル、信号(OE+CB)は常にLレベル
となっている。 第1図に示すロウデコーダ2.コラムデコーダ3は、入
力回路1からのアドレス入力信号Aφ。 Anに基づいてEPROMセルアレイ3のワード線W
L o 、・・、ピット線BLφ、・・・を選択する。 センスアンプ列5の各センスアンプSAφSA?は、選
択したメモリセルの読み出しデータを表わすセンス信号
DATφ、・ 、DAT7をそれぞれ出力する。このセ
ンス信号DATφ、・・、DAT、は、アドレス入力信
号が遷移したタイミングから時間taだけ経過した時に
レベル変化を起こケものとする。 出力制御回路7は、センスアンプSΔφSA7ごとに(
すなわち出力端子1)。、 、D7ごとに)設けたN
A N I)回路26.NOR回路27.インバータ2
8およびNOR回路29からなっている。図に示すNΔ
ND回路26は、センス信号DATφと、信号(OE−
CE)と、クロック信号ΔTDclk’を反転させた信
号とを受けて、これらの否定論理積をとった信号OPを
作成する。NOR回路27は、センス信号D A Tφ
と、信号(OE−I−CE)と、りa−)り信号A ′
rD clk’とを受けて、これらの否定論理和をとっ
な信号ONを作成オろ。 NOR回路29は、上記信号OPをインバータ28によ
って反転させた信号OPと、クロック信号ATDclk
’とを受けて、これらの否定論理和をとった信号EQN
を作成する。なお、出力制御回路7のうち他のセンスア
ンプSA、・・・、 S A ?につながる部分も同様
の構成および機能となっている。 出力バッファ6は、出力端子り。、・、D7ごとに設け
たpチャネルトランジスタPt nヂャネルトランジ
スタNLおよびnヂャネルトランジスタNNtからなっ
ている。なお、第1図中には、出ノ〕端子り。につなが
る部分のみを示している。従来と同様に、電源(電位V
CC)とグランドとの間にpヂャネルトランジスタpt
とnヂャネルトランジスタNtとを直列に接続し、これ
らのトランジスタPL、Ntの接続点(出力ノード)O
UTφ、・・・、0UT7をそれぞれ出力端子り。、
、D7に接続している。そして、上記nヂャネルトラン
ジスタNtよりもコンダクタンスが小さいnヂャネルト
ランジスタNNtを上記各出力ノートOUTφ、−,O
UT 7とグランドとの間に接続している。これらのト
ランジスタl)t Nt NNtは、それぞれNAND
(否定論理積)回路26.N0R(否定論理和回路)2
7、NOR回路29か出力する信号01) 、 ONE
QNによってオンオフ制御されるようになっている。 アドレス入力信号A。、・ 、Anの遷移に伴って、出
力端子り。、 、D7に出力する出力信号OLJ T
。 0UT7かI−ルヘルからLレベルへ変化する場合、こ
の半導体記憶装置は第2図に示す動作タイミングに従っ
て次のように動作する。なお、出力制御回路7.出力バ
ッファ6については、センスアンプSΔ。、出力端子り
。につながる部分の動作について説明ずろちのとする。 まず、入力回路lか、上記アトレス入力信号A。 、Anが遷移したタイミング(これを時刻t。−0とす
る)に基づいてクロック信号ATDclkを作成する。 続いて遅延回路30がクロック信号A T Dclk’
を作成する。また、センスアンプSAφSA7は、メモ
リセルのセンス増幅を開始する。 上記クロック信号ATDclk’は、センスアンプSΔ
φ、 、SΔ・7が発生させるセンス信号D A ’I
”。 D A ’1.’ ?か上記アドレス入力信号A。、・
・・、A7の遷移に伴ってレベル変化する(この場合、
I−■レベルから17レベルの変化する)01jに時刻
t1に立ち」二げられる。このクロック信号ATDcl
k’の立ち」−げタイミンク(時刻1+)に、NAND
回路26が出力する信号OPによってpチャネルトラン
ジスタルtがオフされ、同時にN OR回路29が出力
する信号EQNによってコンダクタンスが小さい方のn
チャネルトランジスタNNtがオンされる。 この時、このnチャネルトランジスタNNLを流れる瞬
間電流はコンダクタンスが小さいことにより制限される
。したがって、出力ノード、Iφの電位はI(レベルか
ら緩やかに低下する。そして、時刻taに上記センス信
号D A ’roがT−rレベルからLレベルへ変化し
た後、上記クロック信号のA T Dclkの立ち下げ
タイミング(時刻t、)に、pチャネルトランンスタp
tがオフ状態のまま、NOR回路27が出力する信号O
Nによってコンダクタンスが大きい方のnヂャネルトラ
ンジスタNtがさらにオンされる。この時、ずでに出ツ
Jノード、工φの電位は中間レベルVmまて低下してい
るので、このnヂャネルトランジスタNtを流れる瞬間
電流は従来に比して小さいものとなる。 このように、コンダクタンスが小さい方のnヂャネルト
ランジスタNNtを先にオンし、コンダクタンスが大き
い方のnヂャネルトランジスタNtを後にオンすること
によって、出力バッファ6を流れる瞬間電流の大きさを
従来に比して小さくすることができる。したがって、従
来に比して出力バノファ6のノイズを低減することがで
き、しかも、pヂャネルトランジスタptをオフした状
態で、順次各nチャネルトランジスタNNt Ntをオ
ンさせるので、電源からグランドへ貫通電流か流れるの
を防止することができる。したがって、消費電流を増大
させることなく出カバソファ6のノイズを低減すること
ができる。
出力信号が高レベルから低レベルへ変化する場合、この
半導体記憶装置は次のように動作する。 まず、上記アドレス人力信号が遷移したタイミングに基
づいて入力回路がクロック信号を作成する。また、セン
ス増幅器はメモリセルのセンス増幅を開始する。上記ク
ロック信号は、センス増幅器か発生させるセンス信号が
上記アドレス入力信号の遷移に伴ってレベル変化(この
場合、高レベルから低レベルへの変化)する前にレベル
変化する。このクロック信号のレベル変化タイミングで
、出力制御回路によって、高レベルのセンス信号に基づ
いて、出力バッファの第1(電源側)のトランジスタが
オフされ、同時にグランド側のコンダクタンスが小さい
方の第3のトランジスタがオンされる。この時、この第
3のトランジスタを流れる瞬間電流はコンダクタンスが
小さいことにより制限される。したがって、出力ノード
の電位は高レベルから緩やかに低下する。そして、上記
センス信号が高レベルから低レベルへ変化した後、上記
クロック信号のレベル回復タイミンクで、出力制御回路
によって、低レベルのセンス信号に基づいてコンダクタ
ンスが大きい方の第2のトランジスタがさらにオンされ
る。この時、すてに出力ノードの電位は中間レベルまで
低下しているので、この第2のトランジスタを流れる瞬
間電流は従来に比して小さいものとなる。 このように、コンダクタンスが小さい方の第3のトラン
ジスタを先にオンし、コンダクタンスが大きい方の第2
のトランジスタを後にオンすることによって、出力バッ
ファを流れる瞬間電流の大きさは従来に比して小ざくな
る。したがって、従来に比して出力バッファのノイズが
低減される。 しかも、第1のトランジスタをオフした状態で、順次6
第3.第2のトランジスタをオンさせるので、電源から
グランドへ貫通電流が生しるようなことがない。したか
って、消費電流か増大するようなことがない。 【実施例】 以下、この発明の半導体記憶装置を図示の実施例により
詳細に説明する。 第1図に示すように、この半導体記憶装置は、入ツノ回
路lと、ロウデコーダ2と、EPROM(イレイザブル
・プログラマブル・リード・オンリ・メモリ)セルアレ
イ3と、コラムデコーダ4と、センスアンプSAφ、・
・・、SΔ7からなるセンスアンプ列5と、出力バッフ
ァ6を備えている。また、出力制御回路7と、遅延回路
30を備えている。 上記入力回路1は、それぞれ入ノJ端子A。 Anにつながる同一構成のバッファ及びクロック回路1
φ、・ 、Inと、デツプイネーブル端子CIEにつな
がるバッファ回路Iceと、出力イネーブル端子OEに
つながるN0R(否定論理和)回路40と、NOR回路
20とからなっている。バッファ回路Iφ、 、1nは
、それぞれN OR回路+01と、インバータ回路10
2,103および104と、N A N +) (否定
論理積)回路105.106および107とからなって
いる。バッファ回路1φ1nは、それぞれアドレス入力
信号A。 Anを受け、また、いずれもデツプイネーブル信号CE
を受ける。そして、デツプイネーブル信号Q CEがLレベルの場合に、それぞれアドレス入力信号A
φ、・、Anをロウデコーダ2またはコラムデコーダ3
へ出力する一方、アドレス人力信号Δ。 がレベル変化したときにそれぞれ一時的にHレベルをと
るパルス信号ΔTDaφ、・・・、ATDanをNOR
回路20へ出力ずろ。 バッファ回路Iceは、NOR回路+01に代えてイン
バータを有するほかは−に記バッファ回路lφ、 、
1nと同様の構成となっている。このバッファ回路Ic
eはデツプイネーブル信号CEを受ける。そして、この
デツプイネーブル信号GEを各バッファ回路1φ、−、
I n、インバータ21およびNOR回路40へ出力す
る一方、デツプイネーブル信号CEがレベル変化したと
きに一時的に14レベルをとるパルス信号ATDceを
NOR回路20へ出力する。NOR回路20は、上記パ
ルス信号ATDaφ、−、A T D anおよびAT
Dceを受(Jて、これらの否定論理和をとったクロッ
ク信号A’11.’Dclkを作成する。 遅延回路30は、直列接続したインバータ301、 か
らなり、上記クロック信号ATDclkを受けて、この
クロック信号A T D clkを遅延させてクロック
信号ATDclk’を作成する。クロック信号ATDc
lk’は、アドレス人力信号の遷移に伴って後述するセ
ンス信号(メモリセルの読み出しデータを表わす)DΔ
Tφ1・・、 D A ’、I” nがレベル変化する
前にI、レベルからI−rレベルへ立ち」−かり、かつ
上記センス信号がレベル変化した後にHレベルからLレ
ベルへ立ち下がるように設定される。 なお、インバータ21.NOR回路40.NAND回路
22およびインバータ23によって、信号(OE−GE
)を作成し、さらにインバータ24によって信号(OE
+CE)を作成している。以下の説明では、信号OE、
CEはいずれも常にI−rレベルであるものとする。し
たがって、第2図に示すように、信号(OE−CE)は
常にI−[レベル、信号(OE+CB)は常にLレベル
となっている。 第1図に示すロウデコーダ2.コラムデコーダ3は、入
力回路1からのアドレス入力信号Aφ。 Anに基づいてEPROMセルアレイ3のワード線W
L o 、・・、ピット線BLφ、・・・を選択する。 センスアンプ列5の各センスアンプSAφSA?は、選
択したメモリセルの読み出しデータを表わすセンス信号
DATφ、・ 、DAT7をそれぞれ出力する。このセ
ンス信号DATφ、・・、DAT、は、アドレス入力信
号が遷移したタイミングから時間taだけ経過した時に
レベル変化を起こケものとする。 出力制御回路7は、センスアンプSΔφSA7ごとに(
すなわち出力端子1)。、 、D7ごとに)設けたN
A N I)回路26.NOR回路27.インバータ2
8およびNOR回路29からなっている。図に示すNΔ
ND回路26は、センス信号DATφと、信号(OE−
CE)と、クロック信号ΔTDclk’を反転させた信
号とを受けて、これらの否定論理積をとった信号OPを
作成する。NOR回路27は、センス信号D A Tφ
と、信号(OE−I−CE)と、りa−)り信号A ′
rD clk’とを受けて、これらの否定論理和をとっ
な信号ONを作成オろ。 NOR回路29は、上記信号OPをインバータ28によ
って反転させた信号OPと、クロック信号ATDclk
’とを受けて、これらの否定論理和をとった信号EQN
を作成する。なお、出力制御回路7のうち他のセンスア
ンプSA、・・・、 S A ?につながる部分も同様
の構成および機能となっている。 出力バッファ6は、出力端子り。、・、D7ごとに設け
たpチャネルトランジスタPt nヂャネルトランジ
スタNLおよびnヂャネルトランジスタNNtからなっ
ている。なお、第1図中には、出ノ〕端子り。につなが
る部分のみを示している。従来と同様に、電源(電位V
CC)とグランドとの間にpヂャネルトランジスタpt
とnヂャネルトランジスタNtとを直列に接続し、これ
らのトランジスタPL、Ntの接続点(出力ノード)O
UTφ、・・・、0UT7をそれぞれ出力端子り。、
、D7に接続している。そして、上記nヂャネルトラン
ジスタNtよりもコンダクタンスが小さいnヂャネルト
ランジスタNNtを上記各出力ノートOUTφ、−,O
UT 7とグランドとの間に接続している。これらのト
ランジスタl)t Nt NNtは、それぞれNAND
(否定論理積)回路26.N0R(否定論理和回路)2
7、NOR回路29か出力する信号01) 、 ONE
QNによってオンオフ制御されるようになっている。 アドレス入力信号A。、・ 、Anの遷移に伴って、出
力端子り。、 、D7に出力する出力信号OLJ T
。 0UT7かI−ルヘルからLレベルへ変化する場合、こ
の半導体記憶装置は第2図に示す動作タイミングに従っ
て次のように動作する。なお、出力制御回路7.出力バ
ッファ6については、センスアンプSΔ。、出力端子り
。につながる部分の動作について説明ずろちのとする。 まず、入力回路lか、上記アトレス入力信号A。 、Anが遷移したタイミング(これを時刻t。−0とす
る)に基づいてクロック信号ATDclkを作成する。 続いて遅延回路30がクロック信号A T Dclk’
を作成する。また、センスアンプSAφSA7は、メモ
リセルのセンス増幅を開始する。 上記クロック信号ATDclk’は、センスアンプSΔ
φ、 、SΔ・7が発生させるセンス信号D A ’I
”。 D A ’1.’ ?か上記アドレス入力信号A。、・
・・、A7の遷移に伴ってレベル変化する(この場合、
I−■レベルから17レベルの変化する)01jに時刻
t1に立ち」二げられる。このクロック信号ATDcl
k’の立ち」−げタイミンク(時刻1+)に、NAND
回路26が出力する信号OPによってpチャネルトラン
ジスタルtがオフされ、同時にN OR回路29が出力
する信号EQNによってコンダクタンスが小さい方のn
チャネルトランジスタNNtがオンされる。 この時、このnチャネルトランジスタNNLを流れる瞬
間電流はコンダクタンスが小さいことにより制限される
。したがって、出力ノード、Iφの電位はI(レベルか
ら緩やかに低下する。そして、時刻taに上記センス信
号D A ’roがT−rレベルからLレベルへ変化し
た後、上記クロック信号のA T Dclkの立ち下げ
タイミング(時刻t、)に、pチャネルトランンスタp
tがオフ状態のまま、NOR回路27が出力する信号O
Nによってコンダクタンスが大きい方のnヂャネルトラ
ンジスタNtがさらにオンされる。この時、ずでに出ツ
Jノード、工φの電位は中間レベルVmまて低下してい
るので、このnヂャネルトランジスタNtを流れる瞬間
電流は従来に比して小さいものとなる。 このように、コンダクタンスが小さい方のnヂャネルト
ランジスタNNtを先にオンし、コンダクタンスが大き
い方のnヂャネルトランジスタNtを後にオンすること
によって、出力バッファ6を流れる瞬間電流の大きさを
従来に比して小さくすることができる。したがって、従
来に比して出力バノファ6のノイズを低減することがで
き、しかも、pヂャネルトランジスタptをオフした状
態で、順次各nチャネルトランジスタNNt Ntをオ
ンさせるので、電源からグランドへ貫通電流か流れるの
を防止することができる。したがって、消費電流を増大
させることなく出カバソファ6のノイズを低減すること
ができる。
以」二より明らかなように、この発明の半導体記憶装置
は、電源とグランドとの間に出力バッファとして相補の
第1および第2のトランジスタを順に直列に接続し、上
記憶2のトランジスタと同じ型であって、この第2のト
ランジスタよりもコンダクタンスが小さい第3のトラン
ジスタを上記第1、第2のトランジスタの接続点とグラ
ンドとの間に接続し、上記アドレス人ツノ信号の遷移に
伴って上記センスアンプ出力信号がレベル変化する前に
上記クロック信号のレベル変化タイミングを設定すると
共に、上記センス信号がレベル変化した後に上記クロッ
ク信号のレベル回復タイミングを設定して、出力制御回
路によって、上記アドレス入力信号の遷移に伴って上記
センス信号がレベル変化する場合に、上記クロック信号
のレベル変化タイミングでレベル変化前のセンス信号に
基づいて上記第1のトランジスタをオフー上記コンダク
タンスが小さい方の第3のトランジスタをオンし、続い
てセンス信号がレベル変化した後、上記クロック信号の
レベル回復タイミングで、レベル変化後のセンス信号に
基づいて上記トランンスクをオファ 状態としたまま、上記コンダクタンスが大きい方の第2
のトランジスタをオンしているので、消費電流を増大さ
せることなく出ツノバッファのノイズを低減することが
できる。
は、電源とグランドとの間に出力バッファとして相補の
第1および第2のトランジスタを順に直列に接続し、上
記憶2のトランジスタと同じ型であって、この第2のト
ランジスタよりもコンダクタンスが小さい第3のトラン
ジスタを上記第1、第2のトランジスタの接続点とグラ
ンドとの間に接続し、上記アドレス人ツノ信号の遷移に
伴って上記センスアンプ出力信号がレベル変化する前に
上記クロック信号のレベル変化タイミングを設定すると
共に、上記センス信号がレベル変化した後に上記クロッ
ク信号のレベル回復タイミングを設定して、出力制御回
路によって、上記アドレス入力信号の遷移に伴って上記
センス信号がレベル変化する場合に、上記クロック信号
のレベル変化タイミングでレベル変化前のセンス信号に
基づいて上記第1のトランジスタをオフー上記コンダク
タンスが小さい方の第3のトランジスタをオンし、続い
てセンス信号がレベル変化した後、上記クロック信号の
レベル回復タイミングで、レベル変化後のセンス信号に
基づいて上記トランンスクをオファ 状態としたまま、上記コンダクタンスが大きい方の第2
のトランジスタをオンしているので、消費電流を増大さ
せることなく出ツノバッファのノイズを低減することが
できる。
第1図はこの発明の一実施例の半導体記憶装置の構成を
示す図、第2図は上記半導体記憶装置の動作タイミング
を示す図、第3図は従来の半導体記憶装置の出力バッフ
ァの構成を示す図、第4図は上記従来の半導体記憶装置
の出ツノバッファの動作タイミングを示す図である。 1・・入力回路、 lφ、・・・、 I n、 I ce・・・バッファ回
路、2 ロウデコーダ、 3−EPROMセルアレイ、 4・・・コラムデコーダ、キ センスアンプ列、6
出力バッファ、 7 出力制御回路、20.27
.29,40.101− NOR回路、2 +、23,
24.25.28.102.103104.301
・インバータ、 特 代 Ao ・ CE・ 0E・ SAφ 許 理 +01 +05 106 +07 ・NAND回路、 遅延回路1 、An・・ アドレス入力端子、 デツプイネーブル入力端子、 1〕7 出力端子、 出力イネーブル入力端子、 ・・、SA7 センスアンプ。 出 人 願人
示す図、第2図は上記半導体記憶装置の動作タイミング
を示す図、第3図は従来の半導体記憶装置の出力バッフ
ァの構成を示す図、第4図は上記従来の半導体記憶装置
の出ツノバッファの動作タイミングを示す図である。 1・・入力回路、 lφ、・・・、 I n、 I ce・・・バッファ回
路、2 ロウデコーダ、 3−EPROMセルアレイ、 4・・・コラムデコーダ、キ センスアンプ列、6
出力バッファ、 7 出力制御回路、20.27
.29,40.101− NOR回路、2 +、23,
24.25.28.102.103104.301
・インバータ、 特 代 Ao ・ CE・ 0E・ SAφ 許 理 +01 +05 106 +07 ・NAND回路、 遅延回路1 、An・・ アドレス入力端子、 デツプイネーブル入力端子、 1〕7 出力端子、 出力イネーブル入力端子、 ・・、SA7 センスアンプ。 出 人 願人
Claims (1)
- (1)入力端子を通してアドレス入力信号を取り込んで
、このアドレス入力信号が遷移したタイミングに基づい
で入力回路によってクロック信号を作成すると共に、セ
ンス増幅器によってメモリセルの読み出しデータを表わ
すセンス信号を発生させて、出力バッファとして電源と
グランドとの間に順に直列に接続した相補の第1および
第2のトランジスタを上記クロック信号およびセンス信
号に基づいてオンオフ制御して、上記第1のトランジス
タと第2のトランジスタとの接続点から出力端子に上記
読み出しデータを表わす出力信号を出力する半導体記憶
装置において、 上記第2のトランジスタと同じ型であって、上記第2の
トランジスタよりもコンダクタンスが小さい第3のトラ
ンジスタを上記第1、第2のトランジスタの接続点とグ
ランドとの間に接続し、上記入力回路は、アドレス入力
信号の遷移に伴って上記センスアンプ出力信号がレベル
変化する前に上記クロック信号をレベル変化させ、上記
センス信号がレベル変化した後に上記クロック信号をレ
ベル回復させるように構成されており、 上記センス増幅器からのセンス信号と上記入力回路から
のクロック信号とを受けて、上記アドレス入力信号の遷
移に伴って上記センス信号がレベル変化する場合に、上
記クロック信号のレベル変化タイミングでレベル変化前
のセンス信号に基づいて上記第1のトランジスタをオフ
すると共に第3のトランジスタをオンし、続いてセンス
信号がレベル変化した後、上記クロック信号のレベル回
復タイミングで、レベル変化後のセンス信号に基づいて
上記第1のトランジスタをオフ状態としたまま第3のト
ランジスタをオンする出力制御回路を備えたことを特徴
とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20068490A JP2634686B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20068490A JP2634686B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0489699A true JPH0489699A (ja) | 1992-03-23 |
JP2634686B2 JP2634686B2 (ja) | 1997-07-30 |
Family
ID=16428531
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20068490A Expired - Fee Related JP2634686B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2634686B2 (ja) |
-
1990
- 1990-07-25 JP JP20068490A patent/JP2634686B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2634686B2 (ja) | 1997-07-30 |
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