JP3754593B2 - データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 - Google Patents
データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリーセルに関し、特に、複数の書き込みおよび読み取りアクセスポートを有する多元アクセスメモリーセルに関する。
【０００２】
【従来の技術】
コンピュータメモリーセルは今日広く用いられている。例えば、ＲＡＭ（random-access memory）、レジスター、および他のデバイスにて用いられている。各メモリーセルは、データのビット、即ち、０（ロー、典型的にはＶSSまたは接地（０Ｖ））または１（ハイ、典型的にはＶDD）を記憶する。セルに新しいデータが書き込まれ、記憶されたデータはセルから読み取られる。メモリーセルの行は通常バイトあるいはワードのような大きな多ビットユニットのデータを記憶するのに用いられている。メモリーセルのアレーは複数のワードの記憶を提供するように多くの行またはワードを与えることができる。
【０００３】
図１において、従来技術のメモリーセル１００を示す回路図を示した。メモリーセル１００はインバーター１０１、１０２からなるフリップフロップないしメモリー素子からなる。インバーター１０１、１０２はそれぞれ、２つのトランジスター（１つがＮＭＯＳ（Ｎ型金属酸化膜半導体）で１つがＰＭＯＳ（Ｐ型金属酸化膜半導体）のトランジスター）で実装することができる。ＣＭＯＳ（相補形金属酸化膜半導体）はＮＭＯＳとＰＭＯＳが組み合わさって作られたものである。フリップフロップはデータノードＤおよび反転データノード（data-not、Ｄの反転）を有する。データノードＤはメモリーセル１００に記憶されたデータに対応する１または０に記憶する。
【０００４】
メモリーセル１００は、図１に示したデータアクセスポートような少なくとも１つのデータアクセスポートからなり、これは、プロセッサーのような１つの外部デバイスないしコンポーネントが与えられた時間においてセルに書き込んだり読み取ったりすることを可能にする。用語「データアクセス等々（ないしアクセスポート）」は、データアクセスポートの書き込みと読み取り両方に関連して用いられる。即ち、データの読み取りまたは書き込みを行うのに用いられるものとしてデータアクセスポートが用いられる。データを書き込むのに用いられるデータアクセスポートは、書き込みアクセスポートとして呼ばれ、データを読み取られるのに用いられるデータアクセスポートは読み取りアクセスポートと呼ばれる。
【０００５】
図１に示すデータアクセスポートは、ＮＭＯＳアクセストランジスター１０５、１０６、更に、３つの信号ＢＩＴ￣、ＷＬ（ワードライン）に対する４つの入力ラインからなり、これらは、メモリーセル１００、また、プロセッサーのような１つの外部デバイスへビットを書き込んだりそれらからビットを読み込んだりする。メモリーセルアレーの与えられた列メモリーセルは通常同じデータアクセスポートを共有する。
【０００６】
メモリーセル１００は電源電圧、例えば、ＶDD＝３Ｖによって電力を掛けられる。ＮＭＯＳトランジスター（例えば、トランジスター１０５、１０６）は、約０．６Ｖの典型的なしきい値ドロップを有する。アクセストランジスター１０５のしきい値電圧のため、シングル入力ライン上の入力信号は、１を十分に早く、あるいは全く書き込むことができないほど十分に強くないことがある。例えば、もしメモリーセル１００が０を以前に記憶しデータノードＤが０Ｖであり入力ラインＢＩＴによってセルに１を書き込むべきであれば、ラインＢＩＴ上の１（３Ｖ）により、ノードＤが０Ｖから２．４Ｖしか上昇させなくなる。なぜなら、トランジスター１０５をまたがる０．６Ｖの電圧降下のためである。ノードＤを２．４Ｖに増やすことはセルを０状態から１状態に迅速にあげるのには低すぎになる。なぜなら、セルの現在の０状態を克服するのに遅いからである。
【０００７】
もっと悪いことに、１．２Ｖのようなもっと低い供給電圧においても、ノードＤは０．６Ｖまでにしか上昇しない。これは、ノードＤを十分に迅速にハイにプルできることを確実にするのには不十分であり、場合によっては全くハイにプルされない。データアクセスポートのアクセストランジスターの電圧降下により、供給電圧は益々小さくなってきており、従来技術において、シングル入力ラインは前の０状態を１状態へと書き込むようにオーバーライドさせることができない。
【０００８】
従って、２つの入力ラインＢＩＴおよびＢＩＴ￣は通常、メモリーセル１００のようなメモリーセルにてＢＩＴラインによって与えられる信号を記憶するのに用いられる。メモリーセル１００に値を記憶するために信号ＷＬはハイになり、ＢＩＴは記憶される信号を供給し、また、ＢＩＴ￣は、ＢＩＴ信号の反転を与える。前のメモリー状態からＤが０であり、ＢＩＴがメモリーセル１００に記憶される１（１．２Ｖ）を運ぶのであれば、ＢＩＴ￣は０Ｖであり、ノードＤＮも０Ｖである。なぜなら、ＢＩＴ￣が０であれば１０６を待たない電圧降下はないからである。インバーター１０２の入力における０またはロー信号は、インバーター１０２に対しノードＤを迅速に１まで持っていく。従って、各書き込みアクセスポートはトランジスター１０５、１０６のような２つのアクセストランジスター、更に、３つの入力信号を運ぶ４つの入力ラインを必要とする。書き込み動作に対してＢＩＴ信号は、セルに書き込むプロセッサーにより与えられるデータ信号から導かれる。ＢＩＴ￣信号はメモリーセルアレーの外部のインバーターにより与えられる。ＷＬ信号はメモリー制御ロジックにより与えられこれはそれ自身プロセッサーからアドレス情報を受ける。
【０００９】
同様に、データアクセスポートを読み取りアクセスポートとして用いることができる。この場合、アクセストランジスター１０５、１０６は読み取りトランジスターとしてはたらく。セル１００の状態ないしビットを読み取るため、ＢＩＴおよびＢＩＴ￣端子のそれぞれにつながったラインはプリチャージされなければならない。そして、読み取りアクセストランジスター１０５、１０６はオンにされ、セルがハイかローかに従って、セルが２つのプリチャージされたラインの１つをディスチャージ（放電）することを可能にする。ラインが放電されると外部回路がこのことを検出することができ、メモリーセル１００が０か１かのどちらかを記憶されているかを判断することができるようになる。
【００１０】
セル１００と同じ列（ビット位置）における他のメモリーセルは、同様なデータアクセスポートからなり、ポートに対する同じＢＩＴとＢＩＴ￣ラインにつながれている。従って、セル１００と、同時に同じポートを用いて同じ列であるが異なる行（ワード）における別のセルとを単一プロセッサーがアクセスすることはできない。このため、各プロセッサーは通常、メモリーセル当たり少なくとも２つのポートにつながっており、２つのポートの１つを用いて１つのセルにアクセスし他方のポートを用いて他のセルにアクセスできるようになる。プロセッサー自身は少なくとも２つのデータポートを有し、これは各メモリーセルの２つの異なるメモリーポートをつなぐ。このことは、各プロセッサーがその２つのデータポートラインによって各メモリーセル列につながっており、各セルはプロセッサーに対し８のポートラインないし端子を有することを意味する。
【００１１】
【発明が解決しようとする課題】
メモリーセルはそれぞれがメモリーセルアレーへと同時に書き込んだり読み取ったりすることを必要とされるような、複数のプロセッサーないし他のユニットを有するコンピュータシステムにおいてよく実装されている。例えば、４つのプロセッサーのそれぞれはメモリーセルアレーの４つの異なるワードないし行から読み取ったり書き込んだりする必要がある。代わりに、１もしくは複数のプロセッサーが別のプロセッサーによって書き込まれている際に同じセルから同時に読み取ることを望むこともある。このように、多元アクセスメモリーセルの必要性がある。即ち、プロセッサーのような複数の外部ユニットを割り当てるようにメモリーセルアレーから同時に読んだり書き込んだりすることを可能にするように十分にデータアクセスポートを読んだり書いたりすることができるメモリーセルの必要性がある。
【００１２】
前述のように、各メモリーセルは各プロセッサーに対し２つのアクセスポート（即ち、４つのアクセストランジスターおよび８つの端子）を必要とする。従って、マルチプロセッサーにおいて、各メモリーセルはプロセッサー当たり２つのアクセスポートと８つの端子を必要とする。例えば、もし４つのプロセッサーがセル１００にアクセスするべきならば、メモリーセル当たり４×２＝８ポート（４×４＝１６のアクセストランジスター、および４×８＝３２の信号端子）を必要とする。
【００１３】
この伝統的なメモリー設計の１つの問題としてシステムにデータアクセスポートおよびプロセッサーが増えるごとに、多くのトランジスターや端子を増やさなければならないと言うことがある。アクセスポートトランジスターや端子の数が増えると、チップ（およびＰＣＢ）の領域や電力消費が増えてしまう。２つの読み取りラインをプリチャージする必要性、および各読み取りに対して２つのうちの１つを常に放電する必要性は、大量の電力を消費してしまう。また、ライトする動作時、即ち、別のプロセッサーが代２アクセスポートを介してメモリーセル１００に書き込まれているデータを同時に読み取っているときに１つのプロセッサーがセル１００に書き込むような場合には、第２アクセスポートによりもたらされるモードＤおよびＤＮ上の負荷は新しいデータをセルに書き込む速度を遅くしてしまう。
【００１４】
【課題を解決するための手段】
ローとハイの電圧の一方に対応するデータビットを記憶するメモリーセルを有する集積回路が提供されるメモリー要素はデータビットを記憶するデータノードにつながれ、また、データビットの反転を記憶する反転データノードにつながれる。少なくとも１つの書き込みアクセスポートはデータ入力ラインにつながった入力端子、データノードにつながった出力端子、書き込み制御ラインにつながった制御端子を有する書き込みアクセススイッチを有しデータ入力ラインからの書き込みデータビットを書き込みアクセスポートに供給するように、書き込みアクセススイッチをオンまたはオフにスイッチングする。
【００１５】
またプリセットスイッチを用いる。ここにおいて、第１端子がデータノードと反転データノードの１つにつながり、第２端子が当該プリセットスイッチがオンの時に論理「１」のデータビットをデータノードに記憶されるのに十分な電圧源につながり、プリセット制御端子は、書き込み動作がプリセット制御ラインにつながる前にメモリーセルをプリセットするようにプリセットスイッチをオンまたはオフにスイッチングする。
【００１６】
【発明の実施の形態】
図２において、本発明の一実施例に従うメモリーセルシステム２００のブロック図を示してある。システム２００は、同一なメモリーセル２１０、２２０のようなメモリーセルのアレーからなる。これらメモリーセルはアレーの一部（例えば、３２ビットワードに対する３２ビット幅アレー（Ｎ＝３２））とすることができ、例えば、１００ワードの深さである。
【００１７】
システム２００のメモリーセルアレーのメモリーセル２１０、２２０のような各メモリーセルは、４つの別々のデータアクセスポート、即ち、２つの書き込みアクセスポートと２つの読み取りアクセスポートからなる。これらは図１の従来技術メモリーセル１００の双方向（読み取りまたは書き込み）アクセスポートとは対称的に単方向ポートである。下で詳細に説明するように、本発明の各付加的なデータアクセスポートは、従来技術のセル１００における各データアクセスポートに対するアクセストランジスターの対とは対称的に１つのアクセストランジスターと２つの端子または１つのラインのみを必要とする。
【００１８】
システム２００の各メモリーセルの第２および第２書き込みアクセスポートは、それぞれ端子ＤＮとＷＡとＤＢとＷＢに対応づけられており、第１および第２読み取りアクセスポートは端子ＱＡとＲＡとＱＢとＲＢに関連づけられている。従って、セル２１０のような各セルの４つのデータアクセスポートは、データアクセスポートＤＡ／ＷＡ、ＤＢ／ＷＢ、ＱＡ／ＲＡ、ＱＢ／ＲＢとしてそれらの対応する端子となっている。一実施例において、システム２００は、２つのプロセッサーＡ、Ｂを有していてもいいが、下で詳細に述べるように、４つまでの別々のプロセッサーＡ１、Ｂ１、Ａ１、Ｂ２を有することができる。
【００１９】
システム２００は、多くの入出力ラインおよび関連する制御ロジックを有する。一般に、垂直ラインはメモリーセルを読み書きする多くのプロセッサーとやりとりする信号であり、水平ラインはメモリー制御ロジックからの信号を運ぶ。具体的には、システム２００において、２つのプロセッサーＡ、Ｂ（図示せず）があり、各行にＮのメモリーセルがある。従って、メモリーセルの各行はＮビットのワードを記憶する。プロセッサーＡ（図示せず）は書き込みデータ信号ＷＤＡ−０や書き込みデータ信号ＷＤＡ-Ｎ−１のような信号を供給し、読み取りデータ信号ＲＤＡ−０や読み取りデータ信号ＲＤＡ−Ｎ−１を受ける。逆に、プロセッサ−Ｂ（図示せず）は、ＷＤＢ−０、ＲＤＢ−０、ＷＤＢ-Ｎ−１、ＲＤＢ-Ｎ−１のような信号を供給し読み取る。
【００２０】
メモリー制御ロジック（図示せず）は、プリセット信号ＰＲＥおよびＰＲＥの反転ＰＲＥ￣が、書き込みデコード信号ＷＤＥＣＡ−０、ＷＤＥＣＢ−０、読み取りデコード信号ＲＤＥＣＡ−０、ＲＤＥＣＢ−０のような信号を供給する。これら信号は、メモリーにアクセスするプロセッサーにより供給されるアドレス情報に応じてメモリー制御ロジックにより供給される。また図に示すように、ＡＮＤゲートは、メモリー制御信号から行０のような行に対する実際の制御信号、読み取りおよび書き込み信号ＷＬＡ−０、ＷＬＢ−０、ＲＬＡ−０、ＲＬＢ−０、書き込みプリセット信号ＷＰＲＥ−０を得るのに用いられる。
【００２１】
各行がデータワードからなるので、ある行における各メモリーセルは並列的に同じ動作で読み取られ書き込まれる。従って、行の各セルは行０のような同じ制御信号ライン、読み取りおよび書き込みワードラインＷＬＡ−０、ＷＬＢ−０、ＲＬＡ−０、ＲＬＢ−０、書き込みプリセットＷＰＲＥ−０につながっている。これら信号はそれぞれ、各メモリーセルに対してメモリーセルの入力端子ＷＡ、ＷＢ、ＲＡ、ＲＢ、ＷＰＲＥにつながっている。
【００２２】
しかし、ある行の各メモリーセルは別の列にあり（行により表されるデータワードの異なるビットを表す）、従って、異なるデータイン（data-in）信号を受け、異なるデータアウト信号を供給し、データのワード全体が並列的に書き込まれたり読まれたりされる。行の第１メモリーセル２１０（アレーの他の全ての行の第１メモリーセル）は書き込みデータ信号ＷＤＡ−０、ＷＤＢ−０につながり（ここで、Ａ、ＢはプロセッサーＡまたはＢから信号が来ているかを表し、各プロセッサーＡ、Ｂは両方とも各メモリーセルから読み取りと書き込みができ、０はメモリーセル２１０が列０にあることを表す）、書き込みデータ信号ＲＤＡ−０、ＲＤＢ−０につながっている。メモリーセル２１０に記憶すべきデータビットは書き込みデータ信号ラインＷＤＡ−０、ＷＤＢ−０上で外部プロセッサーＡまたはＢにより与えられる。書き込みデータ信号ライン上で与えられ、メモリーセルに書き込まれるデータビットは、書き込みデータビットと呼ぶことができる。
【００２３】
メモリーセル２１０に前に記憶されたデータビットは読み取りデータ信号ラインＲＤＡ−０、ＲＤＢ−０上で外部プロセッサーＡまたはＢによって読み取られる。これら信号ラインはそれぞれ、メモリーセルのデータ端子ＤＡ、ＤＢ、ＱＡ、ＱＢにつながっている。ここで、ＤＡ、ＤＢはデータ入力端子であり、ＱＡ、ＱＢはデータ出力端子である。メモリーセル２２０はワードのＮ番目に対する異なるラインのセットに同様につながっている。行の他のＮ−２にメモリーセル（図示せず）はそれら自身の４つの読み取り書き込みデータ信号ラインにつながっている。メモリーセルに前に記憶されておりプロセッサーによって読み取られるようにメモリーセルによって読み取りデータ信号ラインに供給されたデータビットは、読み取りデータビットと呼ぶことができる。
【００２４】
前述のように、システム２００の各メモリーセルは４つの別々で独立なデータアクセスポート、即ち、２つの書き込みアクセスポート、２つの読み取りアクセスポートからなる。一実施例において、第１の書き込みおよび読みとリポートＤＡ／ＷＡ、ＱＡ／ＲＡは同じプロセッサーＡによって用いることができる。第２の書き込みおよび読みとリポートＤＢ／ＷＢ、ＱＢ／ＲＢは同じプロセッサーＢによって用いられることができる（代わりに、プロセッサーＡ１、Ｂ１、Ａ２、Ｂ２のような４つのプロセッサーは、これらポートを用いることもできる。
【００２５】
図３において、図２のシステム２００のメモリーセル２１０を更に詳細に示した。システム２００の各メモリーセルはメモリーセル２１０と同一に構成するのが好ましい。本発明において、付加的な各データアクセスポートに対して１つのアクセストランジスターと端子の対のみを必要とするようにできる（読み取りアクセスポートか書き込みアクセスポートかを問わない）。このことはシングルプリチャージまたはプリセットトランジスター（Ｍ５）およびその書き込みプリセット信号入力ラインＷＰＲＥを用いることによって実現できる。プリセットトランジスターＭ５は下で詳細に説明するように書き込み動作の前にノードＤＮを０Ｖ（論理「０」）にプリチャージするのに用いられる。
【００２６】
メモリーセル２１０は２つの書き込みアクセスポートＤＡ／ＷＡ、ＱＢ／ＲＢ（これらはそれぞれＮＭＯＳ書き込みアクセストランジスターＭ１、Ｍ２、それらの４つの入力端子ＤＡ／ＷＡ、ＤＢ／ＷＢに対応づける）、２つの読み取りアクセスポートＱＡ／ＲＡ、ＱＢ／ＲＢ（これらはＮＭＯＳ読み取りアクセストランジスターＭ３、Ｍ４、それらの信号端子ＱＡ／ＲＡ、ＱＢ／ＲＢに対応づける）を有する。各書き込みアクセスポートはトランジスターＭ１のような１つの書き込みアクセストランジスターを有し、これはＤＡのようなデータライン、ＷＡのような書き込みラインにつながっている。各書き込みアクセストランジスターは、入力端子（ラインＤＡまたはＤＢ上で入力データビットにつながれている。）を有するスイッチ、ノードＤにつながった出力端子、書き込みラインＷＡまたはＷＢにつながったゲート（またはスイッチ制御）端子として機能する。従って、ゲート端子につながった書き込みライン信号は書き込みアクセストランジスターないしスイッチをオンまたはオフにスイッチングするようにはたらく。ここで、書き込みアクセストランジスターの入力端子はゲート信号がハイとなった時に書き込みアクセストランジスターの出力端子に直接つながっている。
【００２７】
各読み取りアクセスポートはトランジスターＭ３のような読み取りアクセストランジスターを有し、これはＱＡのような出力データライン、ＲＡのような読み取りラインにつながっている。各読み取りアクセスポートはノードＤＮまたはＤに直接つながってはおらず、むしろインバーターバッファＸ３の出力につながっている。そしてそれはセルノードＤのような同じ状態を与える。入力端子（Ｑ端子における記憶されたビットにつながる）、出力データラインＱＡまたはＱＢにつながる出力端子、読み取りラインＲＡまたはＲＢにつながるゲート（スイッチ制御）端子を有するスイッチとして機能する。従って、ゲート端子につながる読み取りライン信号は読み取りアクセストランジスターないしスイッチをオンまたはオフにスイッチするようにはたらく。ここで、読み取りアクセストランジスターの入力端子はゲート信号がハイのときに読み取りアクセストランジスターの出力端子に直接つながる。
【００２８】
またメモリーセル２１０はインバーター（反転バッファ）Ｘ１、Ｘ２、Ｘ３を有する。インバーターＸ１、Ｘ２は安定な状態を論理「１」または「０」を記憶するように集合するフリップフロップを形成する（データノードＤにて。その反転はデータノットノードＤＮに記憶される）。インバーターＸ３はＤＮ信号を反転し、ノードＱにてノードＤの状態と同じ状態を与える（メモリーセル２１０に記憶されたビット）。ノードＱは読み取りアクセストランジスターＭ３、Ｍ４につなぐように用いられ、読み取りアクセスノードと呼ぶことができる。
【００２９】
別な実施例において、バッファＸ３は入力端子にてノードＤＮの代わりにノードＤにつなぐようにすることができる。この場合、ノードＤにメモリーセル２１０に記憶された反転データビットＤはノードＱにて供給され、ラインＱＡ、ＱＢ上で読み取られる。別の実施例において、非反転バッファがその入力端子にてノードＤにつながり、反転バッファＸ３を用いずにその出力をノードＱにつなぐ。この場合、ノードＤ、メモリーセル２１０に記憶されるデータビットはノードＱにて与えられ、ラインＱＡ、ＱＢ上で読み取られる。何れの実施例においてもノードＱにおけるデータ信号はデータビットＤと同じ、あるいはその反転として知られるかのいずれかである。従って、両方の実施例において、ノードＱにおけるデータ信号はメモリーセルが記憶したデータビットＤに対応する（公知の方法で関連する）。
【００３０】
セル２１０にその２つの書き込みアクセスポート上でビットを書き込むために、メモリーセルプリセットフェーズの後にデータ書き込みフェーズが続く。メモリーセルプリセットフェーズでは行の各メモリーセルは論理「１」状態でプリセットされる。この状態は書き込まれるべき正しい状態かあるいはもしそうでなければ従来技術のセル１００で行われるようにセルシステム２００に供給される反転信号ＢＩＴ￣を必要とせずに、端子ＷＡのような書き込み端子上の入力信号によって他の状態（論理「０」）に容易に変化可能かの何れかである。
【００３１】
従って、セルに書き込むためにセルはまずメモリーセルプリセットフェーズにて論理「１」へとプリセットされる。このフェーズでは、読み取り書き込みワードライン（ＷＬＡ−０、ＷＬＢ−０、ＲＬＡ−０、ＲＬＢ−０）はローに保たれ、これにより、アクセストランジスター（Ｍ１、Ｍ２、Ｍ３、Ｍ４）はオフになる。セルの特定の行が書き込みアクセスのために選択されれば（例えば、図２に示したセル２１０、２２０からなるセルの行）、書き込みデコードライン（ＷＤＥＣＡ−０、ＷＤＥＣＢ−０）とＡＮＤされるプリセット制御信号ＰＲＥは、アクティベートし、これにより、書き込みプリセット信号ＷＰＲＥ−０（ここで、０はメモリーセルの行０を表し、即ち、ワードアレーの最初のワードを表す）をハイにさせ、セル２１０のＮＭＯＳプレセットトランジスターＭ５をオンにする。
【００３２】
プリセットトランジスターＭ５機能は、接地につながった第１端子、反転データノードＤＮにつながった第２端子、書き込みプリセット制御信号ＷＰＲＥにつながったゲート（ないしプリセットスイッチ制御）端子を有するスイッチとして機能する。従って、書き込みプリセット制御信号はプリセットゲートに、トランジスターのスイッチ制御端子に、プリセットトランジスターをスイッチするのを助けるスイッチＭ５に、スイッチＭ５のオンまたはオフにつながれている。そのため、ノードＤＭは、書き込みプリセット制御信号がハイとなったときに直接接地につながるようにされる。
【００３３】
従って、プリセットトランジスターまたはスイッチＭ５をオンにすると、ノードＤＮを０（ＶSS）におさえ、そしてそれはインバーターＸ２の相当な動作のお陰でノードＤをハイ（ＶDD）にする。従って、メモリーセルプリセットフェーズにて、セルの行の各セルは論理「１」状態（Ｄノードにプリセットされる。ハイ電圧ＶDDへ上がるので「放電」される）へとプリセットされる。
【００３４】
次に、データ書き込みフェーズが発生する。このフェーズの間、プリセット制御信号ＰＲＥ（およびこのようなＷＰＲＥ）はオフにされ、そのため、ノードＤＮは接地につながれず、書き込みアクセストランジスター（プロセッサーＡかＢかに依存しているＭ１またはＭ２の何れかが書き込みラインＷＬＡ−０またはＷＬＢ−０を取る）はつながれる。もしセル２１０の端子ＤＡ、ＤＢに適用されるＷＤＡ−０、ＷＤＢ−０からのデータが論理「０」（Ｖss）であるならば、データノードＤはアクセストランジスターＭ１、Ｍ２にわたってＶssに出す。しかしながら、もしデータビットが論理「１」（ＶDD）であるならば、セル２１０におけるデータノードＤは変わらない。従って、ポートでの２つのアクセストランジスターを用いることの必然性およびＢＩＴとＢＩＴ￣の両方の信号は除去される。
【００３５】
また読み取り動作は、２つのフェーズ、読み取りラインプリセットフェーズ、データ読み取りフェーズを必要求とする。読み取りラインプリセットフェーズでは読み取りアクセストランジスターＭ３、Ｍ４およびプリセットトランジスターＭ５はオフである。図２に示すようにトランジスターＭAＭBがＰＲＥ￣信号によりオンにされると、読み取りデータラインＲＤＡ−０、ＲＤＢ−０、ＲＤＡ−Ｎ−１、ＲＤＢ−Ｎ−１はそれぞれ、トランジスターＭAＭBにより論理「１」（ＶDD）にプリチャージされる。このことは、端子ＱＡ、ＱＢにて論理「０」状態でラインが読み取られるのであれば読み取りラインの放電を開始させる。
【００３６】
次にデータ読み取りフェーズにて、信号ＰＲＥ￣をオフにすることにより読み取りラインプリチャージはオフにされ、読み取りアクセストランジスターＭ３および／またはＭ４は、プロセッサーＡもしくはＢの何れかまたは両方がデータワードを読み取っているかに従って信号ＲＬＡ−０、ＲＬＢ−０（それぞれ内部端子ＲＡ、ＲＢにつながる）によりオンにされる。各読み取りデータラインは、セルが論理「０」を記憶するとき、および対応する読み取りアクセストランジスタがオンにスイッチングされたときのみに論理「０」（Ｖss）に放電される。他の場合では、放電は発生しない。この放電またはその発生がないことは、読み取りデータラインにつながったプロセッサーデータポートにより検出され、メモリーセル２１０に記憶された現在のビットが判断される。
【００３７】
従って、データアクセスポート毎にＢＩＴとＢＩＴ￣の両方のラインを必要とする従来技術のメモリーセル１００とは違い、メモリーセルの書き込み／読み取りアクセスタイムを増やさずに、ＢＩＴ￣ラインを使用する必要性を無くすことができる。書き込み／読み取りアクセス時間は通常、メモリーセルトランジスターの数が減れば増えるものである。また、ＢＩＴ／ＢＩＴ￣ラインの対がないことによって電力消費が２倍より多く減らすことができる。このＢＩＴ／ＢＩＴ￣ラインの対の１つは読み取り／書き込み動作毎に放電されなかったものでる。またセル２１０のメモリーセル設計は、従来技術のセル１００よりも小さいサイズにて実装することができる。なぜなら、ＢＩＴ／ＢＩＴ￣ラインの対は、アクセスポート毎に必要ではないからである。逆に、１つのデータライン（ＤＡ、ＤＢ、ＱＡ、ＱＢ）のみがアクセスポート毎に必要とされるだけである。また、本発明は非常に低い動作で実装することができる（例えば、ＶＤＤ＝１．２Ｖあるいは０．９Ｖ）。なぜなら前の状態が１であった場合に論理「０」のシングルライン書き込みに対して問題を発生させる通常のアクセストランジスタの電圧降下が、書き込みフェーズのメモリーセルプリセットのおかげで本発明においては問題を発生させないからである。また本発明は、従来のセル１００よりも速いライトスルーアクセスを達成することができる。なぜなら、単方向の専用読み取りアクセスポートが、ノードＤまたはＤＮに直接ではなく、インバーターバッファＸ３の出力にてノードＱにつながるからである。
【００３８】
別の実施例において、同じプロセッサＡとＢを、アクセスポートに対する読み取りと書き込みの両方の信号を与えるために用いる必要はない。２つのプロセッサＡ１、Ｂ１がデータを書き込み、またその時に、例えば、２つの異なるプロセッサＡ１、Ｂ１がそのメモリーセルからデータを読み取ることができる。従って、プロセッサＡ１、Ｂ１は、書き込みデータ信号ＷＤＡーｉ、ＷＤＢーｉ（ここで、ｉはメモリーセルの行の何れの列をも表す。）を供給してもよく、２つの異なるプロセッサＡ１、Ｂ１は読み取りデータ信号ＲＤＡーｉ、ＲＤＢーｉを与えることができる。システム２００の各メモリーセルに更に読み取りまたは書き込みのアクセスポートを加えてもよく、必要であればさらなるプロセッサを収容する。例えば、読み取り／書き込み能力を必要とする２つのプロセッサ、読み取り能力のみを必要とする３つのプロセッサを更に用いることができ、各セルは４つの書き込みアクセスポート、５つの読み取りアクセスポートを必要とする。
【００３９】
別の実施例において、プリセットトランジスタＮ５は、ＰＭＯＳトランジスタであり接地（ロー）とノードＤＮの間ではなく、ＶＤＤとノードＤの間につながる。そのゲートは書き込みプリセット信号の反転（ＷＰＲＥ￣）につながる。これにより、メモリーセルプリセットフェーズにて、書き込みプリセット信号がハイになれば、ノードＤは直接ハイに上げられる。何れの実施例においても、プリセットトランジスタＭ５はセルの行の各セルをロジック−１（ハイ）状態にプリセットするのに用いることができる。
【００４０】
別の実施例にて、インバータバッファＸ３の代わりに１つのＮＭＯＳプルダウントランジスタを用いる。この実施例において、ＮＭＯＳプルダウントランジスタのゲート端子は反転データノードＤＮにつながり、ソース端子はノードＱにつながり、ドレイン端子は接地につながる。読み取りアクセスポートＱＡ／ＲＡとＱＢ／ＲＡの双方または一方による読み取りそれぞれの前に、ノードＱは読み取りの前にハイにプリチャージされる。反転データノードＤＮはハイであり、これはプルダウントランジスタのゲート端子に供給されそのトランジスタをオンにする。これにより、ノードＱを接地につなぎ、読み取りデータラインを放電する。従って、データノードＤ上のロー状態はノードＱにおける放電によって検出することができる。もしデータノードＤがハイであれば、反転データノードＤＮはローであり、これはプルダウントランジスタのゲート端子に供給され、それをオンにはしない。従って、ノードＱはフロート状態となり、その前にプリチャージしたハイ状態にとどまり読み取りデータラインを放電しない。従って、データノードＤ上のハイ状態はノードＱにおける放電がないことによって検出することができる。
【図面の簡単な説明】
【図１】従来技術のメモリーセルを示す回路図。
【図２】一実施例に従うメモリーセルのシステムのブロック図。
【図３】一実施例に従い図２のメモリーセルシステムを詳細に示す回路図。
【符号の説明】
１００ メモリーセル
１０１、１０２ インバーター
１０５、１０６ トランジスター
２００ メモリーセルシステム
２１０、２２０ メモリーセル
【発明の属する技術分野】
本発明は、メモリーセルに関し、特に、複数の書き込みおよび読み取りアクセスポートを有する多元アクセスメモリーセルに関する。
【０００２】
【従来の技術】
コンピュータメモリーセルは今日広く用いられている。例えば、ＲＡＭ（random-access memory）、レジスター、および他のデバイスにて用いられている。各メモリーセルは、データのビット、即ち、０（ロー、典型的にはＶSSまたは接地（０Ｖ））または１（ハイ、典型的にはＶDD）を記憶する。セルに新しいデータが書き込まれ、記憶されたデータはセルから読み取られる。メモリーセルの行は通常バイトあるいはワードのような大きな多ビットユニットのデータを記憶するのに用いられている。メモリーセルのアレーは複数のワードの記憶を提供するように多くの行またはワードを与えることができる。
【０００３】
図１において、従来技術のメモリーセル１００を示す回路図を示した。メモリーセル１００はインバーター１０１、１０２からなるフリップフロップないしメモリー素子からなる。インバーター１０１、１０２はそれぞれ、２つのトランジスター（１つがＮＭＯＳ（Ｎ型金属酸化膜半導体）で１つがＰＭＯＳ（Ｐ型金属酸化膜半導体）のトランジスター）で実装することができる。ＣＭＯＳ（相補形金属酸化膜半導体）はＮＭＯＳとＰＭＯＳが組み合わさって作られたものである。フリップフロップはデータノードＤおよび反転データノード（data-not、Ｄの反転）を有する。データノードＤはメモリーセル１００に記憶されたデータに対応する１または０に記憶する。
【０００４】
メモリーセル１００は、図１に示したデータアクセスポートような少なくとも１つのデータアクセスポートからなり、これは、プロセッサーのような１つの外部デバイスないしコンポーネントが与えられた時間においてセルに書き込んだり読み取ったりすることを可能にする。用語「データアクセス等々（ないしアクセスポート）」は、データアクセスポートの書き込みと読み取り両方に関連して用いられる。即ち、データの読み取りまたは書き込みを行うのに用いられるものとしてデータアクセスポートが用いられる。データを書き込むのに用いられるデータアクセスポートは、書き込みアクセスポートとして呼ばれ、データを読み取られるのに用いられるデータアクセスポートは読み取りアクセスポートと呼ばれる。
【０００５】
図１に示すデータアクセスポートは、ＮＭＯＳアクセストランジスター１０５、１０６、更に、３つの信号ＢＩＴ￣、ＷＬ（ワードライン）に対する４つの入力ラインからなり、これらは、メモリーセル１００、また、プロセッサーのような１つの外部デバイスへビットを書き込んだりそれらからビットを読み込んだりする。メモリーセルアレーの与えられた列メモリーセルは通常同じデータアクセスポートを共有する。
【０００６】
メモリーセル１００は電源電圧、例えば、ＶDD＝３Ｖによって電力を掛けられる。ＮＭＯＳトランジスター（例えば、トランジスター１０５、１０６）は、約０．６Ｖの典型的なしきい値ドロップを有する。アクセストランジスター１０５のしきい値電圧のため、シングル入力ライン上の入力信号は、１を十分に早く、あるいは全く書き込むことができないほど十分に強くないことがある。例えば、もしメモリーセル１００が０を以前に記憶しデータノードＤが０Ｖであり入力ラインＢＩＴによってセルに１を書き込むべきであれば、ラインＢＩＴ上の１（３Ｖ）により、ノードＤが０Ｖから２．４Ｖしか上昇させなくなる。なぜなら、トランジスター１０５をまたがる０．６Ｖの電圧降下のためである。ノードＤを２．４Ｖに増やすことはセルを０状態から１状態に迅速にあげるのには低すぎになる。なぜなら、セルの現在の０状態を克服するのに遅いからである。
【０００７】
もっと悪いことに、１．２Ｖのようなもっと低い供給電圧においても、ノードＤは０．６Ｖまでにしか上昇しない。これは、ノードＤを十分に迅速にハイにプルできることを確実にするのには不十分であり、場合によっては全くハイにプルされない。データアクセスポートのアクセストランジスターの電圧降下により、供給電圧は益々小さくなってきており、従来技術において、シングル入力ラインは前の０状態を１状態へと書き込むようにオーバーライドさせることができない。
【０００８】
従って、２つの入力ラインＢＩＴおよびＢＩＴ￣は通常、メモリーセル１００のようなメモリーセルにてＢＩＴラインによって与えられる信号を記憶するのに用いられる。メモリーセル１００に値を記憶するために信号ＷＬはハイになり、ＢＩＴは記憶される信号を供給し、また、ＢＩＴ￣は、ＢＩＴ信号の反転を与える。前のメモリー状態からＤが０であり、ＢＩＴがメモリーセル１００に記憶される１（１．２Ｖ）を運ぶのであれば、ＢＩＴ￣は０Ｖであり、ノードＤＮも０Ｖである。なぜなら、ＢＩＴ￣が０であれば１０６を待たない電圧降下はないからである。インバーター１０２の入力における０またはロー信号は、インバーター１０２に対しノードＤを迅速に１まで持っていく。従って、各書き込みアクセスポートはトランジスター１０５、１０６のような２つのアクセストランジスター、更に、３つの入力信号を運ぶ４つの入力ラインを必要とする。書き込み動作に対してＢＩＴ信号は、セルに書き込むプロセッサーにより与えられるデータ信号から導かれる。ＢＩＴ￣信号はメモリーセルアレーの外部のインバーターにより与えられる。ＷＬ信号はメモリー制御ロジックにより与えられこれはそれ自身プロセッサーからアドレス情報を受ける。
【０００９】
同様に、データアクセスポートを読み取りアクセスポートとして用いることができる。この場合、アクセストランジスター１０５、１０６は読み取りトランジスターとしてはたらく。セル１００の状態ないしビットを読み取るため、ＢＩＴおよびＢＩＴ￣端子のそれぞれにつながったラインはプリチャージされなければならない。そして、読み取りアクセストランジスター１０５、１０６はオンにされ、セルがハイかローかに従って、セルが２つのプリチャージされたラインの１つをディスチャージ（放電）することを可能にする。ラインが放電されると外部回路がこのことを検出することができ、メモリーセル１００が０か１かのどちらかを記憶されているかを判断することができるようになる。
【００１０】
セル１００と同じ列（ビット位置）における他のメモリーセルは、同様なデータアクセスポートからなり、ポートに対する同じＢＩＴとＢＩＴ￣ラインにつながれている。従って、セル１００と、同時に同じポートを用いて同じ列であるが異なる行（ワード）における別のセルとを単一プロセッサーがアクセスすることはできない。このため、各プロセッサーは通常、メモリーセル当たり少なくとも２つのポートにつながっており、２つのポートの１つを用いて１つのセルにアクセスし他方のポートを用いて他のセルにアクセスできるようになる。プロセッサー自身は少なくとも２つのデータポートを有し、これは各メモリーセルの２つの異なるメモリーポートをつなぐ。このことは、各プロセッサーがその２つのデータポートラインによって各メモリーセル列につながっており、各セルはプロセッサーに対し８のポートラインないし端子を有することを意味する。
【００１１】
【発明が解決しようとする課題】
メモリーセルはそれぞれがメモリーセルアレーへと同時に書き込んだり読み取ったりすることを必要とされるような、複数のプロセッサーないし他のユニットを有するコンピュータシステムにおいてよく実装されている。例えば、４つのプロセッサーのそれぞれはメモリーセルアレーの４つの異なるワードないし行から読み取ったり書き込んだりする必要がある。代わりに、１もしくは複数のプロセッサーが別のプロセッサーによって書き込まれている際に同じセルから同時に読み取ることを望むこともある。このように、多元アクセスメモリーセルの必要性がある。即ち、プロセッサーのような複数の外部ユニットを割り当てるようにメモリーセルアレーから同時に読んだり書き込んだりすることを可能にするように十分にデータアクセスポートを読んだり書いたりすることができるメモリーセルの必要性がある。
【００１２】
前述のように、各メモリーセルは各プロセッサーに対し２つのアクセスポート（即ち、４つのアクセストランジスターおよび８つの端子）を必要とする。従って、マルチプロセッサーにおいて、各メモリーセルはプロセッサー当たり２つのアクセスポートと８つの端子を必要とする。例えば、もし４つのプロセッサーがセル１００にアクセスするべきならば、メモリーセル当たり４×２＝８ポート（４×４＝１６のアクセストランジスター、および４×８＝３２の信号端子）を必要とする。
【００１３】
この伝統的なメモリー設計の１つの問題としてシステムにデータアクセスポートおよびプロセッサーが増えるごとに、多くのトランジスターや端子を増やさなければならないと言うことがある。アクセスポートトランジスターや端子の数が増えると、チップ（およびＰＣＢ）の領域や電力消費が増えてしまう。２つの読み取りラインをプリチャージする必要性、および各読み取りに対して２つのうちの１つを常に放電する必要性は、大量の電力を消費してしまう。また、ライトする動作時、即ち、別のプロセッサーが代２アクセスポートを介してメモリーセル１００に書き込まれているデータを同時に読み取っているときに１つのプロセッサーがセル１００に書き込むような場合には、第２アクセスポートによりもたらされるモードＤおよびＤＮ上の負荷は新しいデータをセルに書き込む速度を遅くしてしまう。
【００１４】
【課題を解決するための手段】
ローとハイの電圧の一方に対応するデータビットを記憶するメモリーセルを有する集積回路が提供されるメモリー要素はデータビットを記憶するデータノードにつながれ、また、データビットの反転を記憶する反転データノードにつながれる。少なくとも１つの書き込みアクセスポートはデータ入力ラインにつながった入力端子、データノードにつながった出力端子、書き込み制御ラインにつながった制御端子を有する書き込みアクセススイッチを有しデータ入力ラインからの書き込みデータビットを書き込みアクセスポートに供給するように、書き込みアクセススイッチをオンまたはオフにスイッチングする。
【００１５】
またプリセットスイッチを用いる。ここにおいて、第１端子がデータノードと反転データノードの１つにつながり、第２端子が当該プリセットスイッチがオンの時に論理「１」のデータビットをデータノードに記憶されるのに十分な電圧源につながり、プリセット制御端子は、書き込み動作がプリセット制御ラインにつながる前にメモリーセルをプリセットするようにプリセットスイッチをオンまたはオフにスイッチングする。
【００１６】
【発明の実施の形態】
図２において、本発明の一実施例に従うメモリーセルシステム２００のブロック図を示してある。システム２００は、同一なメモリーセル２１０、２２０のようなメモリーセルのアレーからなる。これらメモリーセルはアレーの一部（例えば、３２ビットワードに対する３２ビット幅アレー（Ｎ＝３２））とすることができ、例えば、１００ワードの深さである。
【００１７】
システム２００のメモリーセルアレーのメモリーセル２１０、２２０のような各メモリーセルは、４つの別々のデータアクセスポート、即ち、２つの書き込みアクセスポートと２つの読み取りアクセスポートからなる。これらは図１の従来技術メモリーセル１００の双方向（読み取りまたは書き込み）アクセスポートとは対称的に単方向ポートである。下で詳細に説明するように、本発明の各付加的なデータアクセスポートは、従来技術のセル１００における各データアクセスポートに対するアクセストランジスターの対とは対称的に１つのアクセストランジスターと２つの端子または１つのラインのみを必要とする。
【００１８】
システム２００の各メモリーセルの第２および第２書き込みアクセスポートは、それぞれ端子ＤＮとＷＡとＤＢとＷＢに対応づけられており、第１および第２読み取りアクセスポートは端子ＱＡとＲＡとＱＢとＲＢに関連づけられている。従って、セル２１０のような各セルの４つのデータアクセスポートは、データアクセスポートＤＡ／ＷＡ、ＤＢ／ＷＢ、ＱＡ／ＲＡ、ＱＢ／ＲＢとしてそれらの対応する端子となっている。一実施例において、システム２００は、２つのプロセッサーＡ、Ｂを有していてもいいが、下で詳細に述べるように、４つまでの別々のプロセッサーＡ１、Ｂ１、Ａ１、Ｂ２を有することができる。
【００１９】
システム２００は、多くの入出力ラインおよび関連する制御ロジックを有する。一般に、垂直ラインはメモリーセルを読み書きする多くのプロセッサーとやりとりする信号であり、水平ラインはメモリー制御ロジックからの信号を運ぶ。具体的には、システム２００において、２つのプロセッサーＡ、Ｂ（図示せず）があり、各行にＮのメモリーセルがある。従って、メモリーセルの各行はＮビットのワードを記憶する。プロセッサーＡ（図示せず）は書き込みデータ信号ＷＤＡ−０や書き込みデータ信号ＷＤＡ-Ｎ−１のような信号を供給し、読み取りデータ信号ＲＤＡ−０や読み取りデータ信号ＲＤＡ−Ｎ−１を受ける。逆に、プロセッサ−Ｂ（図示せず）は、ＷＤＢ−０、ＲＤＢ−０、ＷＤＢ-Ｎ−１、ＲＤＢ-Ｎ−１のような信号を供給し読み取る。
【００２０】
メモリー制御ロジック（図示せず）は、プリセット信号ＰＲＥおよびＰＲＥの反転ＰＲＥ￣が、書き込みデコード信号ＷＤＥＣＡ−０、ＷＤＥＣＢ−０、読み取りデコード信号ＲＤＥＣＡ−０、ＲＤＥＣＢ−０のような信号を供給する。これら信号は、メモリーにアクセスするプロセッサーにより供給されるアドレス情報に応じてメモリー制御ロジックにより供給される。また図に示すように、ＡＮＤゲートは、メモリー制御信号から行０のような行に対する実際の制御信号、読み取りおよび書き込み信号ＷＬＡ−０、ＷＬＢ−０、ＲＬＡ−０、ＲＬＢ−０、書き込みプリセット信号ＷＰＲＥ−０を得るのに用いられる。
【００２１】
各行がデータワードからなるので、ある行における各メモリーセルは並列的に同じ動作で読み取られ書き込まれる。従って、行の各セルは行０のような同じ制御信号ライン、読み取りおよび書き込みワードラインＷＬＡ−０、ＷＬＢ−０、ＲＬＡ−０、ＲＬＢ−０、書き込みプリセットＷＰＲＥ−０につながっている。これら信号はそれぞれ、各メモリーセルに対してメモリーセルの入力端子ＷＡ、ＷＢ、ＲＡ、ＲＢ、ＷＰＲＥにつながっている。
【００２２】
しかし、ある行の各メモリーセルは別の列にあり（行により表されるデータワードの異なるビットを表す）、従って、異なるデータイン（data-in）信号を受け、異なるデータアウト信号を供給し、データのワード全体が並列的に書き込まれたり読まれたりされる。行の第１メモリーセル２１０（アレーの他の全ての行の第１メモリーセル）は書き込みデータ信号ＷＤＡ−０、ＷＤＢ−０につながり（ここで、Ａ、ＢはプロセッサーＡまたはＢから信号が来ているかを表し、各プロセッサーＡ、Ｂは両方とも各メモリーセルから読み取りと書き込みができ、０はメモリーセル２１０が列０にあることを表す）、書き込みデータ信号ＲＤＡ−０、ＲＤＢ−０につながっている。メモリーセル２１０に記憶すべきデータビットは書き込みデータ信号ラインＷＤＡ−０、ＷＤＢ−０上で外部プロセッサーＡまたはＢにより与えられる。書き込みデータ信号ライン上で与えられ、メモリーセルに書き込まれるデータビットは、書き込みデータビットと呼ぶことができる。
【００２３】
メモリーセル２１０に前に記憶されたデータビットは読み取りデータ信号ラインＲＤＡ−０、ＲＤＢ−０上で外部プロセッサーＡまたはＢによって読み取られる。これら信号ラインはそれぞれ、メモリーセルのデータ端子ＤＡ、ＤＢ、ＱＡ、ＱＢにつながっている。ここで、ＤＡ、ＤＢはデータ入力端子であり、ＱＡ、ＱＢはデータ出力端子である。メモリーセル２２０はワードのＮ番目に対する異なるラインのセットに同様につながっている。行の他のＮ−２にメモリーセル（図示せず）はそれら自身の４つの読み取り書き込みデータ信号ラインにつながっている。メモリーセルに前に記憶されておりプロセッサーによって読み取られるようにメモリーセルによって読み取りデータ信号ラインに供給されたデータビットは、読み取りデータビットと呼ぶことができる。
【００２４】
前述のように、システム２００の各メモリーセルは４つの別々で独立なデータアクセスポート、即ち、２つの書き込みアクセスポート、２つの読み取りアクセスポートからなる。一実施例において、第１の書き込みおよび読みとリポートＤＡ／ＷＡ、ＱＡ／ＲＡは同じプロセッサーＡによって用いることができる。第２の書き込みおよび読みとリポートＤＢ／ＷＢ、ＱＢ／ＲＢは同じプロセッサーＢによって用いられることができる（代わりに、プロセッサーＡ１、Ｂ１、Ａ２、Ｂ２のような４つのプロセッサーは、これらポートを用いることもできる。
【００２５】
図３において、図２のシステム２００のメモリーセル２１０を更に詳細に示した。システム２００の各メモリーセルはメモリーセル２１０と同一に構成するのが好ましい。本発明において、付加的な各データアクセスポートに対して１つのアクセストランジスターと端子の対のみを必要とするようにできる（読み取りアクセスポートか書き込みアクセスポートかを問わない）。このことはシングルプリチャージまたはプリセットトランジスター（Ｍ５）およびその書き込みプリセット信号入力ラインＷＰＲＥを用いることによって実現できる。プリセットトランジスターＭ５は下で詳細に説明するように書き込み動作の前にノードＤＮを０Ｖ（論理「０」）にプリチャージするのに用いられる。
【００２６】
メモリーセル２１０は２つの書き込みアクセスポートＤＡ／ＷＡ、ＱＢ／ＲＢ（これらはそれぞれＮＭＯＳ書き込みアクセストランジスターＭ１、Ｍ２、それらの４つの入力端子ＤＡ／ＷＡ、ＤＢ／ＷＢに対応づける）、２つの読み取りアクセスポートＱＡ／ＲＡ、ＱＢ／ＲＢ（これらはＮＭＯＳ読み取りアクセストランジスターＭ３、Ｍ４、それらの信号端子ＱＡ／ＲＡ、ＱＢ／ＲＢに対応づける）を有する。各書き込みアクセスポートはトランジスターＭ１のような１つの書き込みアクセストランジスターを有し、これはＤＡのようなデータライン、ＷＡのような書き込みラインにつながっている。各書き込みアクセストランジスターは、入力端子（ラインＤＡまたはＤＢ上で入力データビットにつながれている。）を有するスイッチ、ノードＤにつながった出力端子、書き込みラインＷＡまたはＷＢにつながったゲート（またはスイッチ制御）端子として機能する。従って、ゲート端子につながった書き込みライン信号は書き込みアクセストランジスターないしスイッチをオンまたはオフにスイッチングするようにはたらく。ここで、書き込みアクセストランジスターの入力端子はゲート信号がハイとなった時に書き込みアクセストランジスターの出力端子に直接つながっている。
【００２７】
各読み取りアクセスポートはトランジスターＭ３のような読み取りアクセストランジスターを有し、これはＱＡのような出力データライン、ＲＡのような読み取りラインにつながっている。各読み取りアクセスポートはノードＤＮまたはＤに直接つながってはおらず、むしろインバーターバッファＸ３の出力につながっている。そしてそれはセルノードＤのような同じ状態を与える。入力端子（Ｑ端子における記憶されたビットにつながる）、出力データラインＱＡまたはＱＢにつながる出力端子、読み取りラインＲＡまたはＲＢにつながるゲート（スイッチ制御）端子を有するスイッチとして機能する。従って、ゲート端子につながる読み取りライン信号は読み取りアクセストランジスターないしスイッチをオンまたはオフにスイッチするようにはたらく。ここで、読み取りアクセストランジスターの入力端子はゲート信号がハイのときに読み取りアクセストランジスターの出力端子に直接つながる。
【００２８】
またメモリーセル２１０はインバーター（反転バッファ）Ｘ１、Ｘ２、Ｘ３を有する。インバーターＸ１、Ｘ２は安定な状態を論理「１」または「０」を記憶するように集合するフリップフロップを形成する（データノードＤにて。その反転はデータノットノードＤＮに記憶される）。インバーターＸ３はＤＮ信号を反転し、ノードＱにてノードＤの状態と同じ状態を与える（メモリーセル２１０に記憶されたビット）。ノードＱは読み取りアクセストランジスターＭ３、Ｍ４につなぐように用いられ、読み取りアクセスノードと呼ぶことができる。
【００２９】
別な実施例において、バッファＸ３は入力端子にてノードＤＮの代わりにノードＤにつなぐようにすることができる。この場合、ノードＤにメモリーセル２１０に記憶された反転データビットＤはノードＱにて供給され、ラインＱＡ、ＱＢ上で読み取られる。別の実施例において、非反転バッファがその入力端子にてノードＤにつながり、反転バッファＸ３を用いずにその出力をノードＱにつなぐ。この場合、ノードＤ、メモリーセル２１０に記憶されるデータビットはノードＱにて与えられ、ラインＱＡ、ＱＢ上で読み取られる。何れの実施例においてもノードＱにおけるデータ信号はデータビットＤと同じ、あるいはその反転として知られるかのいずれかである。従って、両方の実施例において、ノードＱにおけるデータ信号はメモリーセルが記憶したデータビットＤに対応する（公知の方法で関連する）。
【００３０】
セル２１０にその２つの書き込みアクセスポート上でビットを書き込むために、メモリーセルプリセットフェーズの後にデータ書き込みフェーズが続く。メモリーセルプリセットフェーズでは行の各メモリーセルは論理「１」状態でプリセットされる。この状態は書き込まれるべき正しい状態かあるいはもしそうでなければ従来技術のセル１００で行われるようにセルシステム２００に供給される反転信号ＢＩＴ￣を必要とせずに、端子ＷＡのような書き込み端子上の入力信号によって他の状態（論理「０」）に容易に変化可能かの何れかである。
【００３１】
従って、セルに書き込むためにセルはまずメモリーセルプリセットフェーズにて論理「１」へとプリセットされる。このフェーズでは、読み取り書き込みワードライン（ＷＬＡ−０、ＷＬＢ−０、ＲＬＡ−０、ＲＬＢ−０）はローに保たれ、これにより、アクセストランジスター（Ｍ１、Ｍ２、Ｍ３、Ｍ４）はオフになる。セルの特定の行が書き込みアクセスのために選択されれば（例えば、図２に示したセル２１０、２２０からなるセルの行）、書き込みデコードライン（ＷＤＥＣＡ−０、ＷＤＥＣＢ−０）とＡＮＤされるプリセット制御信号ＰＲＥは、アクティベートし、これにより、書き込みプリセット信号ＷＰＲＥ−０（ここで、０はメモリーセルの行０を表し、即ち、ワードアレーの最初のワードを表す）をハイにさせ、セル２１０のＮＭＯＳプレセットトランジスターＭ５をオンにする。
【００３２】
プリセットトランジスターＭ５機能は、接地につながった第１端子、反転データノードＤＮにつながった第２端子、書き込みプリセット制御信号ＷＰＲＥにつながったゲート（ないしプリセットスイッチ制御）端子を有するスイッチとして機能する。従って、書き込みプリセット制御信号はプリセットゲートに、トランジスターのスイッチ制御端子に、プリセットトランジスターをスイッチするのを助けるスイッチＭ５に、スイッチＭ５のオンまたはオフにつながれている。そのため、ノードＤＭは、書き込みプリセット制御信号がハイとなったときに直接接地につながるようにされる。
【００３３】
従って、プリセットトランジスターまたはスイッチＭ５をオンにすると、ノードＤＮを０（ＶSS）におさえ、そしてそれはインバーターＸ２の相当な動作のお陰でノードＤをハイ（ＶDD）にする。従って、メモリーセルプリセットフェーズにて、セルの行の各セルは論理「１」状態（Ｄノードにプリセットされる。ハイ電圧ＶDDへ上がるので「放電」される）へとプリセットされる。
【００３４】
次に、データ書き込みフェーズが発生する。このフェーズの間、プリセット制御信号ＰＲＥ（およびこのようなＷＰＲＥ）はオフにされ、そのため、ノードＤＮは接地につながれず、書き込みアクセストランジスター（プロセッサーＡかＢかに依存しているＭ１またはＭ２の何れかが書き込みラインＷＬＡ−０またはＷＬＢ−０を取る）はつながれる。もしセル２１０の端子ＤＡ、ＤＢに適用されるＷＤＡ−０、ＷＤＢ−０からのデータが論理「０」（Ｖss）であるならば、データノードＤはアクセストランジスターＭ１、Ｍ２にわたってＶssに出す。しかしながら、もしデータビットが論理「１」（ＶDD）であるならば、セル２１０におけるデータノードＤは変わらない。従って、ポートでの２つのアクセストランジスターを用いることの必然性およびＢＩＴとＢＩＴ￣の両方の信号は除去される。
【００３５】
また読み取り動作は、２つのフェーズ、読み取りラインプリセットフェーズ、データ読み取りフェーズを必要求とする。読み取りラインプリセットフェーズでは読み取りアクセストランジスターＭ３、Ｍ４およびプリセットトランジスターＭ５はオフである。図２に示すようにトランジスターＭAＭBがＰＲＥ￣信号によりオンにされると、読み取りデータラインＲＤＡ−０、ＲＤＢ−０、ＲＤＡ−Ｎ−１、ＲＤＢ−Ｎ−１はそれぞれ、トランジスターＭAＭBにより論理「１」（ＶDD）にプリチャージされる。このことは、端子ＱＡ、ＱＢにて論理「０」状態でラインが読み取られるのであれば読み取りラインの放電を開始させる。
【００３６】
次にデータ読み取りフェーズにて、信号ＰＲＥ￣をオフにすることにより読み取りラインプリチャージはオフにされ、読み取りアクセストランジスターＭ３および／またはＭ４は、プロセッサーＡもしくはＢの何れかまたは両方がデータワードを読み取っているかに従って信号ＲＬＡ−０、ＲＬＢ−０（それぞれ内部端子ＲＡ、ＲＢにつながる）によりオンにされる。各読み取りデータラインは、セルが論理「０」を記憶するとき、および対応する読み取りアクセストランジスタがオンにスイッチングされたときのみに論理「０」（Ｖss）に放電される。他の場合では、放電は発生しない。この放電またはその発生がないことは、読み取りデータラインにつながったプロセッサーデータポートにより検出され、メモリーセル２１０に記憶された現在のビットが判断される。
【００３７】
従って、データアクセスポート毎にＢＩＴとＢＩＴ￣の両方のラインを必要とする従来技術のメモリーセル１００とは違い、メモリーセルの書き込み／読み取りアクセスタイムを増やさずに、ＢＩＴ￣ラインを使用する必要性を無くすことができる。書き込み／読み取りアクセス時間は通常、メモリーセルトランジスターの数が減れば増えるものである。また、ＢＩＴ／ＢＩＴ￣ラインの対がないことによって電力消費が２倍より多く減らすことができる。このＢＩＴ／ＢＩＴ￣ラインの対の１つは読み取り／書き込み動作毎に放電されなかったものでる。またセル２１０のメモリーセル設計は、従来技術のセル１００よりも小さいサイズにて実装することができる。なぜなら、ＢＩＴ／ＢＩＴ￣ラインの対は、アクセスポート毎に必要ではないからである。逆に、１つのデータライン（ＤＡ、ＤＢ、ＱＡ、ＱＢ）のみがアクセスポート毎に必要とされるだけである。また、本発明は非常に低い動作で実装することができる（例えば、ＶＤＤ＝１．２Ｖあるいは０．９Ｖ）。なぜなら前の状態が１であった場合に論理「０」のシングルライン書き込みに対して問題を発生させる通常のアクセストランジスタの電圧降下が、書き込みフェーズのメモリーセルプリセットのおかげで本発明においては問題を発生させないからである。また本発明は、従来のセル１００よりも速いライトスルーアクセスを達成することができる。なぜなら、単方向の専用読み取りアクセスポートが、ノードＤまたはＤＮに直接ではなく、インバーターバッファＸ３の出力にてノードＱにつながるからである。
【００３８】
別の実施例において、同じプロセッサＡとＢを、アクセスポートに対する読み取りと書き込みの両方の信号を与えるために用いる必要はない。２つのプロセッサＡ１、Ｂ１がデータを書き込み、またその時に、例えば、２つの異なるプロセッサＡ１、Ｂ１がそのメモリーセルからデータを読み取ることができる。従って、プロセッサＡ１、Ｂ１は、書き込みデータ信号ＷＤＡーｉ、ＷＤＢーｉ（ここで、ｉはメモリーセルの行の何れの列をも表す。）を供給してもよく、２つの異なるプロセッサＡ１、Ｂ１は読み取りデータ信号ＲＤＡーｉ、ＲＤＢーｉを与えることができる。システム２００の各メモリーセルに更に読み取りまたは書き込みのアクセスポートを加えてもよく、必要であればさらなるプロセッサを収容する。例えば、読み取り／書き込み能力を必要とする２つのプロセッサ、読み取り能力のみを必要とする３つのプロセッサを更に用いることができ、各セルは４つの書き込みアクセスポート、５つの読み取りアクセスポートを必要とする。
【００３９】
別の実施例において、プリセットトランジスタＮ５は、ＰＭＯＳトランジスタであり接地（ロー）とノードＤＮの間ではなく、ＶＤＤとノードＤの間につながる。そのゲートは書き込みプリセット信号の反転（ＷＰＲＥ￣）につながる。これにより、メモリーセルプリセットフェーズにて、書き込みプリセット信号がハイになれば、ノードＤは直接ハイに上げられる。何れの実施例においても、プリセットトランジスタＭ５はセルの行の各セルをロジック−１（ハイ）状態にプリセットするのに用いることができる。
【００４０】
別の実施例にて、インバータバッファＸ３の代わりに１つのＮＭＯＳプルダウントランジスタを用いる。この実施例において、ＮＭＯＳプルダウントランジスタのゲート端子は反転データノードＤＮにつながり、ソース端子はノードＱにつながり、ドレイン端子は接地につながる。読み取りアクセスポートＱＡ／ＲＡとＱＢ／ＲＡの双方または一方による読み取りそれぞれの前に、ノードＱは読み取りの前にハイにプリチャージされる。反転データノードＤＮはハイであり、これはプルダウントランジスタのゲート端子に供給されそのトランジスタをオンにする。これにより、ノードＱを接地につなぎ、読み取りデータラインを放電する。従って、データノードＤ上のロー状態はノードＱにおける放電によって検出することができる。もしデータノードＤがハイであれば、反転データノードＤＮはローであり、これはプルダウントランジスタのゲート端子に供給され、それをオンにはしない。従って、ノードＱはフロート状態となり、その前にプリチャージしたハイ状態にとどまり読み取りデータラインを放電しない。従って、データノードＤ上のハイ状態はノードＱにおける放電がないことによって検出することができる。
【図面の簡単な説明】
【図１】従来技術のメモリーセルを示す回路図。
【図２】一実施例に従うメモリーセルのシステムのブロック図。
【図３】一実施例に従い図２のメモリーセルシステムを詳細に示す回路図。
【符号の説明】
１００ メモリーセル
１０１、１０２ インバーター
１０５、１０６ トランジスター
２００ メモリーセルシステム
２１０、２２０ メモリーセル
Claims (14)
- 複数のメモリーセルからなるアレイを有する集積回路であって、該複数のメモリーセルの各々は、ローおよびハイの１つの電圧に対応するデータビットを記憶しており、該アレイは、前記メモリーセルの複数の行および列からなり、各メモリーセルは、
（ａ）データビットを記憶するデータノードに接続され、データビットの反転を記憶する反転データノードに接続されるメモリー要素と、
（ｂ）データ入力ラインにつながる入力端子と、データノードに接続される出力端子と、書き込み制御ラインに接続される制御端子とを有し、データ入力ラインから書き込みデータビットを当該書き込みアクセスポートに与えるように書き込みアクセススイッチをオンまたはオフにスイッチングする書き込みアクセススイッチからそれぞれなる少なくとも１つの書き込みアクセスポートと、
（ｃ）反転データノードに接続された第１端子と、プリセットスイッチがオンのときに論理「１」データビットをデータノードが記憶するのに十分なように低電圧源に接続された第２端子と、印加される書き込みプリセット信号に応答してプリセットスイッチをオンまたはオフにスイッチングするプリセット制御端子とを有するプリセットスイッチとを有し、
前記集積回路はメモリー制御論理をさらに有し、該メモリー制御論理が該書き込みプリセット信号を生成しており、該書き込みプリセット信号が、書き込みアクセスポートを介する書き込みデータのメモリーセルへの各書き込み前に、プリセットスイッチをオンにスイッチングして、メモリーセルへ書き込みデータビットを書き込む前に、データノードを高電圧にプリチャージしており、さらに、該メモリー制御論理は、前記プリセットスイッチがデータノードをプリチャージした後に、書き込み制御ラインへ書き込み制御信号を供給しており、該書き込み制御信号は書き込みアクセススイッチをオンにスイッチングして、書き込みデータビットをプリチャージされたデータノードへ書き込むことを特徴とする集積回路。 - 各書き込みアクセスポートの書き込みアクセススイッチは、ＮＭＯＳの書き込みアクセストランジスタであり、
書き込みアクセストランジスタの制御端子は書き込みアクセストランジスタゲート端子であり、
プリセットスイッチは、ＮＭＯＳまたはＰＭＯＳのプリセットトランジスタであり、
プリセットトランジスタのプリセット制御端子は、プリセットトランジスタゲート端子であることを特徴とする請求項１記載の集積回路。 - 各メモリーセルは、
（ｄ）データノードと反転データノードの１つに接続される入力端子を有し、データノードに記憶されたデータビットに対応するバッファされたデータビットを供給する出力端子を有するバッファと、
（ｅ）バッファの出力端子に接続される入力端子と、データ出力ラインに接続される出力端子と、読み取り制御ラインに接続されるデータ出力ラインにバッファされたデータビットを与えるように当該読み取りアクセススイッチをオンまたはオフにスイッチングする制御端子とを有する読み取りアクセススイッチからそれぞれなる少なくとも１つの読み取りアクセスポートとを更に有することを特徴とする請求項１記載の集積回路。 - バッファは反転バッファであり、反転バッファの入力端子は、反転データノードに接続され、これにより、バッファされたデータビットはデータノードに記憶されたデータビットに等しくなることを特徴とする請求項３記載の集積回路。
- 各書き込みアクセスポートの書き込みアクセススイッチは、ＮＭＯＳの書き込みアクセストランジスタであり、
書き込みアクセストランジスタの制御端子は書き込みアクセストランジスタゲート端子であり、
プリセットスイッチは、ＮＭＯＳまたはＰＭＯＳのプリセットトランジスタであり、
プリセットトランジスタのプリセット制御端子は、プリセットトランジスタゲート端子であり、
各読み取りアクセスポートの読み取りアクセススイッチは、ＮＭＯＳの読み取りアクセストランジスタであり、
読み取りアクセストランジスタの制御端子は読み取りアクセストランジスタゲート端子であることを特徴とする請求項３記載の集積回路。 - メモリー要素は、入力端子にてデータノードに接続されかつ出力端子にて反転データノードに接続される第１インバーターと、入力端子にて反転データノードに接続されかつ出力端子にてデータノードに接続される第２インバーターとを有することを特徴とする請求項１記載の集積回路。
- プリセットスイッチの第１端子は、反転データノードに接続され、プリセットスイッチの第２端子は低電圧源に接続されることを特徴とする請求項１記載の集積回路。
- 各メモリセルは、
（ｄ）反転データノードに接続されるゲート端子と、接地に接続されるドレイン端子と、データノードにて記憶されたデータビットがローであるときに接地の電圧にされるソース端子とを有するＮＭＯＳのプルダウントランジスタと、
（ｅ）ｎｍｏｓプルダウントランジスタのソース端子に接続された入力端子と、データ出力ラインに接続された出力端子と、読み取り制御ラインに接続された制御端子とを有し、ｎｍｏｓプルダウントランジスタのソース端子をデータ出力ラインに接続するように当該読み取りアクセススイッチをオンまたはオフにスイッチングする読み取りアクセススイッチからそれぞれなる少なくとも１つの読み取りアクセスポートとを更に有することを特徴とする請求項１記載の集積回路。 - 複数のメモリーセルからなるアレイを有する集積回路であって、該複数のメモリーセルの各々は、ローおよびハイの１つの電圧に対応するデータビットを記憶しており、該アレイは、前記メモリーセルの複数の行および列からなり、書き込みデータビットを前記アレイのメモリーセルに書き込む方法であって、
（ａ）メモリー制御論理で書き込みプリセット信号を生成するステップと、
（ｂ）データノードをプリセットスイッチで高電圧にプリチャージするステップとを有し、
前記プリセットスイッチは、反転データノードに接続された第１の端子と、プリセットスイッチがオンであるときに、データノードに論理「１」を記憶させるのに十分な低電圧源に接続された第２の端子と、前記書き込みプリセット信号に従ってプリセットスイッチをオンにスイッチングする、書き込みプリセット信号に接続されたプリセット制御端子とを有しており、前記メモリー制御論理は書き込みプリセット信号を生成して、書き込みデータビットのメモリーセルへの各書き込み前に、書き込みプリセット信号がプリセットスイッチをオンにスイッチングしており、前記方法はさらに、
（ｃ）データノードに接続された出力端子を有する書き込みアクセススイッチの入力端子へ書き込みデータビットを供給するステップと、
（ｄ）書き込みアクセススイッチをオンにスイッチングして書き込みデータビットをプリチャージされたデータノードへ書き込むために、前記データノードがプリチャージされた後に、書き込みアクセススイッチの制御端子に書き込み制御信号を供給するステップとを有することを特徴とする方法。 - 各書き込みアクセスポートの書き込みアクセススイッチは、ＮＭＯＳの書き込みアクセストランジスタであり、
書き込みアクセストランジスタの制御端子は書き込みアクセストランジスタゲート端子であり、
プリセットスイッチは、ＮＭＯＳまたはＰＭＯＳのプリセットトランジスタであり、
プリセットトランジスタのプリセット制御端子は、プリセットトランジスタゲート端子であることを特徴とする請求項９記載の方法。 - （ｅ）データノードと反転ノードの１つに接続された入力端子を有するバッファの出力端子に、データノードに記憶されたデータビットに対応するバッファされたデータビットを供給するステップと、
（ｆ）読み取りアクセススイッチをオンにスイッチングして、バッファされたデータビットをデータ出力ライン上で読み取るようにするため、バッファの出力端子に接続された入力端子と、データ出力ラインに接続された出力端子とを有する読み取りアクセススイッチの制御端子に読み取り制御信号を供給するステップとを更に有することを特徴とする請求項９記載の方法。 - バッファは反転バッファであり、反転バッファの入力端子は、反転データノードに接続され、これにより、バッファされたデータビットはデータノードに記憶されたデータビットに等しくなることを特徴とする請求項１１記載の方法。
- メモリー要素は、入力端子にてデータノードに接続される出力端子にて反転データノードに接続される第１インバーターと、入力端子にて反転データノードに接続され、出力端子にてデータノードに接続される第２インバーターとを有することを特徴とする請求項９記載の方法。
- （ｅ）反転データノードに接続されるゲート端子と、接地に接続されるドレイン端子と、当該読み取りアクセスノードに接続されるソース端子とを有するＮＭＯＳのプルダウントランジスタによって、データノードに記憶したデータがローのときに、読み取りアクセスノードを接地の電圧にするステップと、
（ｆ）読み取りアクセスノードに接続される入力端子を有し、データ出力ラインに接続される出力端子を有し、読み取りアクセススイッチをオンにスイッチングして、読み取りアクセスノードにおけるデータビットをデータ出力ライン上で読み取るようにするために、当該読み取りアクセススイッチの制御端子に読み取り制御信号を供給するステップとを更に有することを特徴とする請求項９記載の方法。
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