JPS6213120A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6213120A JPS6213120A JP60153433A JP15343385A JPS6213120A JP S6213120 A JPS6213120 A JP S6213120A JP 60153433 A JP60153433 A JP 60153433A JP 15343385 A JP15343385 A JP 15343385A JP S6213120 A JPS6213120 A JP S6213120A
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- voltage
- input
- semiconductor device
- trs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＴＴＬと直結可能なＣＭＯ３型半導体装置に関
するものである。
するものである。
第５図は従来のＴＴＬと直結可能なＣＭＯ３型半導体装
置の入力バッファの回路図である。第５図において、■
は入力初段Ｐチャネルトランジスタ、２は入力初段Ｎチ
ャネルトランジスタ、３は２段目Ｐチャネルトランジス
タ、４は２段目Ｎチャネルトランジスタである。
置の入力バッファの回路図である。第５図において、■
は入力初段Ｐチャネルトランジスタ、２は入力初段Ｎチ
ャネルトランジスタ、３は２段目Ｐチャネルトランジス
タ、４は２段目Ｎチャネルトランジスタである。
Ｐチャネルトランジスタ１とＮチャネルトランジスタ２
で構成される入力初段のインバータは、ＴＴＬと直結で
きるように、電源電圧（Ｖｃｃ） ５（Ｖ）１１０％で
は２．２（Ｖ）以上でｒＨＪ、０．８（Ｖ）以下でｒＬ
Ｊを検出できるように両者のトランジスタのゲート幅（
Ｗ）の比が決定されている。
で構成される入力初段のインバータは、ＴＴＬと直結で
きるように、電源電圧（Ｖｃｃ） ５（Ｖ）１１０％で
は２．２（Ｖ）以上でｒＨＪ、０．８（Ｖ）以下でｒＬ
Ｊを検出できるように両者のトランジスタのゲート幅（
Ｗ）の比が決定されている。
Ｎチャネルトランジスタ２のしきい値レベルをＶｖｏＮ
＋ Ｐチャネルトランジスタ１のしきい値レベルをＶ
ＴＯＰとすれば、ＴＴＬレベルのｌｔＪはＶ ＴＩＮ
程度であり、このレベルの信号が入力され ′ると
、Ｐチャネルトランジスタ１はＯＮ状態、Ｎチャネルト
ランジスタ２はわずかな電流が流れる状態となる。しか
し、ＴＴＬ ｒＨＪレベルはＶ ＴＩＮよりも高く■。
＋ Ｐチャネルトランジスタ１のしきい値レベルをＶ
ＴＯＰとすれば、ＴＴＬレベルのｌｔＪはＶ ＴＩＮ
程度であり、このレベルの信号が入力され ′ると
、Ｐチャネルトランジスタ１はＯＮ状態、Ｎチャネルト
ランジスタ２はわずかな電流が流れる状態となる。しか
し、ＴＴＬ ｒＨＪレベルはＶ ＴＩＮよりも高く■。
ｃ ｌ ＶＴＨＰ ｌよりも低いからＰチャネルトラ
ンジスタｌ、Ｎチャネルトランジスタ２ともＯＮ状態で
あり、大きな貫通電流が流れる状態にある。
ンジスタｌ、Ｎチャネルトランジスタ２ともＯＮ状態で
あり、大きな貫通電流が流れる状態にある。
従来の０ＭＯ３型の半導体装置では以上のような入力バ
ッファを使用していたため、ＴＴＬレベルで入力される
と、動作電流が、ＭＯＳレベル入力と比較してかなり大
きな値となっていた。
ッファを使用していたため、ＴＴＬレベルで入力される
と、動作電流が、ＭＯＳレベル入力と比較してかなり大
きな値となっていた。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、ＴＴＬレベルで入力されてもＭ
ＯＳレベル入力時とほとんどかわりない消費電力を動作
速度を犠牲にすることなく得られる入力バッファをもつ
半導体装置を提供することにある。
の目的とするところは、ＴＴＬレベルで入力されてもＭ
ＯＳレベル入力時とほとんどかわりない消費電力を動作
速度を犠牲にすることなく得られる入力バッファをもつ
半導体装置を提供することにある。
このような目的を達成するために本発明は、入力初段の
電源電圧を下げるための電圧降下直列トランジスタと動
作遅延を防止するための容量結合回路とを設けるように
したものである。
電源電圧を下げるための電圧降下直列トランジスタと動
作遅延を防止するための容量結合回路とを設けるように
したものである。
本発明においては、ＴＴＬレベルの「Ｈ」が、（初段イ
ンバータの電源電圧） ｌ ＶＴＨＰ ｌより高く
なるように初段インバータの電源電圧を調整するととも
に、容量結合回路により動作速度の遅延を防止する。
ンバータの電源電圧） ｌ ＶＴＨＰ ｌより高く
なるように初段インバータの電源電圧を調整するととも
に、容量結合回路により動作速度の遅延を防止する。
第１図は本発明に係わる半導体装置の一実施例を示す回
路図である。第１図において、５，６゜７は初段の電源
電圧供給用のＮチャネルトランジスタ、８はＰチャネル
トランジスタ、９．１２は動作遅延防止のための抵抗、
１０．１３は動作遅延防止のための容量、１１はＮチャ
ネルトランジスタ、１４はプルアップ用のＰチャネルト
ランジスタ、Ｎ１〜Ｎ５はノードであり、Ｎチャネルト
ランジスタ５，６．７は電圧降下直列トランジスタを構
成し、抵抗９と容量１０．抵抗１３と容量１３は容量結
合回路を構成する。第１図において第５図と同一部分又
は相当部分には同一符号が付しである。
路図である。第１図において、５，６゜７は初段の電源
電圧供給用のＮチャネルトランジスタ、８はＰチャネル
トランジスタ、９．１２は動作遅延防止のための抵抗、
１０．１３は動作遅延防止のための容量、１１はＮチャ
ネルトランジスタ、１４はプルアップ用のＰチャネルト
ランジスタ、Ｎ１〜Ｎ５はノードであり、Ｎチャネルト
ランジスタ５，６．７は電圧降下直列トランジスタを構
成し、抵抗９と容量１０．抵抗１３と容量１３は容量結
合回路を構成する。第１図において第５図と同一部分又
は相当部分には同一符号が付しである。
次にこのように構成された半導体装置の原理。
動作について説明する。Ｎチャネルトランジスタ５．６
．７は１つのトランジスタでＩＶ’ｒ□８分ゲートより
低い値がドレインに得られる。これを３つ用いることに
より、Ｎチャネルトランジスタ７のドレインにはＶｃｃ
（電源電圧） ３ＶＴＨＨの電圧がかかることにな
る。つまり（初段インバータの電源電圧） ＝ Ｖｃｃ
３ ＶＴＨＮとなる。また初段インバータに大きな
貫通電流が流れないためには入力電圧が〔（初段インバ
ータの電源電圧）−１ＶＴＨＰＩ）より大きければよい
が、入力電圧の「Ｈ」レベルを２．２ （Ｖ）とすれば
、Ｖｃｃ ３ ＶＴＨＮ Ｉ ＶＴＨＰ ｌ≦２．
２を満たせばよい。通常、 ｖｃｃ−５（ｖ）±１０％ であり、ＶＴＩＩＮ、 ｌ ＶＴＨＰ ｌが通常値０
．７〜０．８（Ｖ）であれば、上の式を満たし、大きな
貫通電流を防止でき、ＴＴＬレベルの入力の場合でもＭ
ＯＳレベル並の消費電流が得られることになる。
．７は１つのトランジスタでＩＶ’ｒ□８分ゲートより
低い値がドレインに得られる。これを３つ用いることに
より、Ｎチャネルトランジスタ７のドレインにはＶｃｃ
（電源電圧） ３ＶＴＨＨの電圧がかかることにな
る。つまり（初段インバータの電源電圧） ＝ Ｖｃｃ
３ ＶＴＨＮとなる。また初段インバータに大きな
貫通電流が流れないためには入力電圧が〔（初段インバ
ータの電源電圧）−１ＶＴＨＰＩ）より大きければよい
が、入力電圧の「Ｈ」レベルを２．２ （Ｖ）とすれば
、Ｖｃｃ ３ ＶＴＨＮ Ｉ ＶＴＨＰ ｌ≦２．
２を満たせばよい。通常、 ｖｃｃ−５（ｖ）±１０％ であり、ＶＴＩＩＮ、 ｌ ＶＴＨＰ ｌが通常値０
．７〜０．８（Ｖ）であれば、上の式を満たし、大きな
貫通電流を防止でき、ＴＴＬレベルの入力の場合でもＭ
ＯＳレベル並の消費電流が得られることになる。
これを説明するための特性図を第２図に示す。第２図に
おいて、２１は電源電圧３Ｖの場合におけるインバータ
入力電圧に対するＣＭＯＳインバータの貫通電流の大き
さを示し、２２は電源電圧５■の場合におけるインバー
タ入力電圧に対するＣＭＯＳインバータの貫通電流の大
きさを示す。
おいて、２１は電源電圧３Ｖの場合におけるインバータ
入力電圧に対するＣＭＯＳインバータの貫通電流の大き
さを示し、２２は電源電圧５■の場合におけるインバー
タ入力電圧に対するＣＭＯＳインバータの貫通電流の大
きさを示す。
しかしながら、これだけの回路では、入力電圧のレベル
がｒＨＪから「Ｉ７」へ変化した時には、Ｎチャネルト
ランジスタ５〜７の負荷によりＰチャネルトランジスタ
１に十分な電流が供給できず、第３図（ａｌ、 （ｂ）
に示すように、ノードＮ２上の信号すはノードＮ１上の
信号ａに対し動作遅延を起こし、同様に、第３図（Ｃ１
に示すように、ノードＮ３上の信号Ｃも動作遅延を起こ
してしまう。また定常状態になっても信号すのレベルは
Ｖｃｃ ３Ｖｔ□８しかなく、２段目のインバータで
貫通電流が流れることになる。
がｒＨＪから「Ｉ７」へ変化した時には、Ｎチャネルト
ランジスタ５〜７の負荷によりＰチャネルトランジスタ
１に十分な電流が供給できず、第３図（ａｌ、 （ｂ）
に示すように、ノードＮ２上の信号すはノードＮ１上の
信号ａに対し動作遅延を起こし、同様に、第３図（Ｃ１
に示すように、ノードＮ３上の信号Ｃも動作遅延を起こ
してしまう。また定常状態になっても信号すのレベルは
Ｖｃｃ ３Ｖｔ□８しかなく、２段目のインバータで
貫通電流が流れることになる。
これらの問題を解決するために付は加えたのがトランジ
スタ８，１１．１４、抵抗９．１２、容量１０．１３で
構成される回路である。トランジスタ８，１１、抵抗９
．１２、容量１０．１３で構成される回路は動作遅延を
防止するためのもので、ＤＣ的には何等影響を及ぼさな
いように抵抗９．１２でトランジスタ８，１１のゲート
を固定しており、入力電圧のレベルがｒＨＪから「Ｉ７
」へと変換したときのみ動作し、前述の動作遅延を防止
するようになっている。またＰチャネルトランジスタ１
４はＤＣ的に２段目の貫通電流を防止するためのもので
ある。
スタ８，１１．１４、抵抗９．１２、容量１０．１３で
構成される回路である。トランジスタ８，１１、抵抗９
．１２、容量１０．１３で構成される回路は動作遅延を
防止するためのもので、ＤＣ的には何等影響を及ぼさな
いように抵抗９．１２でトランジスタ８，１１のゲート
を固定しており、入力電圧のレベルがｒＨＪから「Ｉ７
」へと変換したときのみ動作し、前述の動作遅延を防止
するようになっている。またＰチャネルトランジスタ１
４はＤＣ的に２段目の貫通電流を防止するためのもので
ある。
この回路における信号波形を第４図に示す。第４図（ａ
）に示すようにノードＮ１上の信号ａすなわち入力の信
号ａがＩＨＪからｒ Ｉ−Ｊへ変化する場合、入力とつ
ながっている容量１０により容量結合が起こり、第４図
ｆｂ）に示すように、ノードＮ４上の信号ｄが「Ｉ、」
レベルとなる。これによりＰチャネルトランジスタ８が
ＯＮＩ、、、第４図（Ｃ１に示すように信号すがｒＨＪ
となる。これは入力が「ＬＪとなることによってＰチャ
ネルトランジスタ１のドレインすなわちノードＮ２上の
信号すが「Ｈ」となるよりはるかに速い。また信号ｄは
人力の変化が終了した時点で抵抗９と容量１０で決まる
時定数でゆるやかに■。、にもどろ。これと同じ原理に
よりＮチャネルトランジスタ１１．抵抗１２、容量１３
の回路で信号すが立ち上がると、第４図ｆｄｌに示すよ
うに、ノードＮ５上の信号ｅが立ち上がり、第４図ｔｅ
＋に示すノードＮ３上の信号ＣにｒＬＪが出力される。
）に示すようにノードＮ１上の信号ａすなわち入力の信
号ａがＩＨＪからｒ Ｉ−Ｊへ変化する場合、入力とつ
ながっている容量１０により容量結合が起こり、第４図
ｆｂ）に示すように、ノードＮ４上の信号ｄが「Ｉ、」
レベルとなる。これによりＰチャネルトランジスタ８が
ＯＮＩ、、、第４図（Ｃ１に示すように信号すがｒＨＪ
となる。これは入力が「ＬＪとなることによってＰチャ
ネルトランジスタ１のドレインすなわちノードＮ２上の
信号すが「Ｈ」となるよりはるかに速い。また信号ｄは
人力の変化が終了した時点で抵抗９と容量１０で決まる
時定数でゆるやかに■。、にもどろ。これと同じ原理に
よりＮチャネルトランジスタ１１．抵抗１２、容量１３
の回路で信号すが立ち上がると、第４図ｆｄｌに示すよ
うに、ノードＮ５上の信号ｅが立ち上がり、第４図ｔｅ
＋に示すノードＮ３上の信号ＣにｒＬＪが出力される。
この結果、Ｎチャネルトランジスタ５．６．７を付けた
ことによる動作遅延が打ち消されることになる。また信
号Ｃにｌ」が出力された時点でＰチャネルトランジスタ
１４がＯＮし、ｒＨＪフローティングであった信号すの
ｒＨＪレベルが■。Ｃに上昇し、Ｐチャネルトランジス
タ３．Ｎチャネルトランジスタ４で構成される２段目の
インバータの貫通電流がカットされる。この際Ｎチャネ
ルトランジスタ１４のゲート幅（Ｗ）をＮチャネルトラ
ンジスタ２のゲート幅（Ｗ）に比べて小さくしておけば
動作に影響を及ぼさない。
ことによる動作遅延が打ち消されることになる。また信
号Ｃにｌ」が出力された時点でＰチャネルトランジスタ
１４がＯＮし、ｒＨＪフローティングであった信号すの
ｒＨＪレベルが■。Ｃに上昇し、Ｐチャネルトランジス
タ３．Ｎチャネルトランジスタ４で構成される２段目の
インバータの貫通電流がカットされる。この際Ｎチャネ
ルトランジスタ１４のゲート幅（Ｗ）をＮチャネルトラ
ンジスタ２のゲート幅（Ｗ）に比べて小さくしておけば
動作に影響を及ぼさない。
一方ｒＬＪからｒＨＪへ入力電圧のレベルが変化する場
合は、Ｎチャネルトランジスタ２がＯＮすればよいので
あるから動作遅延は生じない。したがってトランジスタ
８，１１，１４、抵抗９゜１２、容量１０．１’３で構
成される回路を動作させる必要はない。実際、容量１０
によって信号ｄはｒＨＪとなるから、Ｐチャネルトラン
ジスタ８はＯＦＦのままである。同様にＮチャネルトラ
ンジスタ１１もＯＦＦのままである。つまりトランジス
タ８，１１，１４、抵抗９，１２、容量１０．１３で構
成される回路は動作に影響を与えない。
合は、Ｎチャネルトランジスタ２がＯＮすればよいので
あるから動作遅延は生じない。したがってトランジスタ
８，１１，１４、抵抗９゜１２、容量１０．１’３で構
成される回路を動作させる必要はない。実際、容量１０
によって信号ｄはｒＨＪとなるから、Ｐチャネルトラン
ジスタ８はＯＦＦのままである。同様にＮチャネルトラ
ンジスタ１１もＯＦＦのままである。つまりトランジス
タ８，１１，１４、抵抗９，１２、容量１０．１３で構
成される回路は動作に影響を与えない。
以上説明したように本発明は、入力初段の電源電圧を下
げるための電圧降下直列トランジスタと動作遅延を防止
するための容量結合回路とを設けることにより、ＴＴＬ
レベルの入力でも入力バッファの貫通電流を防止できる
ので、動作時の電流はＭＯＳレベル入力の場合と大差が
なくなり、低消費電力の半導体装置が得られる効果があ
る。
げるための電圧降下直列トランジスタと動作遅延を防止
するための容量結合回路とを設けることにより、ＴＴＬ
レベルの入力でも入力バッファの貫通電流を防止できる
ので、動作時の電流はＭＯＳレベル入力の場合と大差が
なくなり、低消費電力の半導体装置が得られる効果があ
る。
第１図は本発明に係わる半導体装置の一実施例を示す回
路図、第２図は入力電圧対消費電流の関係を示す特性図
、第３図、第４図は本装置の動作を説明するための波形
図、第５図は従来の半導体装置を示す回路図である。 １．３，８．１４・・・・Ｐチャネルトランジスタ、２
，４，５．６，７．１１・・・・Ｎチャネルトランジス
タ、９．１２・・・・抵抗、１０、】３・・・・容量、
Ｎ１〜Ｎ５・・・・ノード。
路図、第２図は入力電圧対消費電流の関係を示す特性図
、第３図、第４図は本装置の動作を説明するための波形
図、第５図は従来の半導体装置を示す回路図である。 １．３，８．１４・・・・Ｐチャネルトランジスタ、２
，４，５．６，７．１１・・・・Ｎチャネルトランジス
タ、９．１２・・・・抵抗、１０、】３・・・・容量、
Ｎ１〜Ｎ５・・・・ノード。
Claims (1)
- ＴＴＬと直結可能な入力バッファをもつ半導体装置にお
いて、入力初段の電源電圧を下げるための電圧降下直列
トランジスタと動作遅延を防止するための容量結合回路
とを備え、高速性をそこなうことなく低消費電力で動作
することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153433A JPS6213120A (ja) | 1985-07-10 | 1985-07-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153433A JPS6213120A (ja) | 1985-07-10 | 1985-07-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6213120A true JPS6213120A (ja) | 1987-01-21 |
Family
ID=15562410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60153433A Pending JPS6213120A (ja) | 1985-07-10 | 1985-07-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6213120A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234622A (ja) * | 1987-03-23 | 1988-09-29 | Toshiba Corp | デ−タ出力回路 |
| JPH025610A (ja) * | 1988-06-24 | 1990-01-10 | Toshiba Corp | 出力回路 |
| JPH0334719A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Micro Electron Kk | 半導体集積回路 |
| JPH03147419A (ja) * | 1989-10-26 | 1991-06-24 | Samsung Electron Co Ltd | レベル変換器 |
| US5852372A (en) * | 1996-02-20 | 1998-12-22 | Intergraph Corporation | Apparatus and method for signal handling on GTL-type buses |
| US6800237B1 (en) | 1999-04-02 | 2004-10-05 | Murata Manufacturing Co., Ltd. | Method for machining ceramic green sheet |
-
1985
- 1985-07-10 JP JP60153433A patent/JPS6213120A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234622A (ja) * | 1987-03-23 | 1988-09-29 | Toshiba Corp | デ−タ出力回路 |
| JPH0473892B2 (ja) * | 1987-03-23 | 1992-11-24 | ||
| JPH025610A (ja) * | 1988-06-24 | 1990-01-10 | Toshiba Corp | 出力回路 |
| JPH0334719A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Micro Electron Kk | 半導体集積回路 |
| JPH03147419A (ja) * | 1989-10-26 | 1991-06-24 | Samsung Electron Co Ltd | レベル変換器 |
| US5852372A (en) * | 1996-02-20 | 1998-12-22 | Intergraph Corporation | Apparatus and method for signal handling on GTL-type buses |
| US6800237B1 (en) | 1999-04-02 | 2004-10-05 | Murata Manufacturing Co., Ltd. | Method for machining ceramic green sheet |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920005358B1 (ko) | 버퍼회로 | |
| JPS5923915A (ja) | シユミツトトリガ回路 | |
| JPS6257318A (ja) | Ｔｔｌレベル入力を受信するｃｍｏｓバツフア回路 | |
| KR100416625B1 (ko) | 기준전압 변동을 감소시키는 차동 타입의 입출력 버퍼 | |
| JPS6213120A (ja) | 半導体装置 | |
| JPH0685497B2 (ja) | 半導体集積回路 | |
| JPS591005B2 (ja) | シユミツトトリガ回路 | |
| JPH08181600A (ja) | レベルシフト回路 | |
| JP3426594B2 (ja) | 入力バッファ回路 | |
| JP2944277B2 (ja) | バッファ回路 | |
| JPH0210763A (ja) | 半導体集積回路 | |
| JPH04154207A (ja) | シュミットトリガー回路 | |
| JP2541289B2 (ja) | 出力回路 | |
| US5773992A (en) | Output buffer circuit capable of supressing ringing | |
| JPH0529910A (ja) | 論理回路 | |
| JPH04242319A (ja) | Ｃｍｏｓ集積回路 | |
| JPH0237833A (ja) | 出力回路 | |
| JPH04301921A (ja) | インバータ回路 | |
| JP2933466B2 (ja) | 入力回路 | |
| JPS6013572B2 (ja) | 過渡状態検出装置 | |
| JPS6025323A (ja) | 半導体集積回路 | |
| JPS59104831A (ja) | 半導体集積回路装置 | |
| JPS62266910A (ja) | シユミツトトリガ回路 | |
| JPS63275223A (ja) | 出力バツフア−回路 | |
| JPH02105723A (ja) | レベル変換回路 |