JPS6257318A - Ｔｔｌレベル入力を受信するｃｍｏｓバツフア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術的分野 本発明は一般的には電子回路に関するものでるり９％に
重要なりＣ電流径路を発生させずにトランジスタートラ
ンジスタ論理回路（ＴＴＬ）入力１号を受信する相補型
金属酸化膜半導体（０ＭＯ８）入力バッファ回路に関す
る。

発明の概要 重要なりＣ電流径路を発生させずにトランジスクートラ
ンジスタ論理回路（ＴＴＬ）入力信号レベルを受信する
相補型金属酸化膜半導体（０ＭＯ８）入力バラフッ回路
が提供されている。基準電圧回路（第１図の１）は第１
および第２基準電圧（第１図のｖＡおよびＶＢ）を発生
させ、これらの第１および第２基準電圧は入力バラフッ
回路（第１図の３）の第１および第２段にそれぞれ結合
され、所定の大きさを有し互に関連してスケールされて
おり。

回路への入力が′高′であると入力バック７回路のＰチ
ャネルデバイスが完全にオフになることができるように
なつＣおり、その一方では入カバソファ回路の連続する
各段における次第に高くなる出力を可能にしている。基
準回路１は電源およびプロセスウィンドーの変動に対し
て補償される。

発明の背景 電子部品の分野においては、最少の電力を消費し高速で
機能する集積回路を提供することがきわめて望ましい。

ＣＭＯ８集積回路は一般にこれらの要件を満たすもので
ある。

更に具体的には９例えばその性能がいくつかの方法によ
って著しく改善されているＣＭＯ８人カバツカバッファ
るモノシリツク集積回路の一部として実施することがで
さる０Ｍ０８回路を提供することが望ましい。第１に、
　ＣＭＯ８人カバッ７ア回路はＴＴＬレベル信号入力を
受信しそれらをＣＭＯＳレベル信号出力に変換でさるこ
とが望ましい。第２に、このごとは過度の電力を消費せ
ずに行われなければならない。第３に、製造工程パラメ
ータの変動および電源変化による影響を比較的に受けな
い性能をもったＣＭＯ８入力バ入力バッフ上提供するこ
とが好ましい。第４に、既知のＣＭＯＳ入力バッファ回
路よりも比較的に早い速度で動作するＣＭＯ８人力パラ
フッ回路を提供することが望ましい。

入力パッド７０．１対のＮチャネルデバイスフ２および
７６およびＰｙ−ヤネルデバイス７４を含む既知のＣＭ
Ｏ８反転八カパへファ回路が第２図に示されている。先
行技術の入力バッフ７回路は（ｏ、８ボルトの′低′入
力から２．０ボルトの′高”入力の範囲のＴＴＬレベル
入力をＣＭＯＳレベル八カにへ換できるが、電流消費量
が比較的多い。

第２図に示されている先行技術回路においては。

Ｎｙ−ヤネルデバイス７２０機能は電源電圧ＶＤＤをＩ
Ｎｙ−ヤネルしきい値だけ低下させることであるので、
ＰＪ−ヤネルデバイス７４両端のゲート−ソース電位の
低下は、パッド７０上の入力レベルが′高′である場合
にはデバイス７４を通って流れる電流な最少とするため
に最少となる。電源電圧は一般的には５．０ボルト±０
．２５ボルトである。

Ｐｙ″ヤネルデバイス７４およびＮ　ｙ−ヤネルデバイ
ス７６は、電源電圧ｖＤＤのより高いレベルにおける電
力消費量を減らそうとし入力が′高′である場合にはデ
バイス７６がデバイス・７２および７４を流れる電流を
吸収（ｓｉｎｋ）できるような比率とされている（即ち
、デバイス７６はより大きい電流デャネルＷ／Ｌ比が与
えられている。

既知のＣＭ０８人カパッ７ア回路の短所は、入力が入力
パッド７０において′高ルベルを有する場合にはその回
路はすでに電流を引込みっつあるので、そのＤＣ電力消
費レベルは多数の応用例にとつては比較的低いが、電力
を厳しく節約しなければならないその他の応用例にとっ
ては高すぎるという点である。例えば、その回路を比較
的多数の３状態八力／出力バツフアを実施するのに用い
る場合には、電力消費量はきわめて大きくなる。

発明の簡単な要約 従って１本発明の目的は改良されたＣＭＯ８集積回路人
カパツファ回路を提供することである。

本発明のもう１つの目的は、　ＴＴＬレベル信号入力を
受信できる改良されたＣＭＯ８集積回路の入力バラフッ
回路を提供することでらる。

本発明のもう１つ目的は、製造工程パラメータの変化に
よる影響を比較的受けない改良されたＣＭＯ８集積回路
の入カバソファ回路を提供することである。

本発明のもう１つの目的は、電源変動による影響を比較
的受けない改良されたＣＭＯＳ集積回路の入カパツファ
回路を提供することでおる。

本発明の更にもう１つの目的は、既知のＣＭＯ８人カパ
ツファよりも優れた速度−電力積を有する改良されたＣ
ＭＯＳ集積回路入力バッファ回路を提供することである
。

これらの、およびその他の目的はトランジスタートラン
ジスタ論理回路（ＴＴＬ）レベル入力信号な相補型金属
酸化膜半導体（ＣＭＯ８）レベル出力信号に変換する入
カバソファ回路を提供することによって本発明の好まし
い実施例により達成されるが。

前記入カパツ７ア回路は。

ＴＴＬレベル入力信号を受信する入力端子と。

ＣＭＯＳレベル出力信号を出力する出力端子と。

第１および第２電源と。

第１および第２電源に結合して第１および第２基準電圧
を与える基準回路と、を具え 第１および第２　ＣＭＯＳインバータ段とを含み。

第１　ＣＭＯＳインバータ段は入力端子に結合して高お
よび低レベル出力信号を発生させ、第２　ＣＭＯＳイン
バータ段は第１　ＣＭＯＳインバータ段の出力信号に応
答して出力端子への高および低レベル出力信号を発生さ
せ。

′ｓ１基準電圧を第１　ＣＭＯＳインバータ段へ結合す
る手段を含み、第１基準電圧の大きさはＴＴＬレベル入
力信号のうちの１つに関連した所定値であるので、その
１つのＴＴＬレベル入力信号が入力端子に印加されると
第１　ＣＭＯＳインバータ段はＤＣ径路を与えずに低レ
ベル出力信号を発生させ。

第２基準電圧を第２０Ｍ０Ｓインバ一タ段に結合させる
手段を含み、第２基準電圧の大きさは′５１０Ｍ０Ｓイ
ンバータ段高レベル出力信号に関連した所定値であるの
で、第１　ＣＭＯＳインバータ高レベル出力信号が第２
　ＣＭＯＳインバータ段に印加されると、第２ＣＭＯＳ
インバータ段はＤＣ径路を与えずに出力端子において低
レベル出力信号を発生させる。

発明の詳細な説明 さて第１図を参照すると１本発明のＣＭＯ８入力パツ７
アの回路図が示されている。一般に参照数字１によって
示されている上方部分は基準電圧ｖＡおよびｖＢを与え
る電圧基準としての役目をしている。回路を作るのに５
．０ポル）　ＣＭＯＳプロセスを用いた場合には、電源
電圧ＶＤＤは一般に５６０ボルト±α２５ポルトとなり
、基準電圧ｖＢは一般に４．６ボルトとなり、基準電圧
ｖＡは一般にＶＢより約Ｑ、６ボルト低い約４．０ボル
トとなる。

下方部分６は一般に回路の入力パラフッ部分ン云う。上
方部分１において発生した基準電圧ｖＡは入力パッド６
０および６１にそれぞれ対応づけられた入力バツ７アの
プルアップデバイス３０訃よび３６を駆動させる。それ
に対応して基準電圧ＶＢは入力バッファのプルアップデ
バイス４０および４６を駆動させる。

上方部分１はや＼空乏状態の電界効果Ｎ９−ヤネルデバ
イス２．４および１６を含む。それはまたエンハンスメ
ント形電界効果Ｎチャネルデバイス８゜１０　、１２　
、１４および１８Ｙ含む。更に、上方部分１はエンハン
スメント形電界効釆Ｐニア″ヤネルデバイス６および２
（ｌ含む。

下方部分３はエンハンスメント形Ｎチャネルデバイス３
０　、３４　、５６　、３９　、４０　、４４　、４６
　、４ソ。

５０　、５４　、５６および５９を含む。それはまたエ
ンハンスメント形Ｐｙ−ヤネルデバイス５２　、３８．
４２゜４８　、５２および５８を含む。

回路の基準電圧部分１に関しては、Ｎｙ−ヤネルデバイ
ス２はそのドレーンをＶＤＤに結合させ、そのゲートお
よびソースをデバイス４のドレインに結合させている。

Ｎチャネルデバイス４はそのゲートおよびソースをノー
ドＣに結合させている。

Ｐチャネルデバイス６はそのソースをノードＣに結合さ
せ、そのドレーンおよびゲートをノードＢに結合させて
いる。Ｎチャネルデバイス８はそのドレーンおよびゲー
トなノードＢに結合させ、そのソースをノードＡに結合
させている。ＮｊヤネルデバイスＤはそのドレーンおよ
びゲートをノードＡに結合させ、そのソースをノードＦ
に結合させている。

デバイス１２はそのドレーンをＶＤＤに結合させ。

そのゲートをノードＣに結合させ、そのソースなノード
Ｄに結合させている。デバイス１４はそのドレーンをノ
ードＣに結合させ、そのゲートをツートムに結合させ、
そのソースをノードＥに結合させている。デバイス１６
はそのドレーンをノードＥに結合させ、そのゲートをノ
ードＢに結合させ、そのソースを接地させている。デバ
イス１８はそのドレーンなノードＦに結合させ、そのゲ
ートをノードＤに結合させ、そのソースを接地させてい
る。デバイス２０はそのソースをノードＤに結合させ、
そのゲートをデバイス１４のゲートに結合させ、そのド
レインを接地させている。

基準電圧Ｖ、はデバイス１２の出力における出力であり
、一方基準電圧ＶＢはデバイス２のゲート／ソース接続
部における出力である。

回路の入力バラフッ部分に関しては、デバイス３０　、
４０および５０はそれらのドレーンをＶＤＤに結合させ
ている。デバイス３０はまたそのゲートを”ＤＤに結合
させている。デバイス３０．４０オよび５０はそれらの
ソースをデバイス３２　、４２　オよヒ５２のソースに
それぞれ結合させている。

デバイス３０はそのゲートを基準電圧ｖＡに結合させて
いる。デバイス４０はそのゲートを基準電圧ｖＢに結合
させている。

デバイス３２はそのゲートを入力バッド６ｏの形をした
入力端子およびデバイス３４のゲートに結合させている
。デバイス６２はそのドレーンをデバイス４２および４
４のゲートおよびデバイス５４０ドレーンに結合させて
いる。デバイス３４はそのソースを接地させている。

デバイス４２はそのドレーンをデバイス５２および５４
のゲートおよびデバイス４４のドレーンに結合させてい
る。デバイス４４および５４はそれらのソースを接地さ
せている。デバイス５２および５４はそれらのドレーン
を一緒に結合させており、ノードＰの形をした出力端子
に結合させている。

７’　ｔ＜　４　ス３６　、４６および５６はそれらの
ドレーンを”ＤＤに結合させている。デバイス５６もま
たそのゲートなＶＤＤに結合させている。デバイス６６
゜４６オよび５６はそれらのソースをデバイス３８．４
８および５８のソースにそれぞれ結合させている。

デバイス３６はそのゲートなりＡに結合させている。デ
バイス４６はそのゲートをＶＢに結合させている。

デバイス３８はそのゲートを入力バッド６１およびデバ
イス５９のグー）Ｋ結合させている。デバイス３８はそ
のドレーンをデバイス４８およヒ４９のゲートおよびデ
バイス３９のドレーンに結合させている。デバイス３９
はそのソースを接地させている。

デバイス４８はそのドレーンをデバイス５８およヒ５９
のゲートおよびデバイス４９のトレー７に結合させてい
る。デバイス４９および５９はそれらのソースを接地さ
せている。デバイス５９はそのドレーンをデバイス５９
のトレー７およびノード。

の形をした出力端子に結合させている。

好ましい実施例の動作 さて１本発明の好ましい実施例のＣＭＯＳ入力バッファ
の基準電圧発生部分１を特に参照すると。

電源ＶＤＤ　（例えばｖＤＤは４．５ボルト〜５．５ボ
ルトの範囲と考えることができる）が変動しても比較的
に一定に保たれ０ＭＯ８製造工程パラメータが変動して
も比較的に一定に保たれる電圧なノードＣにおいて与え
ることが望ましい。

上述したように１本発明のＣＭＯ５人カバッ７ア回路の
主要な目的は、　ＴＴＬ入カシカレベル信してＣＭＯＳ
出力レベルを発生させる一方で、ＤＣ電流径路を最小に
する入カパツ７アを提供することである。しかし、バッ
ファへの入力が状態を変えるような切換え過渡期間中に
はＤＣ電流径路が存在することは理解されると思われる
。

第１図に示されているデバイスについては入力パッド６
０における′正常な’　ＴＴＬ入カシカレベル低′入力
ではα８ボルト、′高′入力では２．０ボルトである。

１人体効果（ｂｏｄｙ　ａｆｆｅｃｔ　）’を含めて１
．０ボルトのしきい値を与えるＣＭＯＳプロセスが用い
られると仮定すると、′低′がＱ、０ボルト、′高′が
４．０ボルトの０ＭＯ８出力レベルを与えることが望ま
しい。

第１図に示しである回路の動作に関して、先づ入力バッ
ド６０およびデバイス５０　、３２および３４を含む第
１　ＣＭＯ８反転入カパツ７ア段の動作を分析してみよ
う。デバイス５０および基準電圧ｖＢを省略しノードＪ
における電位なＶＤＤ又は５．０ボルトと仮定すると、
入力バッド６０上の′高′入力２．０ボルトはＰｙ−ヤ
ネルデバイス３２をオフにするには不十分である。正常
な場合には、Ｐチャネルデノくイス５２のようなＰｙ−
ヤネルデバイスをオフにするには、そのゲートにおける
電圧はそのソース電圧（即ちノードＪにおける電圧）約
８．０ボルト内になければならない。しかし、デバイス
のソースが接地していない場合に起きる１人体効果′に
より実効電圧は公称α８しきい電圧より数十分の一ボル
トだけ高くてもよいという点に注目すべきである。こ＼
ではそのソースが接地されていない場合のこれらのＮチ
ャネルおよびＰｙ−ヤネルデバイスに関する実効しきい
値は約１．０ボルトと仮定する、。

従って、′高′入力電圧２．０ボルトより約１．０ボル
ト高い電圧をノードＪにおいて発生させるためには回路
内において規定を定めなければならない。

ノードＪにおいて必要な６．０ボルトを発生させるため
には、約４．０ボルトの基準電圧ｖＡをＮｊヤネルデバ
イス３０のゲートに印加する。Ｎｊギヤネルデバイス３
両端においてゲート−ソースしきい値が約１．０ボルト
低下すると、ノードＪにおける電圧は約３．０ボルトと
なる。これはバンド６０上ノ入力が′高′になった場合
にＰｙ−ヤネルデノくイス３２をオフにするには十分に
低い。ノードＭによって表わされる反転入カパツファの
出力は′高′状態では約５．０ボルト、′低′状態では
０．０ボルトとなる。

デバイス３０　、３２および３４を含む第１インバータ
の５．０ボルト′高′出力はＣＭＯ８’高ルベルには不
十分である。従って、デバイス４０　、４２および４４
を含む第２インバータを第１インバータの出力に結合さ
せ、デバイス５０　、５２および５４を含む第３インバ
ータを第２インバータの出力に結合させる。

デバイス４０　、４２および４４を含む第２インバータ
に関しては、Ｐ？−ヤネルデバイス４２のゲートに印加
された３、０ボルトの′高１入力値は、デバイス４２が
′高′入力値に対して完全にしゃ断するためにはノード
Ｋにおける電位が約４．０ボルト又はそれ以下でなけれ
ばならないことを意味する。ノードＫを４．０ボルトと
するためには、基桑電圧ＶＢは約５．０ボルト以下でな
ければならない。実際には、デバイス２および４はｖＢ
かｖＡより約０．６ボルトにい電圧、即ち約４．６ボル
トとなるような比率になっている。

ＶＢが約４．６ボルトとすると、ノードには約３．６ボ
ルトとなり、ノードＮによって表わされる第２インバー
タの出力は′＾′状態で約３．６ボルト。

′低′状態で０．０ボルトとなる。

さて、デバイス５０　、５２および５４を含む第３イン
バータχ分析すると、ノードＬにおける電位は卸ボルト
電源電圧ＶＤＤよりｌＮ１−ヤネルしきい値だけ低い電
圧、即ち約４．０ボルトである。従ってｐｙ−ヤネルデ
バイス５２のゲート上の′高１入力値３．６ボ＃トｄデ
バイス５２のソース上の電圧の１．０ボルト内にあるの
で、デバイス５２はその人力が′高′であると完全にし
ゃ断する。

ノードＰによって表わされる′ｓ６インパータの出力は
′高１状態では約４．０ボルト、′低′状態では０．０
ボルトでおる。これらは十分なＣＭＯＳレベルである。

従って１回路の基準電圧部分１の１つの目的は達成され
ている。即ちｖＡおよびＶＢの所定値を供給すると、入
力バッファ回路全体のＰｙ−ヤネルデバイスはそのよう
な回路への入力が′高′である場合には完全にオフにな
る。

基準電圧部分１のもう１つの機能は、電源電圧ＶＤＤに
僅かな変動があっても基準電圧ｖＡおよびＶＢの安定性
を保証することである。このことはデバイス６．８およ
び１０を用いてデバイス１０　、１２および２０と同じ
電圧をノードＣにセットすることによりノードＣを安定
させることによって成る程度達成される。

これがどのようにして達成されるかを下記に説明する。

さしあたってノードＥおよびノードＦがＶＢＢにあるも
のと仮定する。するとノードＡは１Ｎｙ−ヤネルしきい
値だけＶＢＢより高くなり、ノードＢは２Ｎ′ｙ−ヤネ
ルしきい値だけＶＢＢより高くなり、ノードＣは２ＮＪ
−ヤネルしきい値＋ＩＰｊヤネルしきい値だけＶＢＢよ
り高くなる。これはデバイス６．８および１０を介する
ノードＣおよび２間の径路の原因となる。

同ノードＥおよびＦがＶＢＢにあると仮定すると。

デバイス１０．２０および１２を介するノードＣおよび
２間の代わりの径路は、ノードＡはＶＢ、　、！：す１
Ｎｙ−ヤネルしきい値だけ高い電圧にあり、ノードＤは
接地電圧よりＩＮｙ−ヤネルレぎい値および１Ｐｙ−ヤ
ネルしきい値だけ高い電圧にあり、ノードＣはＶＢＢよ
り２Ｎチヤネルしきい値およびＩＰｆヤネルしきい値だ
け高い電圧にあることを示す。

従ッて、デバイス６．８および１０はデバイス１０゜１
２および２０と同じ電圧をノードＣにセットする。

プロセスウィンドー変動による性能の変動を最小にする
上での回路の有効性を説明する。本発明の回路を適当な
ＣＭＯＳプロセスを用いて実施する場合には、下記の４
つのプロセス変動が起きる可能性がある。＋１）　Ｎ　
ｙ−ヤネルしきい値とＰｙ−ヤネルしきい値の両方が目
標より高くなる。（２）その両方が目標より低くなる。

＋３１）Ｊｌ−ヤネルしきい値が目標より低くなり、Ｐ
ｙ−ヤネルしきい値が目標より高くなる。（４）Ｎチャ
ネルしきい値が目標より高くなり、Ｐチャネルしきい値
が目標より低くなる。回路性能に対する全体的効果の点
から云うと（３）と（４）の場合が最も重要なプロセス
変動である。

上述した（３）および１４）の場合に識別した種類のプ
ロセス変動の効果を最小にするためには１本発明のＣＭ
Ｏ８入カパツファ回路の基準電圧部分１において、ノー
ドＢをデバイス１６のゲートに結合し。

ノードＤをデバイス１８のゲートに結合する。

ノードＢは（さしあたってノードＦがＶＳＳにあると仮
定するとＮ′ｆヤネルデバイス１０および８０両端にお
いて）２Ｎチヤネルしきい値だけＶＳＢより高い。ノー
ドＤは（デバイス１００両端で）ＩＮｙ″ヤネルしきい
値だけＶＢ８より高く、（デバイス２０の両端で）ＩＰ
ｙ−ヤネルしきい値だけ”ｓ８より高い。

従って、ノードＢおよびＤの間の電圧の差はＮチャネル
しぎい値とＰチャネルしきい値との差である。デバイス
１６および１８のゲートにフィードバックされプロセス
ウィンドー変動を最小にするのを助けるのはこの電圧差
である。

更に、Ｎチャネルしきい値が公称値より高いが又は低い
種類のプロセスウィンドー変動の効果もま比最小になる
。という訳は、基準電圧部分１のＮｙ−ヤネルデバイス
および人カバツ７ア部分のＮチャネルデバイスは同じ程
度に著しく影響をうけるからである。

ノードＣはＣＭＯ８入カパツファにおけるＮ５−ヤネル
プルアップデバイスのゲートを駆動させるのに用いられ
る。基準回路１は入力バッファ部分のＮ５Ｆヤネルデバ
イスが高しきい値を有するかどうかな検出し、それに応
じてノードＣにおける電圧を上げてプルアップデバイス
のしきい値低下を償う（ａｃｃｏｕｎｔ　ｆｏｒ）。

デバイス１４はノードＣをＶＢＢよｉｊ　２Ｎｙ−、ヤ
ネルしきい値および第１Ｊ−ヤネルしざい値だけ高い電
圧にクランプし、それにより電源ｖＤＤの変動に対する
免疫（ｉｍｍｕｎｉ　ｔｙ　）をノードＣにおいて与え
るのに用いられる。例えば、再びノードＦがｖ８８にあ
ると仮定する。ノードＡはＶＢ８よりＩＮｆヤネ　　　
　ルしざい値だけ高い。ＶＤＤが５．０ボルトから５．
５ボルトに上昇すると仮定する。ノードＡは上昇しよう
とするので、（通常は成る程度導電性である）デバイス
１４は更に導電性が高まり、これはノードＣの電圧上昇
を防止する。ＶＤＤが１０ボルト以下に低下すると、デ
バイス１４の導電性は低下し。

ノードＣの電圧低下を防止する。

好ましい実施例の回路の電力消費に関しては。

基準電圧部分１は僅かに約２０マイクロアンペアの量の
電力を継続的に引き出す。１つのそのような基準回路１
は入力パッド６０又は入力パッド６１に結合されている
ような入力バッファ回路８つを容易に駆動させることが
できる。

好ましい実施例の回路性能に関しては、入力が′高１か
ら′低“になった場合の出力の上昇時間はバッファの電
流が一致している場合にはプロセスパラメータおよびＶ
ＤＤ値に応じて既知のＣＭＯ８反転入カパツ７７回路の
上昇時間の約５０〜６５　’ＩＩにすぎない。

本発明の入力バラフッ回路は４．５ボルト〜５．５ボル
トの公称”ＤＤよりも更に広い電源電圧範囲で動作する
ことができる。しかし、この入カバックアは回路がその
意図した電源電圧範囲外で動作すると電流を引き込み始
める。

第５図は本発明のＣＭＯ８人カバツ７ア回路の基準電圧
部分の代わりの実施例の回路図である。第３図に示しで
ある基準回路は第１図の参照数字１によって一般的に示
される回路と同一であるが。

但しデバイス１２　、１６　、１８および２０は削除さ
れている。その結果回路はや＼簡略化され、この回路は
実施するのにや＼安価なものとなるかもしれない。しか
し、この回路はプロセス変動による影響をや＼受けやす
くなるかもしれない。またこめ回路は第１図に示した基
準回路と同程度には電流消費量を減少させない。

第４図は本発明のＣＭＯ８入カバツカバッファりの実施
例を示す。第４図に示しである実施例は。

たとえＶＤＤが第１図の実施例の５．０ボルトよりや〜
高くても第１図の実施例の性能と同等の性能を与える第
１図に示した回路のバージョンを表わす。

第４図において、基準電圧部分１０１は追加の。

や＼空乏状態にしたＮｙ−ヤネルデバイス１０４がＶＤ
Ｄと（第１図のデバイス２に対応する）ＮＵ−ヤネルデ
バイス１０５との間に結合されているという点で第１図
の基準電圧部分１と異なる。デバイス１０４のゲートは
そのソースに結合している。デバイス１０４のゲートに
おける電圧はｖｏによって示されている第３基準電圧を
表わし、この電圧は入力バッド１６０および１６１にそ
れぞれ対応づけられたプルアップデバイス１５０および
１５６を駆動させる。

第４図において、Ｎチャネルデバイス１０４〜１０６は
、ＶＢはｖＡより約α８ボルト高＜ｖｏはＶＢよりも約
α８ボルト高くなるような比率とされている。

従って、ｖＤＤが５．０ボルトより高いと、パッド１６
０上の入力が′高′（例えば約２．０ボルト）であると
入カパツファ部分１０３の第１インバータのノードＪに
おける電圧が十分に低くなって（例えば約５．０ボルト
）Ｐチャネルデバイス１３２がオフにないような値にま
で基準電圧ｖＡをスケールダウン（ｓｅａｔｓｄｏｗｎ
　）させることができる。

第４図の実施例では、出力の揺れはプロセスしきい値に
応じてノードＭにおいては約０〜０．６ボルト、ノード
Ｎに２いては約Ｏ〜５．６ボルト、ノードＰにおいては
約０〜４．０ボルトである。基準電圧部分１０１は正し
い１直の基準電圧ｖＡ、ＶＢおよびＶ。を与えるので、
Ｐチャネルデバイス１３２　、１４２および１５２の各
々はへカパッド１６０上の入力が′高′になると完全に
オフになる。このことは人力バッファ回路の電力消費量
ヲ最小に維持する。入力パッド１６１に結合された入力
バッファ回路は入力バッド６０に結合された回路の方法
と同じ方法で機能する。

インバータ段の出力電圧を含めてと＼に説明した回路全
体の種々のノードに現われる電圧はプロセスパラメータ
に応じて変化するということが当業者には明らかである
と思われる。開示したＣＭＯ８゛入カバソファは多くの
方法で変更することができ。

具体的に上記に示し説明した好ましい実施例以外の多く
の実施例の形をとりうるということもまた明らかである
と思われる。

従って１本発明の真の精神および範囲内に入るすべての
変形を含むことが添付の特許請求の範囲によって意図さ
れている。

以下本発明の実施の態様を列記する。

１、　　ＴＴＬレベル入力信号を受信する入力端子を備
えることと。

ＣＭＯＳレベル出力信号を出力させる出力端子を備える
ことと。

第１および第２電源電圧を与えることと。

第１および第２基準電圧を発生させることと。

前記入力端子に結合して高および低レベル出力信号を発
生させる第１　ＣＭＯＳインバータ段、および前記第１
　ＣＭＯＳインバータ段の前記出力信号に応答して前記
出力端子への高および低出力信号を発生させる第２　Ｃ
ＭＯＳインバータ段とを備えることと。

前記第１基準電圧を前記第１　ＣＭＯＳインバータ段に
結合させ、前記第１基準電圧の大きさは前記ＴＴＬレベ
ル入力信号の１つに関する所定値であるので前記の１つ
のＴＴＬレベル入力信号が前記入力端子に印加されると
前記第１　ＣＭＯＳインバータ段がＤＣ径路を発生させ
ずに前記低レベル出力信号を発生させることと。

前記第２基準電圧を前記第２　ＣＭＯＳインバータ段に
結合させ、前記第２基準電圧の大きさは前記第１　ＣＭ
ＯＳインバータ段の高レベル出力信号に関する所定値で
あるので前記第１　ＣＭＯＳインバータ段の高レベル出
力信号が前記第２　ＣＭＯＳインバータ段に印加される
と前記第２ＣＭＯＳインバータ段がＤＣ径路を発生させ
ずに前記出力端子において前記低レベル出力信号を発生
させることを含む。

入カバソファ回路においてトランジスタートランジスタ
論理回路（ＴＴＬ）レベル入力信号を相補型金属酸化膜
半導体（０ＭＯ８）レベル出力信号に変換する方法。

２、　　ＴＴＬレベル入力信号を受信する入力端子を備
えることと。

ＣＭＯＳレベル出力信号を出力させる出力端子を備える
ことと。

第１および第２電源電圧を与えることと。

第１．第２および第５基準電圧を発生させることと。

前記入力端子に結合し高および低レベル出力信号を発生
させる第１　ＣＭＯＳインバータ段、前記第１　ＣＭＯ
Ｓインバータ段の前記出力信号に応答し高および低レベ
ル出力信号を発生させる第２ＣＭＯＳインバータ段、お
よび前記第２　ＣＭＯＳインバータ段の前記出力信号に
応答し前記出力端子への高および低レベル出力信号を発
生させる第３ＣＭＯＳインバータ段とを備えることと。

前記基準電圧を前記第Ｉ　ＣＭＯＳインバータ段に結合
させ、前記第１基準電圧の大きさは前記ＴＴＬレベル入
力信号の１つに関する所定値であるので前記の１つのＴ
ＴＬレベル入力信号が前記入力端子に印加されると前記
第１　ＣＭＯＳインバータ段がＤＣ径路を発生させずに
前記低レベル出力信号を発生させることと。

前記第２基準電圧を前記第２　ＣＭＯＳインバータ段に
結合させ、前記第２基準電圧の大きさは前記第１　ＣＭ
ＯＳインバータ段の高レベル出力信号に関する所定値で
あるので前記第１　ＣＭＯＳインバータ段の高レベル出
力信号が前記第２０Ｍ０Ｓインバ一タ段に印加されると
前記第２　ＣＭＯＳインバータ段がＤＣ径路を発生させ
ずに前記低レベル出力信号を発生させることと。

前記第３基準電圧を前記第３ＣＭＯＳインバータ段に結
合させ、前記第３基準電圧の大きさは前記第２インバー
タ段の高レベル出力信号に関する所定値であるので前記
第２　ＣＭＯＳインバータ段の高レベル出力信号が前記
第３０Ｍ０Ｓイ／パ一タ段に印加されると前記第５　Ｃ
ＭＯＳインバータ段がＤＣ径路を発生させずに前記出力
端子において前記低レベル出力信号を発生させることと
を含む。

入力パラフッ回路においてトランジスタートランジスタ
論理回路（ＴＴＬ）レベル出力信号を相補型金属酸化膜
半導体（０ＭＯ８）レベル出力信号に変換する方法。

【図面の簡単な説明】

第１図は本発明をとり入れたＣＭＯ８人カバツカバッフ
ァしい実施例を示す回路図である。 第２図は先行技術のｃＭｏｓ入カパッファの回路図を示
す。 第６図は本発明のＣＭＯ８入力パツ２アの基準電圧部分
の代わりの実施例の回路図を示す。 第４図は本発明のＣＭＯ８入力パツ７アの代わりの実施
例の回路図を示す。

Claims (2)

【特許請求の範囲】
1. （１）トランジスタートランジスタ論理回路（ＴＴＬ）
   レベル入力信号を相補型金属酸化物半導体（ＣＭＯＳ）
   レベル出力信号に変換する入力バッファ回路にして、 ＴＴＬレベル入力信号を受信する入力端子と、ＣＭＯＳ
   レベル出力信号を出力させる出力端子と、第１および第
   ２電源電圧と、 前記第１および第２電源電圧に結合し第１および第２基
   準電圧を与える基準回路と、 前記入力端子に結合し高および低レベル出力信号を発生
   させる第１ＣＭＯＳインバータ段、および前記第１ＣＭ
   ＯＳインバータ段の前記出力信号に応答し前記出力端子
   への高および低レベル出力信号を発生させる第２ＣＭＯ
   Ｓインバータ段と、前記第１基準電圧を前記第１ＣＭＯ
   Ｓインバータ段に結合させ、前記第１基準電圧の大きさ
   は前記ＴＴＬレベル入力信号の１つに関する所定値であ
   るので前記の１つのＴＴＬレベル入力信号が前記入力端
   子に印加されると前記第１ＣＭＯＳインバータ段はＤＣ
   径路を発生させずに前記低レベル出力信号を発生させる
   手段と、 前記第２基準電圧を前記第２ＣＭＯＳインバータ段に結
   合させ、前記基準電圧の大きさは前記第１ＣＭＯＳイン
   バータ段の高レベル出力信号に関する所定値であるので
   前記第１ＣＭＯＳインバータ段の高レベル出力信号が前
   記第２ＣＭＯＳインバータ段に印加されると前記第２Ｃ
   ＭＯＳインバータ段はＤＣ径路を発生させずに前記出力
   端子において前記低レベル出力信号を発生させる手段と
   、を具えることを特徴とするＣＭＯＳ入力バッファ回路
   。
2. （２）前記基準回路は、 ドレーンを前記第１電源電圧に結合させ、ゲートおよび
   ソースを前記第２基準電圧を与える第１端子に結合させ
   ているやゝ空乏状態にされた第１Ｎチャネルトランジス
   タと、 ドレーンを前記第１Ｎチャネルトランジスタのソースに
   結合させゲートおよびソースを前記第１基準電圧を与え
   る第２端子に結合させており、前記第１Ｎチャネルトラ
   ンジスタのチャネル幅対長さ比に比較して前記第１基準
   電圧の大きさが前記第２基準電圧の大きさより所定量だ
   け小なくなるようなチャネル幅対長さ比を有するやゝ空
   乏状態にされた第２Ｎチャネルトランジスタと、を含む
   特許請求の範囲第１項に記載のＣＭＯＳ入力バッファ回
   路。