JPS62222713A - 遅延用ｃｍｏｓインバ−タ回路 - Google Patents
遅延用ｃｍｏｓインバ−タ回路Info
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- JPS62222713A JPS62222713A JP61066423A JP6642386A JPS62222713A JP S62222713 A JPS62222713 A JP S62222713A JP 61066423 A JP61066423 A JP 61066423A JP 6642386 A JP6642386 A JP 6642386A JP S62222713 A JPS62222713 A JP S62222713A
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- cmos inverter
- inverter circuit
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- 230000005669 field effect Effects 0.000 claims abstract description 3
- 239000004065 semiconductor Substances 0.000 abstract description 7
- 230000004044 response Effects 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000004043 responsiveness Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 101150016992 vat1 gene Proteins 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート電界効果型トランジスタ（以下Ｍ
ＯＳ Ｆ Ｅ Ｔと略す）を用いた半導体集積回路にお
いて、インバータ回路によって構成される遅延回路の電
圧特性の改良に関する。
ＯＳ Ｆ Ｅ Ｔと略す）を用いた半導体集積回路にお
いて、インバータ回路によって構成される遅延回路の電
圧特性の改良に関する。
〔従来の技術）
従来のＭＯＳＦＥＴを用いた半導体集積回路における遅
延素子のひとつとして第６図に示すようなＰ型ＭＯＳＦ
ＥＴとＮ型ＭＯＳＦＥＴからなるＣＭＯＳインバータ回
路をコンダクタンス定数βを小さく設定することにより
、手軽に利用できる遅延回路として用いてきた。
延素子のひとつとして第６図に示すようなＰ型ＭＯＳＦ
ＥＴとＮ型ＭＯＳＦＥＴからなるＣＭＯＳインバータ回
路をコンダクタンス定数βを小さく設定することにより
、手軽に利用できる遅延回路として用いてきた。
しかしながら第６図に示すようなＣＭＯＳインバータ回
路を遅延回路として用いると、電源電圧の変動とともに
遅延時間が変動してしまい、誤動作の原因となったり、
あるいはそれ故に動作電源電圧に制限を受けるという問
題点があった。そこで本発明は以上の問題点を解決すべ
く電源電圧が変動しても遅延量の変化が小さい遅延用イ
ンバータ回路を提供することにあり、ひいては本発明の
遅延用ＣＭＯＳインバータ回路を用いた半導体集積回路
の動作電源電圧範囲を拡大することを目的とする。
路を遅延回路として用いると、電源電圧の変動とともに
遅延時間が変動してしまい、誤動作の原因となったり、
あるいはそれ故に動作電源電圧に制限を受けるという問
題点があった。そこで本発明は以上の問題点を解決すべ
く電源電圧が変動しても遅延量の変化が小さい遅延用イ
ンバータ回路を提供することにあり、ひいては本発明の
遅延用ＣＭＯＳインバータ回路を用いた半導体集積回路
の動作電源電圧範囲を拡大することを目的とする。
本発明の遅延用ＣＭＯＳインバータ回路はａ）ＭＯＳＦ
ＥＴを用いた半導体集積回路において、 ｂ）ゲート及びドレインをそれぞれ共通に接続したＰ型
ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴからなるＣＭＯＳイン
バータ回路と、 Ｃ）片側の電極が前記ＣＭＯＳインバータ回路の片側の
ｔ流源となるように接続されたＭ ＯＳ ＦＥＴからな
る定電流回路とによって構成されることを特徴とする。
ＥＴを用いた半導体集積回路において、 ｂ）ゲート及びドレインをそれぞれ共通に接続したＰ型
ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴからなるＣＭＯＳイン
バータ回路と、 Ｃ）片側の電極が前記ＣＭＯＳインバータ回路の片側の
ｔ流源となるように接続されたＭ ＯＳ ＦＥＴからな
る定電流回路とによって構成されることを特徴とする。
本発明の上記の構成によればＣＭＯＳインバータ回路の
応答性は定電流回路の電流値によって支配さね、かつ定
電流回路の電流値は電源電圧の変動があっても一定値を
保つので、ＣＭＯＳインバータ回路の応答性、つまり遅
延時間は電源電圧が変動しても一定値を保つ。
応答性は定電流回路の電流値によって支配さね、かつ定
電流回路の電流値は電源電圧の変動があっても一定値を
保つので、ＣＭＯＳインバータ回路の応答性、つまり遅
延時間は電源電圧が変動しても一定値を保つ。
第１図は本発明の第１の実施例を示す回路図である。第
１図においてＰ型ＭＯＳＦＥＴＭ１のソースは正極の電
源電位である＋ＶＤＤに接続され、ドレインはＮ型ＭＯ
ＳＦＥＴのドレインに接続されている。Ｐ型ＭＯＳＦＥ
Ｔ１１とＮ型ＭＯＳＦＥＴ１２のゲートは互いに接続さ
れＣＭＯＳインバータ回路としての入力端子となってい
る。またドレインも互いに接続されＣＭＯＳインバータ
回路としての出力端子となっている。Ｎ型ＭＯ３ＦＥＴ
１３のソースとケートは負極の電源電位であるーＶ８Ｂ
に接続され、ドレインはＭＯＳＦＥＴ１２のソースに
接続されている。またＮ型ＭＯＳＦＥＴ １３はデプレ
ション型で構成され、コンダクタンス定数をβ、スレッ
ショルド電圧ｆ、 −ＶＴｘ。
１図においてＰ型ＭＯＳＦＥＴＭ１のソースは正極の電
源電位である＋ＶＤＤに接続され、ドレインはＮ型ＭＯ
ＳＦＥＴのドレインに接続されている。Ｐ型ＭＯＳＦＥ
Ｔ１１とＮ型ＭＯＳＦＥＴ１２のゲートは互いに接続さ
れＣＭＯＳインバータ回路としての入力端子となってい
る。またドレインも互いに接続されＣＭＯＳインバータ
回路としての出力端子となっている。Ｎ型ＭＯ３ＦＥＴ
１３のソースとケートは負極の電源電位であるーＶ８Ｂ
に接続され、ドレインはＭＯＳＦＥＴ１２のソースに
接続されている。またＮ型ＭＯＳＦＥＴ １３はデプレ
ション型で構成され、コンダクタンス定数をβ、スレッ
ショルド電圧ｆ、 −ＶＴｘ。
とすればＭＯＳＦＥＴ １３に流れる電流工、はＭＯＳ
ＦＥＴ１３のソース及びゲートがともに”−ｖ ｓｓに
接続されているので、 １！＝−β・（ＶｔドＤ）２ と表わされる。つまりＭＯＳＦＥＴＩｓに流れる電流は
電源電圧の変動に影響されず一定値であシ。
ＦＥＴ１３のソース及びゲートがともに”−ｖ ｓｓに
接続されているので、 １！＝−β・（ＶｔドＤ）２ と表わされる。つまりＭＯＳＦＥＴＩｓに流れる電流は
電源電圧の変動に影響されず一定値であシ。
ＭＯＳＦＥＴ １５が定電流源になっていることがわか
る。ＭＯＳＦＥＴ １１．１２からなるＣＭＯＳインバ
ータ回路はＭＯ８ＦＥ’ｌ’１３を定電流源としている
ので応答速度、つまシ遅延時間は電源電圧によらない一
定値になる。
る。ＭＯＳＦＥＴ １１．１２からなるＣＭＯＳインバ
ータ回路はＭＯ８ＦＥ’ｌ’１３を定電流源としている
ので応答速度、つまシ遅延時間は電源電圧によらない一
定値になる。
第２図は本発明の第２の実施例を示す回路図である。第
２図の回路は定電流回路の構成を変えたものである。第
２図の回路においてＮ型ＭＯＳ ＦＥＴ２３．２５とＰ
型ＭＯＳＦＥＴ２４によって定電流回路が構成されてい
る。Ｐ型ＭＯＳＦＥＴ２４０ソースとゲートは十Ｖｎｎ
に接続されている。
２図の回路は定電流回路の構成を変えたものである。第
２図の回路においてＮ型ＭＯＳ ＦＥＴ２３．２５とＰ
型ＭＯＳＦＥＴ２４によって定電流回路が構成されてい
る。Ｐ型ＭＯＳＦＥＴ２４０ソースとゲートは十Ｖｎｎ
に接続されている。
Ｎ型ＭＯＳＦＥＴ２５のソースは−ＶＳ８に接続され、
ゲートとドレインは互いに接続され、かつＭ ＯＳ Ｆ
Ｅ Ｔ ２４のドレインに接続されている。
ゲートとドレインは互いに接続され、かつＭ ＯＳ Ｆ
Ｅ Ｔ ２４のドレインに接続されている。
Ｎ型ＭＯＳＦＥＴ２３の７−、＜は−ＶＳＳに接続され
、ゲートはＭＯＳＦＥＴ２５のドレインに接続されてい
る。Ｐ型ＭＯＳＦＥＴ２４はデプレション型になってい
てコンダクタンス定数をβＰｉ、スレッショルド電圧を
−ＶＴＰＤとし、Ｎ型ＭＯＳＦＥＴ２３．２５のコンダ
クタンス定数をそれぞれβＮｏ 、β８１とする。また
ＭＯ８Ｆ’ＦＪＴ２ｓのドレイン電位をＶａｔとし５−
Ｖａｔ１を０電位にと９、ＭＯＳＦＥＴ２３．２５に流
れる電流をそれぞれＩＯ，Ｉｆとすれば次式が成りたつ
。
、ゲートはＭＯＳＦＥＴ２５のドレインに接続されてい
る。Ｐ型ＭＯＳＦＥＴ２４はデプレション型になってい
てコンダクタンス定数をβＰｉ、スレッショルド電圧を
−ＶＴＰＤとし、Ｎ型ＭＯＳＦＥＴ２３．２５のコンダ
クタンス定数をそれぞれβＮｏ 、β８１とする。また
ＭＯ８Ｆ’ＦＪＴ２ｓのドレイン電位をＶａｔとし５−
Ｖａｔ１を０電位にと９、ＭＯＳＦＥＴ２３．２５に流
れる電流をそれぞれＩＯ，Ｉｆとすれば次式が成りたつ
。
以上の式を解くと
となる。このＩｏＯ式から］Ｖ１０ＳＦＥＴ２３は電源
電圧によらない定電流源となっていることがわかる。ま
たＰ型ＭＯＳＦＥＴ２１とＮ型ＭＯＳＦＥＴ２２によっ
てＣＭＯＳインバータ回路を構成しておシ、第１図の回
路のＰ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ ＋ ２
にそれぞれ相当している。
電圧によらない定電流源となっていることがわかる。ま
たＰ型ＭＯＳＦＥＴ２１とＮ型ＭＯＳＦＥＴ２２によっ
てＣＭＯＳインバータ回路を構成しておシ、第１図の回
路のＰ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ ＋ ２
にそれぞれ相当している。
以上より第２図の回路も電源電圧の変動の影響を受けな
い遅延用ＣＭＯＳインバータ回路を構成していることが
わかる。第２図の回路によって定電流回路の構成の仕方
は様々に存在することがわかる。
い遅延用ＣＭＯＳインバータ回路を構成していることが
わかる。第２図の回路によって定電流回路の構成の仕方
は様々に存在することがわかる。
第３図は本発明の第３の実施例を示す回路図である。第
３図においてＰ型ＭＯＳＦＥＴ５１とＮ型ＭＯ３ＦＥＴ
３２によってＣＭＯＳインバータ回路が構成され、Ｐ型
デプレションＭＯＳＦＥＴ６３によって定電流回路が構
成されている。定電流源のＭＯＳＦＥＴ３３はＰチャネ
ルのデプレション型トランジスタで構成され、＋ｖＤＤ
側を電源としている他は第１図の回路のＭＯＳＦＥＴ１
３に相当し、またＭＯＳＦＥＴ３１ 、３２は第１図の
回路のＭＯＳＦＥＴ １１．１２にそれぞれ相当してお
り、原理は第１図の回路と同様である。第５図の回路は
定電流源を＋Ｖｏｏ側に構成しても良いことを示す例で
ある。
３図においてＰ型ＭＯＳＦＥＴ５１とＮ型ＭＯ３ＦＥＴ
３２によってＣＭＯＳインバータ回路が構成され、Ｐ型
デプレションＭＯＳＦＥＴ６３によって定電流回路が構
成されている。定電流源のＭＯＳＦＥＴ３３はＰチャネ
ルのデプレション型トランジスタで構成され、＋ｖＤＤ
側を電源としている他は第１図の回路のＭＯＳＦＥＴ１
３に相当し、またＭＯＳＦＥＴ３１ 、３２は第１図の
回路のＭＯＳＦＥＴ １１．１２にそれぞれ相当してお
り、原理は第１図の回路と同様である。第５図の回路は
定電流源を＋Ｖｏｏ側に構成しても良いことを示す例で
ある。
第４図は本発明の第４の実施例？示す回路図である。第
１図〜第３図においてインバータ回路は１個の例を示し
たが、複数個である場合でも当然適用できるものであっ
て第４図はインバータ回路が２個の場合の例である。第
４図の回路においてＰ型ＭＯＳＦＥＴ４１とＮ型ＭＯＳ
ＦＥＴ４２によって１個のＣＭＯＳインバータ回路が構
成され、Ｐ型ＭＯＳＦＥＴ４４とＮ型ＭＯＳＦＥＴ４５
によってもう１個のＣＭＯＳインバータ回路が構成され
ている。Ｎ型ＭＯＳＦＥＴ４５は第１図の回路のＭＯＳ
ＦＥＴ１３に相当する定電流回路であって２個のＣＭＯ
Ｓインバータ回路の共通の定電流源となっている。した
がって第４図の回路も電源電圧の変動の影響を受けにく
い遅延用ＣＭＯＳインバータ回路を構成している。
１図〜第３図においてインバータ回路は１個の例を示し
たが、複数個である場合でも当然適用できるものであっ
て第４図はインバータ回路が２個の場合の例である。第
４図の回路においてＰ型ＭＯＳＦＥＴ４１とＮ型ＭＯＳ
ＦＥＴ４２によって１個のＣＭＯＳインバータ回路が構
成され、Ｐ型ＭＯＳＦＥＴ４４とＮ型ＭＯＳＦＥＴ４５
によってもう１個のＣＭＯＳインバータ回路が構成され
ている。Ｎ型ＭＯＳＦＥＴ４５は第１図の回路のＭＯＳ
ＦＥＴ１３に相当する定電流回路であって２個のＣＭＯ
Ｓインバータ回路の共通の定電流源となっている。した
がって第４図の回路も電源電圧の変動の影響を受けにく
い遅延用ＣＭＯＳインバータ回路を構成している。
第５図は本発明の第５の実施例を示す回路図である。第
５図の回路においてＰ型ＭＯＳＦＥＴ５１とＮ型ＭＯＳ
ＦＥＴ５２によって１個のＣＭＯＳインバータ回路が構
成され、Ｐ型ＭＯＳＦＥＴ５４とＮ型ＭＯＳＦＥＴ ５
５によってもう１個のＣＭＯＳインバータ回路を構成し
ている。Ｎ型ＭＯＳＦＥＴ５３，５６はともにデプレシ
ョン型であって、それぞれ別の定電流回路を構成してい
る。第５図の回路はインバータ回路が複数個存在する場
合、定電流回路も複数個用意した例を示すものである。
５図の回路においてＰ型ＭＯＳＦＥＴ５１とＮ型ＭＯＳ
ＦＥＴ５２によって１個のＣＭＯＳインバータ回路が構
成され、Ｐ型ＭＯＳＦＥＴ５４とＮ型ＭＯＳＦＥＴ ５
５によってもう１個のＣＭＯＳインバータ回路を構成し
ている。Ｎ型ＭＯＳＦＥＴ５３，５６はともにデプレシ
ョン型であって、それぞれ別の定電流回路を構成してい
る。第５図の回路はインバータ回路が複数個存在する場
合、定電流回路も複数個用意した例を示すものである。
以上、本発明によれば定電流回路を電流源としてＣＭＯ
Ｓインバータ回路を動作させているので、電源電圧が変
動しても遅延量の変化の少ない遅延用ＣＭＯＳインバー
タ回路を提供するという効果がある。また本発明の遅延
用ＣＭＯＳインバータ回路を用いた半導体集積回路の動
作電源電圧範囲を拡大するという効果がある。また電源
電圧の変動の影響が少ないということは過渡電流等によ
る雑音にも強い遅延用ＣＭＯＳインバータ回路、及び半
導体集積回路を提供するという効果がある。
Ｓインバータ回路を動作させているので、電源電圧が変
動しても遅延量の変化の少ない遅延用ＣＭＯＳインバー
タ回路を提供するという効果がある。また本発明の遅延
用ＣＭＯＳインバータ回路を用いた半導体集積回路の動
作電源電圧範囲を拡大するという効果がある。また電源
電圧の変動の影響が少ないということは過渡電流等によ
る雑音にも強い遅延用ＣＭＯＳインバータ回路、及び半
導体集積回路を提供するという効果がある。
第１図、第２図、第３図、第４図、第５図は本発明のそ
れぞれ第１．第２．第６．第４．第５の実施例を示す回
路図、第６図は従来の遅延用インバータ回路の例を示す
回路図である。 １１．２１，５１，４１，４４，５１，５４・・・・・
・Ｐ型ＭＯＳＦＥＴ １２．２２，２３，２５，３２，４２，４５゜５２．５
５・・・・・・Ｎ型ＭＯＳＦＥＴ２４．３３・・・・・
・ＰＷｆ７’レションＭＯＳＦＥＴ１５ 、４５ 、５
５ 、５６・・川・Ｎ型デプレションＭＯ８ＦわＴ 以上 出願人 セイコーエプソン株式会社 夷４の
れぞれ第１．第２．第６．第４．第５の実施例を示す回
路図、第６図は従来の遅延用インバータ回路の例を示す
回路図である。 １１．２１，５１，４１，４４，５１，５４・・・・・
・Ｐ型ＭＯＳＦＥＴ １２．２２，２３，２５，３２，４２，４５゜５２．５
５・・・・・・Ｎ型ＭＯＳＦＥＴ２４．３３・・・・・
・ＰＷｆ７’レションＭＯＳＦＥＴ１５ 、４５ 、５
５ 、５６・・川・Ｎ型デプレションＭＯ８ＦわＴ 以上 出願人 セイコーエプソン株式会社 夷４の
Claims (1)
- （１）ａ）絶縁ゲート電界効果型トランジスタ（以下Ｍ
ＯＳＦＥＴと略す）を用いた半導体集積回路において、 ｂ）ゲート及びドレインをそれぞれ共通に接続したＰ型
ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴからなるＣＭＯＳイン
バータ回路と、 ｃ）片側の電極が前記ＣＭＯＳインバータ回路の片側の
電流源となるように接続されたＭＯＳＦＥＴからなる定
電流回路とによって構成されることを特徴とする遅延用
ＣＭＯＳインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61066423A JPS62222713A (ja) | 1986-03-25 | 1986-03-25 | 遅延用ｃｍｏｓインバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61066423A JPS62222713A (ja) | 1986-03-25 | 1986-03-25 | 遅延用ｃｍｏｓインバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62222713A true JPS62222713A (ja) | 1987-09-30 |
Family
ID=13315366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61066423A Pending JPS62222713A (ja) | 1986-03-25 | 1986-03-25 | 遅延用ｃｍｏｓインバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62222713A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01321721A (ja) * | 1988-06-09 | 1989-12-27 | Samsung Electron Co Ltd | 半導体時間遅延素子 |
| JPH02141853A (ja) * | 1988-11-22 | 1990-05-31 | Nec Corp | 入出力回路 |
| US5808505A (en) * | 1993-05-25 | 1998-09-15 | Nec Corporation | Substrate biasing circuit having controllable ring oscillator |
-
1986
- 1986-03-25 JP JP61066423A patent/JPS62222713A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01321721A (ja) * | 1988-06-09 | 1989-12-27 | Samsung Electron Co Ltd | 半導体時間遅延素子 |
| JPH02141853A (ja) * | 1988-11-22 | 1990-05-31 | Nec Corp | 入出力回路 |
| US5808505A (en) * | 1993-05-25 | 1998-09-15 | Nec Corporation | Substrate biasing circuit having controllable ring oscillator |
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