JPH01290255A

JPH01290255A - 半導体記憶装置およびその製造方法

Info

Publication number: JPH01290255A
Application number: JP63119201A
Authority: JP
Inventors: Akira Kurosawa; 黒澤　景; Hidehiro Watanabe; 秀弘渡辺
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-05-18
Filing date: 1988-05-18
Publication date: 1989-11-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は、半導体記憶装置に係り、特に積層型キャパシ
タ・セル構造のダイナミック型ＲＡＭ（ＤＲＡＭ）の構
造および製造方法に関する。

（従来の技術）ＤＲＡＭは高集積化の一途を辿り、それに伴ってキャパ
シタ面積が減少して、メモリ内容の誤読出しや放射線に
よるデータ破壊等が大きい問題になっている。この様な
問題を解決するため、キャパシタに様々な構造を持たせ
る提案がなされている。その一つが積層型キャパシタ・
セル構造である。これは、素子分離された半導体基板上
に先ずＭＯＳトランジスタを形成し、その上を絶縁膜で
覆ってこれにコンタクト孔を開け、ＭＯ３Ｉ−ランジス
タのソースまたはドレイン拡散層にコンタクトする下部
キャパシタ電極を形成し、更にキャパシタ絶縁膜を介し
て上部キャパシタ電極を形成して、メモリセルを構成す
る。

このように積層型キャパシタ・セルでは。

ＭＯＳトランジスタが形成された上に層間絶縁膜を介し
てキャパシタが形成されるため１通常下部キャパシタの
加工を容易にするためにその下の層間絶縁膜表面をでき
る限り滑らかにすることが行われる。具体的な方法とし
ては例えば１層間絶縁膜にＣＶＤＳｉＯ２膜を用いた場
合、９００℃程度のＰＯＣＲ３ガス中で３００分程の熱
処理を行うことにより２表面をリンガラス化する方法が
ある。これにより、（ＶＤＳｉ０２膜表面が一部流動を
起こして滑らかになる。その後、フッ酸系のエツチング
液で１分程度表面のリンガラス膜をエツチングすること
により、滑らかな表面形状が得られる。こうして滑らか
な表面形状を得た後、そのＣＶ　Ｄ　Ｓ　ｉ　Ｏ２膜に
コンタクト孔を開けて、下部キャパシタ電極、キャパシ
タ絶縁膜そして上部キャパシタ電極を順次形成する。

しかしながらこの様な従来の方法では２次のような問題
が生じる。第１に１層間絶縁膜であるＣＶＤ５ｉＯｚ膜
をリンガラス化して流動化させた場合、その後にフッ酸
系のエツチング液例えばフッ化アンモニウムなどの緩衝
フッ酸により１０００人程度０表面剥離を行うが、この
とき５ｉ０２膜の脆弱な部分が深くエツチングされてピ
ンホールが発生する。そうするとこの後コンタクト孔を
開けてキャパシタを積層形成した時に。

既に形成されているＭＯＳトランジスタのゲート電極と
下部キャパシタ電極の間で短絡事故やリーク電流の増大
をもたらす。第２に１層間絶縁膜としてのＣＶＤ５ｉ０
２膜にコンタクト孔を開けた後、キャパシタ電極を形成
する前に、希フッ酸処理を行ってコンタクト孔に露出し
た基板表面に形成される自然酸化膜を除去することが行
われるが。

このときにもＣＶＤ５ｉ０２膜の脆弱な部分が深くエツ
チングされてピンホールが形成される。これも、キャパ
シタ電極とＭＯＳトランジスタのゲート電極短絡事故や
リーク電流増大の原因となる。

（発明が解決しようとする課題）以上のように従来の積層型キャパシタ・セル構造のＤＲ
ＡＭの製造法では、ＭＯＳトランジスタのゲート電極と
ＭＯＳトランジスタ上に積層されるキャパシタの短絡事
故が発生し易く、製品の歩留りおよび信頼性を低下させ
る。という問題があった。

本発明は、この様な問題を解決した積層型キャパシタ・
セル構造のＤＲＡＭとその製造方法を提供することを目
的とする。

［発明の構成］（課題を解決するための手段）本発明にかかるＤＲＡＭは、ＭＯＳトランジスタの上に
絶縁膜を介してキャパシタが積層され。

下部キャパシタ電極が絶縁膜に開けられたコンタクト孔
を介してＭＯＳトランジスタのソースまたはドレイン拡
散層にコンタクトする積層型キャノぐシタ・セル構造を
基本とし、その下部キヤ、＜シタ電極下の絶縁膜上コン
タクト孔の外側に下地膜を有することを特徴とする。下
地膜は例えば、下部キャパシタ電極と同じ導体膜により
下部キャパシタ電極と同時にパターン形成されて下部キ
ャパシタ電極の一部となる。または下地膜として、前記
絶縁膜とは異種の絶縁膜が用いられる。

本発明のＤＲＡＭを製造する第１の方法は。

ＭＯＳトランジスタが形成された基板上を第１の絶縁膜
で覆い、これにコンタクト孔を開ける前に下部キャパシ
タ電極の一部となる第１の導体膜を積層形成し、これら
第１の絶縁膜と第１の導体膜の積層膜にコンタクト孔を
開けて、ＭＯＳトランジスタのソースまたはドレイン拡
散層とコンタクトする下部キャパシタ電極の残部となる
第２の導体膜を形成する。そして第１および第２の導体
膜を同時にバターニングして下部キャパシタ電極を形成
し、この上にキャパシタ絶縁膜を介して第３の導体膜に
より上部キャパシタ電極を形成する。

この後、全面を第２の絶縁膜で覆い、コンタクト孔を開
けてＭＯＳトランジスタのドレインまたはソース拡散層
にコンタクトするビット線を形成する。

本発明の第２の方法は２Ｍ０Ｓトランジスタが形成され
た基板上を第１の絶縁膜で覆い、これにコンタクト孔を
開ける前に更に第２の絶縁膜を積層形成し、これら第１
の絶縁膜と第１の絶縁膜の積層膜にコンタクト孔を開け
て、ＭＯＳトランジスタのソースまたはドレイン拡散層
とコンタクトする下部キャパシタ電極を形成する。そし
て下部キャパシタ電極上にキャパシタ絶縁膜を介して上
部キャパシタ電極を形成する。この後、全面を第３の絶
縁膜で覆い、コンタクト孔を開けてＭＯＳトランジスタ
のドレインまたはソース拡散層にコンタクトするビット
線を形成する。

（作用）本発明の積層型キャパシタ・セル構造では。

キャパシタの下地に層間絶縁膜として本来ある絶縁膜と
別に下地膜を有するから、キャパシタ形成前の各種処理
等により絶縁膜にピンホールが形成されている場合にも
、それによる短絡事故やリーク電流増大を防止すること
ができる。特に下地膜として、下部キャパシタ電極と同
じ導体膜を用いて下部キャパシタ電極と同じパターンに
形成すれば、下部キャパシタ電極の厚みが実質的に厚い
ものとなる。従って上部キャパシタ電極をこの下部キャ
パシタ電極の上面および側面に対向するように形成する
ことにより、側面での面積を稼ぐことができ、大きいキ
ャパシタ容量を得ることができる。

また本発明の第１の方法によれば、ＭＯＳトランジスタ
が形成された基板上に居間絶縁膜としての第１の絶縁膜
を形成した後、こけにコンタクト孔を開ける前にキャパ
シタ電極の一部となる第１の導体膜を重ねる。従ってこ
の第１の導体膜により、コンタクト孔形成後の希フッ酸
処理による層間絶縁膜のエツチングが防止される。この
結果。

キャパシタ電極とＭＯＳトランジスタのゲート電極間短
絡事故やリーク電流増大を防止することができる。また
この第１の方法によれば、下部キャパシタ電極は２層の
導体膜の積層膜により厚く構成されるから、これをパタ
ーン形成した時に側面にできるキャパシタ面積が大きく
なり、大きいセル容量を得ることができる。

第２の方法によれば１層間絶縁膜となる第１の絶縁膜形
成後、コンタクト孔形成前に第２の絶縁膜を堆積するか
ら、平滑化のためのフッ酸処理により第１の絶縁膜にピ
ンホールが形成されたとしても、第２の絶縁膜によりそ
れが埋められ、従ってキャパシタ電極とＭＯＳトランジ
スタのゲート電極間の短絡事故を防止することができる
。特に第１の絶縁膜と第２の絶縁膜を異種材料膜とすれ
ば、コンタクト孔形成後の希フッ酸処理で第１の絶縁膜
のエツチングを効果的に防止することができる。例えば
、第１の絶縁膜にＣＶ　Ｄ　Ｓ　ｉ　Ｏ２膜を用い、第
２の絶縁膜にＣＶＳｉ３Ｎ４膜を用いることにより、こ
の様な効果が期待できる。

（実施例）以下１本発明の実施例を図面を参照して説明する。

第１図（ａ）（ｂ）は９本発明の一実施例のＤＲＡＭセ
ル構造を示す平面図とそのＡ−Ａ’断面図である。第２
図（ａ）〜（ｆ）は、この構造を得る第１の方法による
ＤＲＡＭセル製造工程を示す断面図である。このＤＲＡ
Ｍセルを製造工程に従って説明すると、第２図（ａ）に
示すように。

ｐ型シリコン基板１に例えば選択酸化法により素子分離
酸化膜２を形成する。次いで、第２図（ｂ）に示すよう
に、熱酸化によるゲート酸化膜３を１５０人程変形成し
、第１層多結晶シリコン膜の堆積、バターニングにより
ゲート電極４（４，。

４□）を形成し、不純物のイオン注入によりソース、ド
レイン拡散層であるｎ型ｉ５＋、５２を形成する。これ
により、メモリセルのＭｏＳトランジスタが得られる。

ゲート電極４は、第２図に示したようにメモリセル配列
の一方向に連続的に配設されて、ワード線となる。この
後第２図（Ｃ）に示すように、ＷＪ：１間絶縁膜となる
（ＶＤＳｉ０２Ｓ（第１の絶縁膜）６を全面に堆積し１
次いで全面に下部キャパシタ電極の一部となる第１の導
体膜として第２層多結晶シリコン膜７１を３０００人程
度堆積する。その後第２図（ｄ）に示すように、キャパ
シタ電極をｎ型層５、にコンタクトさせるためのコンタ
クト孔を開口し、希フッ酸処理を行って下部キャパシタ
電極の残部となる第２の導体膜として第３層多結晶シリ
コン膜７２を全面に堆積する。そしてこれらの多結晶シ
リコン膜７、．７２の積層膜をバターニングして、第２
図（ｅ）に示すように下部キャパシタ電極７を形成する
。その後第２図（ｆ）に示すように、熱酸化により下部
キャパシタ電極７表面にキャパシタ絶縁膜８を形成し、
キャパシタを構成するための第３の導体膜としての第４
層多結晶シリコン膜を堆積し、これをパターニングして
下部キャパシタ電極７を覆うように上部キャパシタ電極
９を形成する。最後に全面をＣＶ　Ｄ　Ｓ　ｉ　０２膜
１０（第２の絶縁膜）で覆い、これにコンタクト孔を開
けて希フッ酸処理を行い、ｎ型層５２にコンタクトする
ビット線１１を形成して完成する。

この実施例によれば、ＭＯＳ）ランジスタが形成された
基板上の層間絶縁膜であるＣＶＤ５　ｉ　０２膜６にコ
ンタクト孔を開口する前に、キャパシタ電極の一部とな
る多結晶シリコン膜７１を予め形成している。従ってコ
ンタクト孔開口後の希フッ酸処理の際にこの多結晶シリ
コン膜７、がマスクとなってＣＶＤＳｉＯ２膜６のエツ
チングが防止され、ピンホールの発生が防止される。こ
の結果信頼性の高いＤＲＡＭが得られる。

また下部キャパシタ電極には二層の多結晶シリコン膜７
．，７２の積層膜を用いているがら、その厚みによりこ
れをパターン形成した時の側面のキャパシタ面積を稼ぐ
ことができ、大きいキャパシタ容量を得ることができる
。例えば二層の多結晶シリコン膜の厚みを等しいとすれ
ば、側面の面積を単層の場合の２倍にすることができ、
全体としてセル容量を１，３〜１．４倍程度にすること
ができる。

第３図（ａ）〜（ｆ）は、第２の方法による実施例のＤ
ＲＡＭセルの製造工程を示す断面図である。第３図（ａ
）に示すように、ｐ型シリコン基板２１に素子分離酸化
膜２２を形成し１次いで第３図（ｂ）に示すようにゲー
ト絶縁膜２３を介してゲート電極２４を形成し、不純物
のイオン注入によりソース、ドレイン拡散層であるｎ型
層２５を形成する。その後第３図（ｃ）に示すように全
面にＣＶＤ５ｉ０２膜（第１の絶縁膜）２６を堆積する
。モして２００ｇガス雰囲気中で熱処理し、緩衝フッ酸
液で１分程度エツチングしてＣＶＳｉＯ２膜２６の表面
を僅かにエツチングして１表面を滑らかにする。次いで
第３図（ｄ）に示すように全面にＣＶＤ５　ｔ３Ｎ４膜
（第２の絶縁膜）２７を２００人程変形積する。その後
５ｉ０２膜２６とＳｉ３Ｎ４膜２７の積層膜を選択エツ
チングして、第３図（ｅ）に示すようにｎ型層２５１に
対するコンタクト孔を形成する。そして希フッ酸処理を
行った後、第３図（ｆ）に示すように、第２層多結晶シ
リコン膜による下部キャパシタ電極２８を形成し、熱酸
化によるキャパシタ絶縁膜２９を形成した後第３層多結
晶シリコン膜による上部キャパシタ電極３０を形成する
。

最後に全面をＣＶ　Ｄ　Ｓ　ｉ　Ｏ２膜（第３の絶縁膜
）３１で覆い、コンタクト孔を開けてビット線３２を配
設する。

この実施例によれば、ＭＯＳトランジスタが形成された
基板上を覆う層間絶縁膜としてのＣＶＤ５ｉ０２膜２６
にコンタクト孔を形成する前に、その表面を更にＣＶＤ
５　ｉ３　Ｎ４膜２７で覆っている。従って平坦化処理
やコンタクト孔形成後のフッ酸処理による層間絶縁膜で
のピンホール発生を防止することができ、信頼性および
歩留りの高い積層キャパシタ・セル構造のＤＲＡＭを得
ることができる。

なお第３図の実施例では、第１の絶縁膜をＣＶＤ５ｉ０
２膜とし、これを保護するための第２の絶縁膜をＣＶＤ
５　ｉ３　Ｎ４膜としたが、これはエツチング特性の異
なる異種材料の組合わせにより効果的に層間絶縁膜の不
要なエツチングを防止できるためである。他の絶縁膜材
料の組合わせを適当に選ぶこともできる。またこれら第
１．第２の絶縁膜に同種の材料を用いた場合にも１本発
明の効果が得られる。即ち第１の絶縁膜に対して平坦化
処理を施してピンホールが形成されたとしても、コンタ
クト孔形成前に更に同じ材料からなる第２の絶縁膜を堆
積することによって、ピンホールに起因する短絡事故や
リーク電流増大を防止することができるからである。

［発明の効果］以上述べたように本発明によれば、ＭＯＳトランジスタ
のゲート電極とこの上に積層され条キャパシタ電極との
間の短絡事故やリーク電流増大を効果的に防止して、信
頼性および歩留り向上を図った積層型キャパシタ構造の
ＤＲＡＭを得ることができる。また、下部キャパシタ電
極下に設ける下地膜として導体膜を用いてこれを下部キ
ャパシタ電極と同じにパターン形成すれば、ピンホール
の影響を防止できるのみならず、キャパシタ容量を効果
的に増大させることができ、有用である。

【図面の簡単な説明】

第１図（ａ）（ｂ）は１本発明の一実施例のＤＲＡＭ構
造を示す平面図とそのＡ−Ａ’断面図。第２図（ａ）〜（ｆ）は、そのメモリセル製造工程を示
す断面図、第３図（ａ）〜（ｆ）は第２の方法による実
施例のメモリセル製造工程を示す断面図である。１・・・ｐ型シヘリコン基板、２・・・素子分離酸化膜
、３・・・ゲート絶縁膜、４・・・ゲート電極。５・・・ｎ型層（ソース、ドレイン拡散層）。６・・・ＣＶ　Ｄ　Ｓ　ｉ　Ｏ２膜（第１の絶縁膜）。７１・・・第１の導体膜（第２層多結晶シリコン膜）。７３・・・第２の導体膜（第３層多結晶シリコン膜）。７・・・下部キャパシタ電極、８・・・キャパシタ絶縁
膜。９・・・上部キャパシタ電極（第３の導体膜、第４層多
結晶シリコン膜）、１０・・・ＣＶＤ５ｉ０２膜（第２
の絶縁膜）、１１・・・ビット線、２１・・・ｐ型シリ
コン基板、２２・・・素子分離酸化膜。２３・・・ゲート絶縁膜、２４・・・ゲート電極。２５・・・ｎ型層（ソース、ドレイン拡散層）。２６・・・ＣＶＤ５ｉ０２膜（第１の絶縁膜）。２７−ＣＶ　Ｄ　Ｓ　ｉ　３　Ｎ　４膜（第２の絶１！
膜）。２８・・・下部キャパシタ電極（第２層多結晶シリコン
膜）、２９・・・キャパシタ絶縁膜、３０・・・上部キ
ャパシタ電極（第３層多結晶シリコン膜）。３１−ＣＶ　Ｄ　Ｓ　ｉ　Ｏ２膜（第３の絶縁１）。３２・・・ビット線。出願人代理人　弁理士　鈴江武彦

Claims

【特許請求の範囲】

（１）半導体基板に形成されたＭＯＳトランジスタと、
このＭＯＳトランジスタが形成された基板上に絶縁膜を
介して積層され、絶縁膜に開けたコンタクト孔を介して
下部キャパシタ電極がＭＯＳトランジスタのソースまた
はドレイン拡散層にコンタクトするキャパシタとからな
るメモリセルを有する半導体記憶装置において、前記下
部キャパシタ電極下の絶縁膜上の前記コンタクト孔の外
側に下地膜を有することを特徴とする半導体記憶装置。
（２）前記下地膜が導体膜であり、下部キャパシタ電極
と同時にパターン形成されて下部キャパシタ電極の一部
となる請求項１記載の半導体記憶装置。
（３）前記下地膜が前記絶縁膜とは異種材料の絶縁膜で
ある請求項１記載の半導体記憶装置。
（４）ＭＯＳトランジスタとキャパシタによりメモリセ
ルを構成する半導体記憶装置の製造方法であって、素子
分離領域が形成された半導体基板にＭＯＳトランジスタ
を形成する工程と、ＭＯＳトランジスタが形成された基
板上を第１の絶縁膜で覆い、続いて下部キャパシタ電極
の一部となる第１の導体膜を積層形成する工程と、これ
ら第１の絶縁膜と第１の導体膜の積層膜にコンタクト孔
を開けて、ＭＯＳトランジスタのソースまたはドレイン
拡散層にコンタクトして下部キャパシタ電極の残部とな
る第２の導体膜を堆積する工程と、第１および第２の導
体膜を同時にパターン形成して下部キャパシタ電極を形
成する工程と、形成された下部キャパシタ電極表面にキ
ャパシタ絶縁膜を介して第３の導体膜からなる上部キャ
パシタ電極を形成する工程と、上部キャパシタ電極が形
成された基板上を第２の絶縁膜で覆い、これにコンタク
ト孔を開けてＭＯＳトランジスタのドレインまたはソー
ス拡散層にコンタクトするビット線を形成する工程とを
有することを特徴とする半導体記憶装置の製造方法。
（５）ＭＯＳトランジスタとキャパシタによりメモリセ
ルを構成する半導体記憶装置の製造方法であって、素子
分離領域が形成された半導体基板にＭＯＳトランジスタ
を形成する工程と、ＭＯＳトランジスタが形成された基
板上を第１の絶縁膜で覆い、続いて第２の絶縁膜を積層
形成する工程と、これら第１および第２の絶縁膜の積層
膜にコンタクト孔を開けてＭＯＳトランジスタのソース
またはドレイン拡散層にコンタクトする下部キャパシタ
電極を形成する工程と、形成された下部キャパシタ電極
表面にキャパシタ絶縁膜を介して上部キャパシタ電極を
形成する工程と、上部キャパシタ電極が形成された基板
上を第３の絶縁膜で覆い、これにコンタクト孔を開けて
ＭＯＳトランジスタのドレインまたはソース拡散層にコ
ンタクトするビット線を形成する工程とを有することを
特徴とする半導体記憶装置の製造方法。
（６）第２の絶縁膜は第１の絶縁膜とは異種材料からな
る請求項５記載の半導体記憶装置の製造方法。