JPH11297965A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- JPH11297965A JPH11297965A JP10363219A JP36321998A JPH11297965A JP H11297965 A JPH11297965 A JP H11297965A JP 10363219 A JP10363219 A JP 10363219A JP 36321998 A JP36321998 A JP 36321998A JP H11297965 A JPH11297965 A JP H11297965A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 151
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 239000003990 capacitor Substances 0.000 claims abstract description 50
- 238000002955 isolation Methods 0.000 claims description 74
- 238000003860 storage Methods 0.000 claims description 72
- 238000000034 method Methods 0.000 claims description 38
- 238000005530 etching Methods 0.000 claims description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 229920005591 polysilicon Polymers 0.000 claims description 24
- 125000006850 spacer group Chemical group 0.000 claims description 22
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 238000005498 polishing Methods 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 5
- 239000012212 insulator Substances 0.000 abstract description 2
- 238000000206 photolithography Methods 0.000 description 11
- 239000012535 impurity Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 235000011007 phosphoric acid Nutrition 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/907—Folded bit line dram configuration
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 シリコンオンインシュレータ（ＳＯＩ）構造
を用いた半導体メモリ装置及びその製造方法を提供す
る。 【解決手段】 本発明の半導体メモリ装置においては、
半導体基板の上部に絶縁層を介在して形成され、アクテ
ィブ領域（半導体層）は、斜めに配置された素子分離層
１０２によって、隣接するアクティブ領域間で比較した
ときにビットライン方向にゲート１２２のピッチ分ずれ
て隔離される。また、前記半導体層に形成されたトラン
ジスタのアクティブ領域を一つずつ飛ばして対応するト
ランジスタのドレイン領域に接続する第１ビットライン
１３４を形成した後、前記第１ビットラインに対して相
異なる高さで隣接して前記第１ビットラインと接続され
ていないアクティブ領域のドレイン領域に接続される第
２ビットライン１４０が形成される。埋め込み型のキャ
パシタと、以上のような２層ビットライン構造を適用す
ることにより、単位セルの面積従来に比べて縮小でき、
集積度を大幅に向上させることができる。
を用いた半導体メモリ装置及びその製造方法を提供す
る。 【解決手段】 本発明の半導体メモリ装置においては、
半導体基板の上部に絶縁層を介在して形成され、アクテ
ィブ領域（半導体層）は、斜めに配置された素子分離層
１０２によって、隣接するアクティブ領域間で比較した
ときにビットライン方向にゲート１２２のピッチ分ずれ
て隔離される。また、前記半導体層に形成されたトラン
ジスタのアクティブ領域を一つずつ飛ばして対応するト
ランジスタのドレイン領域に接続する第１ビットライン
１３４を形成した後、前記第１ビットラインに対して相
異なる高さで隣接して前記第１ビットラインと接続され
ていないアクティブ領域のドレイン領域に接続される第
２ビットライン１４０が形成される。埋め込み型のキャ
パシタと、以上のような２層ビットライン構造を適用す
ることにより、単位セルの面積従来に比べて縮小でき、
集積度を大幅に向上させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置及
びその製造方法に係り、より詳しくは、シリコンオンイ
ンシュレータ（SILICON-ON INSULATOR：以下、ＳＯＩと
称する）構造を用いたダイナミックランダムアクセスメ
モリ（Dynamic Random Access memory：以下、ＤＲＡＭ
という）装置及びその製造方法に関する。
びその製造方法に係り、より詳しくは、シリコンオンイ
ンシュレータ（SILICON-ON INSULATOR：以下、ＳＯＩと
称する）構造を用いたダイナミックランダムアクセスメ
モリ（Dynamic Random Access memory：以下、ＤＲＡＭ
という）装置及びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭのような半導体メモリ装置は、
多数のメモリセルがＸ方向およびＹ方向に規則的に配列
されたメモリセルアレーと、そのメモリセルアレーの周
辺に形成されてセルを制御するための周辺回路部とから
構成される。各々のメモリセルはワードラインと呼ばれ
る行方向信号線とビットラインと呼ばれる列方向信号線
の両方向を選択することにより選択することができる。
多数のメモリセルがＸ方向およびＹ方向に規則的に配列
されたメモリセルアレーと、そのメモリセルアレーの周
辺に形成されてセルを制御するための周辺回路部とから
構成される。各々のメモリセルはワードラインと呼ばれ
る行方向信号線とビットラインと呼ばれる列方向信号線
の両方向を選択することにより選択することができる。
【０００３】また、ＤＲＡＭ装置は、複数の入力端子及
び複数の出力端子を有する列デコーダ（row decoder）
及び行デコーダ（column decoder）を備え、各々のビッ
トラインに連結されてメモリセルから読み出された信号
を増幅させるためのセンスアンプを備える。前記センス
アンプとしては、ＤＲＡＭ装置の大容量化及び高集積化
によって、同一の方向を向くように配置された一対のビ
ットライン（ＢＬ，ＢＬ）がセンスアンプに接続され、
センスアンプによって、この二つのビットラインの電圧
差を増幅する方式である「折りたたみビットライン型の
センスアンプ（folded bitline type sense amp）」が
用いられている。上述した構造のセンスアンプを用いる
場合にはワードラインが一対のビットラインを同一に横
切るので、高レベルのビットラインではアクティブ領域
の上部にワードラインが配置され、低レベルのビットラ
インではフィールド領域の上部にワードラインが配置さ
れる。このようなレイアウト構造によれば、単位セルの
面積が８Ｆ２（ここでは、Ｆはデザインルール）とな
る。
び複数の出力端子を有する列デコーダ（row decoder）
及び行デコーダ（column decoder）を備え、各々のビッ
トラインに連結されてメモリセルから読み出された信号
を増幅させるためのセンスアンプを備える。前記センス
アンプとしては、ＤＲＡＭ装置の大容量化及び高集積化
によって、同一の方向を向くように配置された一対のビ
ットライン（ＢＬ，ＢＬ）がセンスアンプに接続され、
センスアンプによって、この二つのビットラインの電圧
差を増幅する方式である「折りたたみビットライン型の
センスアンプ（folded bitline type sense amp）」が
用いられている。上述した構造のセンスアンプを用いる
場合にはワードラインが一対のビットラインを同一に横
切るので、高レベルのビットラインではアクティブ領域
の上部にワードラインが配置され、低レベルのビットラ
インではフィールド領域の上部にワードラインが配置さ
れる。このようなレイアウト構造によれば、単位セルの
面積が８Ｆ２（ここでは、Ｆはデザインルール）とな
る。
【０００４】一方、ＤＲＡＭ装置の集積度の増加に伴っ
て、単位セルの面積の縮小が求められる。しかしなが
ら、フォトリソグラフィー工程（の限界及び素子の電気
的な特性の劣化などにより単位セルのデザインルールを
縮小することは難しくなっている。したがって、セルの
レイアウト又はセンシング方法などを変更することによ
って、同一のデザインルールの枠内で単位セルの面積を
縮小しようとする試みがなされている。その代表的な例
としては、基準ビットラインを信号ビットラインと一対
として構成せず、セルブロックのエッジに固定させる開
放ビットライン構造がある。これは、単位セルの面積を
６Ｆ２まで縮小することはできるが、雑音の増加により
センシングマージンが減少するなどの問題により実際の
工程には適用しにくい。
て、単位セルの面積の縮小が求められる。しかしなが
ら、フォトリソグラフィー工程（の限界及び素子の電気
的な特性の劣化などにより単位セルのデザインルールを
縮小することは難しくなっている。したがって、セルの
レイアウト又はセンシング方法などを変更することによ
って、同一のデザインルールの枠内で単位セルの面積を
縮小しようとする試みがなされている。その代表的な例
としては、基準ビットラインを信号ビットラインと一対
として構成せず、セルブロックのエッジに固定させる開
放ビットライン構造がある。これは、単位セルの面積を
６Ｆ２まで縮小することはできるが、雑音の増加により
センシングマージンが減少するなどの問題により実際の
工程には適用しにくい。
【０００５】そこで、最近では単位セルの面積を縮小す
るためにＳＯＩ基板を用いて前記ＳＯＩ基板の両側に素
子を分散配置する構造が脚光を浴びている。このような
ＳＯＩ技術は絶縁基板の上部に支持されている各々のシ
リコンアイランド（siliconisland）内にアクティブ素
子を形成することにより、素子間の相互分離を達成する
技術である。したがって、バルクシリコン構造に比べて
ＳＯＩ構造は優れた集積度を提供するのみならず、工程
の数を減少させるという長所もある。このようにＳＯＩ
基板の上部に形成されたアクティブ素子をＳＯＩ素子と
いうが、このＳＯＩ素子はバルクシリコン素子に比べて
寄生キャパシタンスを大幅に減少させるので、回路動作
の高速化および電力消耗率の低減が可能になる。
るためにＳＯＩ基板を用いて前記ＳＯＩ基板の両側に素
子を分散配置する構造が脚光を浴びている。このような
ＳＯＩ技術は絶縁基板の上部に支持されている各々のシ
リコンアイランド（siliconisland）内にアクティブ素
子を形成することにより、素子間の相互分離を達成する
技術である。したがって、バルクシリコン構造に比べて
ＳＯＩ構造は優れた集積度を提供するのみならず、工程
の数を減少させるという長所もある。このようにＳＯＩ
基板の上部に形成されたアクティブ素子をＳＯＩ素子と
いうが、このＳＯＩ素子はバルクシリコン素子に比べて
寄生キャパシタンスを大幅に減少させるので、回路動作
の高速化および電力消耗率の低減が可能になる。
【０００６】キャパシタがシリコン層の下部に完全に埋
め込まれてメモリセルの面積を最大化するＳＯＩ構造で
形成された従来のＤＲＡＭ装置は米国特許第５，１０
２，８１９号に開示されており、そのレイアウトを図１
及び図２を参照して説明する。
め込まれてメモリセルの面積を最大化するＳＯＩ構造で
形成された従来のＤＲＡＭ装置は米国特許第５，１０
２，８１９号に開示されており、そのレイアウトを図１
及び図２を参照して説明する。
【０００７】図１はＳＯＩ構造を用いた従来のＤＲＡＭ
装置のセルレイアウトを示している。ここで、参照符号
２０（点線表示領域）は一つのアクセストランジスタと
一つの情報貯蔵用のキャパシタとからなる単位セルを示
す。また、参照符号１０はキャパシタのストレージノー
ドを、参照符号５はアクティブ領域として提供される半
導体層を、参照符号８はトランジスタのソース領域とキ
ャパシタのストレージノードとを接続させるためのスト
レージノードコンタクトをそれぞれ示す。参照符号１５
はトランジスタのドレイン領域とビットラインとを接続
させるためのビットラインコンタクトを、参照符号１２
はトランジスタのゲートとして提供されるワードライン
を示す。図中の「Ｆ」はデザインルールを示す。
装置のセルレイアウトを示している。ここで、参照符号
２０（点線表示領域）は一つのアクセストランジスタと
一つの情報貯蔵用のキャパシタとからなる単位セルを示
す。また、参照符号１０はキャパシタのストレージノー
ドを、参照符号５はアクティブ領域として提供される半
導体層を、参照符号８はトランジスタのソース領域とキ
ャパシタのストレージノードとを接続させるためのスト
レージノードコンタクトをそれぞれ示す。参照符号１５
はトランジスタのドレイン領域とビットラインとを接続
させるためのビットラインコンタクトを、参照符号１２
はトランジスタのゲートとして提供されるワードライン
を示す。図中の「Ｆ」はデザインルールを示す。
【０００８】図２は図１におけるＡ−Ａ’線による垂直
断面図である。
断面図である。
【０００９】図２を参照すれば、従来のＤＲＡＭセル
は、半導体基板１と、前記半導体基板１の上部に形成さ
れたキャパシタのプレート電極用の第２ポリシリコン層
２と、前記プレート電極２の表面に形成された第１絶縁
層３と、前記第１絶縁層３を食刻して形成されたリセス
部４と、前記リセス部４内に形成された半導体層５とを
備える。前記半導体基板１、第２ポリシリコン層２、第
１絶縁層３及び半導体層５がＳＯＩ構造を形成する。前
記半導体層５は前記半導体基板１とは別の半導体基板で
形成される。
は、半導体基板１と、前記半導体基板１の上部に形成さ
れたキャパシタのプレート電極用の第２ポリシリコン層
２と、前記プレート電極２の表面に形成された第１絶縁
層３と、前記第１絶縁層３を食刻して形成されたリセス
部４と、前記リセス部４内に形成された半導体層５とを
備える。前記半導体基板１、第２ポリシリコン層２、第
１絶縁層３及び半導体層５がＳＯＩ構造を形成する。前
記半導体層５は前記半導体基板１とは別の半導体基板で
形成される。
【００１０】アクセストランジスタのソース／ドレイン
領域７，６は前記半導体層５内に形成される。前記ドレ
イン領域６は第２絶縁層１４内に形成されたビットライ
ンコンタクト１５を通してビットライン１６に接続さ
れ、前記ソース領域７は第１絶縁層３に形成されたスト
レージノードコンタクト８を通してキャパシタのストレ
ージノード１０に接続される。ここで、参照符号１２は
ゲート酸化膜を示し、参照符号１３はゲートを示す。
領域７，６は前記半導体層５内に形成される。前記ドレ
イン領域６は第２絶縁層１４内に形成されたビットライ
ンコンタクト１５を通してビットライン１６に接続さ
れ、前記ソース領域７は第１絶縁層３に形成されたスト
レージノードコンタクト８を通してキャパシタのストレ
ージノード１０に接続される。ここで、参照符号１２は
ゲート酸化膜を示し、参照符号１３はゲートを示す。
【００１１】各々のキャパシタは対応するアクセストラ
ンジスタの下部に形成される。すなわち、第１ポリシリ
コン層からなるストレージノード１０は前記ソース領域
７の下部に形成され、ストレージノードコンタクト８を
通してソース領域７に接続される。キャパシタの誘電膜
１１は前記ストレージノード１０と第２ポリシリコン層
２との間に形成される。したがって、前記半導体基板
１、第２ポリシリコン層２、誘電膜１１及びストレージ
ノード１０が情報貯蔵用のキャパシタを形成する。前記
半導体基板１と第２ポリシリコン層２はキャパシタのプ
レート電極として作用する。
ンジスタの下部に形成される。すなわち、第１ポリシリ
コン層からなるストレージノード１０は前記ソース領域
７の下部に形成され、ストレージノードコンタクト８を
通してソース領域７に接続される。キャパシタの誘電膜
１１は前記ストレージノード１０と第２ポリシリコン層
２との間に形成される。したがって、前記半導体基板
１、第２ポリシリコン層２、誘電膜１１及びストレージ
ノード１０が情報貯蔵用のキャパシタを形成する。前記
半導体基板１と第２ポリシリコン層２はキャパシタのプ
レート電極として作用する。
【００１２】かかる構造をもつ従来のＤＲＡＭ装置に
「折りたたみビットライン型のセンスアンプ」構造を適
用する場合、ワードライン１２が一対のビットラインを
同一に横切るので、高レベルのビットラインではアクテ
ィブ領域５の上部にワードライン１２が配置され、低レ
ベルのビットラインではフィールド領域１８の上部にワ
ードライン１２が配置される。また、ビットライン１６
は第２絶縁層１４の上部でアクティブ領域５の伸長方向
と同一の方向に伸びるが、１層構造のビットラインを使
用するので、折りたたみビットライン構造をなす一対の
ビットラインは同一の高さ（すなわち、第２絶縁層１４
の厚さに該当する高さ）で隣接するように配列される。
したがって、二つのビットラインの電圧差を適宜に増幅
させるためには、図１に示したように、隣接するアクテ
ィブ領域５の間に「ａ」程度の十分な間隔が確保される
べきなので、このような構造をもつ従来のＤＲＡＭ装置
の単位セル（図１の参照符号２０）の面積は８Ｆ２とな
る。
「折りたたみビットライン型のセンスアンプ」構造を適
用する場合、ワードライン１２が一対のビットラインを
同一に横切るので、高レベルのビットラインではアクテ
ィブ領域５の上部にワードライン１２が配置され、低レ
ベルのビットラインではフィールド領域１８の上部にワ
ードライン１２が配置される。また、ビットライン１６
は第２絶縁層１４の上部でアクティブ領域５の伸長方向
と同一の方向に伸びるが、１層構造のビットラインを使
用するので、折りたたみビットライン構造をなす一対の
ビットラインは同一の高さ（すなわち、第２絶縁層１４
の厚さに該当する高さ）で隣接するように配列される。
したがって、二つのビットラインの電圧差を適宜に増幅
させるためには、図１に示したように、隣接するアクテ
ィブ領域５の間に「ａ」程度の十分な間隔が確保される
べきなので、このような構造をもつ従来のＤＲＡＭ装置
の単位セル（図１の参照符号２０）の面積は８Ｆ２とな
る。
【００１３】
【発明が解決しようとする課題】本発明の目的は、ＳＯ
Ｉ構造を用いた半導体メモリ装置において、埋め込み型
のキャパシタと２層構造のビットラインを適用して単位
セルの面積を縮小して集積度を増加させることのできる
半導体メモリ装置を提供する。
Ｉ構造を用いた半導体メモリ装置において、埋め込み型
のキャパシタと２層構造のビットラインを適用して単位
セルの面積を縮小して集積度を増加させることのできる
半導体メモリ装置を提供する。
【００１４】本発明の他の目的は、前記半導体メモリ装
置の製造に好適な半導体メモリ装置の製造方法を提供す
ることにある。
置の製造に好適な半導体メモリ装置の製造方法を提供す
ることにある。
【００１５】
【課題を解決するための手段】前記目的を達成するため
の本発明は、半導体基板の上部に第１絶縁層を介在して
形成され、アクティブ領域として提供される半導体層
と、前記第１絶縁層の上部に形成され、隣接するアクテ
ィブ領域をビットライン方向にずれて隔離させるように
斜めに配列された素子分離層と、前記半導体層に形成さ
れ、ゲートとソース／ドレイン領域を有するトランジス
タと、前記基板の上に第２絶縁層を介在して設けられ前
記トランジスタの下部に形成された第１電極と該第１電
極の上に誘電膜を介在して該第１電極に対向するように
形成され該第１絶縁層に形成されたストレージノードコ
ンタクトを通して前記トランジスタのソース領域に接続
される第２電極とを含むキャパシタと、前記トランジス
タを含む半導体層の上部に形成され、隣接するアクティ
ブ領域を一つずつ飛ばして対応するトランジスタのドレ
イン領域に接続される第１ビットラインと、前記第１ビ
ットラインに対して相異なる高さで隣接して前記第１ビ
ットラインと接続されていないアクティブ領域のドレイ
ン領域に接続される第２ビットラインとを備えることを
特徴とする半導体メモリ装置を提供する。
の本発明は、半導体基板の上部に第１絶縁層を介在して
形成され、アクティブ領域として提供される半導体層
と、前記第１絶縁層の上部に形成され、隣接するアクテ
ィブ領域をビットライン方向にずれて隔離させるように
斜めに配列された素子分離層と、前記半導体層に形成さ
れ、ゲートとソース／ドレイン領域を有するトランジス
タと、前記基板の上に第２絶縁層を介在して設けられ前
記トランジスタの下部に形成された第１電極と該第１電
極の上に誘電膜を介在して該第１電極に対向するように
形成され該第１絶縁層に形成されたストレージノードコ
ンタクトを通して前記トランジスタのソース領域に接続
される第２電極とを含むキャパシタと、前記トランジス
タを含む半導体層の上部に形成され、隣接するアクティ
ブ領域を一つずつ飛ばして対応するトランジスタのドレ
イン領域に接続される第１ビットラインと、前記第１ビ
ットラインに対して相異なる高さで隣接して前記第１ビ
ットラインと接続されていないアクティブ領域のドレイ
ン領域に接続される第２ビットラインとを備えることを
特徴とする半導体メモリ装置を提供する。
【００１６】望ましくは、前記素子分離層は隣接するア
クティブ領域をビットライン方向に前記ゲートのピッチ
だけずれるように隔離させる。
クティブ領域をビットライン方向に前記ゲートのピッチ
だけずれるように隔離させる。
【００１７】また前記半導体メモリ装置は隣接する第１
ビットライン及び隣接する第２ビットラインをそれぞれ
一対のビットラインでセンシングする折りたたみ（fold
ed）ビットライン型のセンスアンプ構造を有することが
望ましい。
ビットライン及び隣接する第２ビットラインをそれぞれ
一対のビットラインでセンシングする折りたたみ（fold
ed）ビットライン型のセンスアンプ構造を有することが
望ましい。
【００１８】望ましくは、隣接するアクティブ領域を一
つずつ飛ばして対応するトランジスタのドレイン領域を
露出させる第１ビットラインコンタクトを有し前記トラ
ンジスタを含む半導体層と前記第１ビットラインとの間
に形成された第３絶縁層と、前記第１ビットラインコン
タクトが形成されていないアクティブ領域のドレイン領
域を露出させる第２ビットラインコンタクトを有し前記
第１ビットラインと第２ビットラインとの間に形成され
た第４絶縁層とをさらに備える。
つずつ飛ばして対応するトランジスタのドレイン領域を
露出させる第１ビットラインコンタクトを有し前記トラ
ンジスタを含む半導体層と前記第１ビットラインとの間
に形成された第３絶縁層と、前記第１ビットラインコン
タクトが形成されていないアクティブ領域のドレイン領
域を露出させる第２ビットラインコンタクトを有し前記
第１ビットラインと第２ビットラインとの間に形成され
た第４絶縁層とをさらに備える。
【００１９】望ましくは、前記ストレージノードコンタ
クトは前記素子分離層の下部と、アクティブ領域の下部
とにかけて形成される。
クトは前記素子分離層の下部と、アクティブ領域の下部
とにかけて形成される。
【００２０】また、隣接するアクティブ領域を隔離させ
るために前記半導体層の上部に形成され前記ビットライ
ンに沿い伸びるライン型のトレンチ素子分離領域をさら
に備えることが望ましい。
るために前記半導体層の上部に形成され前記ビットライ
ンに沿い伸びるライン型のトレンチ素子分離領域をさら
に備えることが望ましい。
【００２１】また、本発明の目的を達成するための本発
明は、半導体基板の上部に第１絶縁層を介在して形成さ
れ、アクティブ領域として提供される半導体層と、前記
第１絶縁層の上部に形成され、隣接するアクティブ領域
をビットライン方向にずれて隔離させるように斜めに配
列された素子分離層と、前記半導体層に形成され、ゲー
トとソース／ドレイン領域を有するトランジスタと、前
記基板との間に第２絶縁層を介在して設けられ前記トラ
ンジスタの下部に形成される第１電極と、前記第１電極
との間に誘電膜を介在して前記第１電極に対向するよう
に形成され、該第１絶縁層に形成されたストレージノー
ドコンタクトを通して前記トランジスタのソース領域に
接続される第２電極とを含むキャパシタと、前記トラン
ジスタを含む半導体層の上部に形成され、隣接するアク
ティブ領域を一つずつ飛ばして対応するトランジスタの
ドレイン領域に接続される第１ビットラインと、前記第
１ビットラインに対して相異なる高さで隣接して前記第
１ビットラインと接続されていないアクティブ領域のド
レイン領域に接続される第２ビットラインとを備え、前
記トランジスタのソース領域に接続される前記第２電極
は前記素子分離層と同一の方向に配列されることを特徴
とする半導体メモリ装置を提供する。
明は、半導体基板の上部に第１絶縁層を介在して形成さ
れ、アクティブ領域として提供される半導体層と、前記
第１絶縁層の上部に形成され、隣接するアクティブ領域
をビットライン方向にずれて隔離させるように斜めに配
列された素子分離層と、前記半導体層に形成され、ゲー
トとソース／ドレイン領域を有するトランジスタと、前
記基板との間に第２絶縁層を介在して設けられ前記トラ
ンジスタの下部に形成される第１電極と、前記第１電極
との間に誘電膜を介在して前記第１電極に対向するよう
に形成され、該第１絶縁層に形成されたストレージノー
ドコンタクトを通して前記トランジスタのソース領域に
接続される第２電極とを含むキャパシタと、前記トラン
ジスタを含む半導体層の上部に形成され、隣接するアク
ティブ領域を一つずつ飛ばして対応するトランジスタの
ドレイン領域に接続される第１ビットラインと、前記第
１ビットラインに対して相異なる高さで隣接して前記第
１ビットラインと接続されていないアクティブ領域のド
レイン領域に接続される第２ビットラインとを備え、前
記トランジスタのソース領域に接続される前記第２電極
は前記素子分離層と同一の方向に配列されることを特徴
とする半導体メモリ装置を提供する。
【００２２】望ましくは、前記ストレージノードコンタ
クトは前記素子分離層の下部と，アクティブ領域の下部
と、前記素子分離層の上部に形成されるトランジスタの
下部とにかけて形成される。
クトは前記素子分離層の下部と，アクティブ領域の下部
と、前記素子分離層の上部に形成されるトランジスタの
下部とにかけて形成される。
【００２３】前記他の目的を達成するための本発明は、
第１半導体基板の上部に素子分離層を隣接するアクティ
ブ領域がビットライン方向にずれて隔離されるように斜
めに配列して形成する段階と、前記結果物の上部に第１
絶縁層を積層し、これを食刻して前記第１半導体基板の
所定部位を露出させるストレージノードコンタクトを形
成する段階と、前記第１絶縁層の上部にキャパシタのス
トレージノード、誘電膜及びプレート電極を順次に積層
してキャパシタを形成する段階と、前記プレート電極の
上部に第２絶縁層を形成し、前記第２絶縁層の上部に第
２半導体基板をボンディングする段階と、前記結果物を
上下逆にした後、前記第１半導体基板の背面を研摩して
アクティブ領域として提供される半導体層を形成する段
階と、前記半導体層にゲート、ドレイン領域と、ストレ
ージノードコンタクトを通してキャパシタのストレージ
ノードに接続されるソース領域とを有するトランジスタ
を形成する段階と、前記結果物の上部に隣接するアクテ
ィブ領域を一つずつ飛ばして対応するトランジスタのド
レイン領域に接続される第１ビットラインを形成する段
階と、前記第１ビットラインの上部に前記第１ビットラ
インと接続されていないアクティブ領域のドレイン領域
に接続される第２ビットラインを形成する段階とを備え
ることを特徴とする半導体メモリ装置の製造方法を提供
する。
第１半導体基板の上部に素子分離層を隣接するアクティ
ブ領域がビットライン方向にずれて隔離されるように斜
めに配列して形成する段階と、前記結果物の上部に第１
絶縁層を積層し、これを食刻して前記第１半導体基板の
所定部位を露出させるストレージノードコンタクトを形
成する段階と、前記第１絶縁層の上部にキャパシタのス
トレージノード、誘電膜及びプレート電極を順次に積層
してキャパシタを形成する段階と、前記プレート電極の
上部に第２絶縁層を形成し、前記第２絶縁層の上部に第
２半導体基板をボンディングする段階と、前記結果物を
上下逆にした後、前記第１半導体基板の背面を研摩して
アクティブ領域として提供される半導体層を形成する段
階と、前記半導体層にゲート、ドレイン領域と、ストレ
ージノードコンタクトを通してキャパシタのストレージ
ノードに接続されるソース領域とを有するトランジスタ
を形成する段階と、前記結果物の上部に隣接するアクテ
ィブ領域を一つずつ飛ばして対応するトランジスタのド
レイン領域に接続される第１ビットラインを形成する段
階と、前記第１ビットラインの上部に前記第１ビットラ
インと接続されていないアクティブ領域のドレイン領域
に接続される第２ビットラインを形成する段階とを備え
ることを特徴とする半導体メモリ装置の製造方法を提供
する。
【００２４】前記半導体層を形成する段階において、前
記素子分離層の表面が露出されるまで前記第１半導体基
板の背面を化学機械研摩方法で研摩する。
記素子分離層の表面が露出されるまで前記第１半導体基
板の背面を化学機械研摩方法で研摩する。
【００２５】望ましくは、前記トランジスタを形成する
段階以前に、前記半導体層の上部に隣接するアクティブ
領域を隔離させるためのライン型のトレンチ素子分離領
域をビットライン方向に沿い伸びるように形成する段階
をさらに備える。具体的には、前記ライン型のトレンチ
素子分離領域を形成する段階は、前記半導体層の上部に
第１酸化膜、ポリシリコン層、第２酸化膜、及び窒化膜
を順次に積層した後に、前記窒化膜をパタニングする段
階と、前記パタニングした窒化膜の側壁に第３酸化膜か
らなる第１スぺーサを形成した後、前記第１スペーサを
食刻マスクとして用いて前記第２酸化膜、ポリシリコン
層、第１酸化膜、及び半導体層を順次に食刻して第１ト
レンチを形成する段階と、前記第１トレンチを第４酸化
膜で埋め込んだ後、前記第１スペーサ及び第４酸化膜を
エッチバックして前記第１トレンチの上部に第１酸化膜
パターンを形成する段階と、前記窒化膜を取り除いた
後、前記第１酸化膜パターンの側壁に第５酸化膜からな
る第２スペーサを形成し、これを食刻マスクとして用い
て前記第２酸化膜、ポリシリコン層、第１酸化膜及び半
導体層を順次に食刻して第２トレンチを形成する段階
と、前記第２トレンチを第６酸化膜で埋め込んだ後、前
記第１酸化膜パターン及び第６酸化膜をエッチバックし
て前記第１及び第２トレンチを埋め込む第２酸化膜パタ
ーンを形成する段階と、前記ポリシリコン層を取り除い
た後、前記第２酸化膜パターンの側壁に第７酸化膜から
なる第３スペーサを形成することにより、隣接するアク
ティブ領域を隔離させるためのライン型のトレンチ素子
分離領域を完成する段階とを含む。
段階以前に、前記半導体層の上部に隣接するアクティブ
領域を隔離させるためのライン型のトレンチ素子分離領
域をビットライン方向に沿い伸びるように形成する段階
をさらに備える。具体的には、前記ライン型のトレンチ
素子分離領域を形成する段階は、前記半導体層の上部に
第１酸化膜、ポリシリコン層、第２酸化膜、及び窒化膜
を順次に積層した後に、前記窒化膜をパタニングする段
階と、前記パタニングした窒化膜の側壁に第３酸化膜か
らなる第１スぺーサを形成した後、前記第１スペーサを
食刻マスクとして用いて前記第２酸化膜、ポリシリコン
層、第１酸化膜、及び半導体層を順次に食刻して第１ト
レンチを形成する段階と、前記第１トレンチを第４酸化
膜で埋め込んだ後、前記第１スペーサ及び第４酸化膜を
エッチバックして前記第１トレンチの上部に第１酸化膜
パターンを形成する段階と、前記窒化膜を取り除いた
後、前記第１酸化膜パターンの側壁に第５酸化膜からな
る第２スペーサを形成し、これを食刻マスクとして用い
て前記第２酸化膜、ポリシリコン層、第１酸化膜及び半
導体層を順次に食刻して第２トレンチを形成する段階
と、前記第２トレンチを第６酸化膜で埋め込んだ後、前
記第１酸化膜パターン及び第６酸化膜をエッチバックし
て前記第１及び第２トレンチを埋め込む第２酸化膜パタ
ーンを形成する段階と、前記ポリシリコン層を取り除い
た後、前記第２酸化膜パターンの側壁に第７酸化膜から
なる第３スペーサを形成することにより、隣接するアク
ティブ領域を隔離させるためのライン型のトレンチ素子
分離領域を完成する段階とを含む。
【００２６】前記第１ビットラインを形成する段階以前
に、前記トランジスタが形成されている半導体層の上部
に第３絶縁層を形成する段階と、隣接するアクティブ領
域を一つずつ飛ばして対応するトランジスタのドレイン
領域を露出させるように前記第３絶縁層を食刻して、前
記露出されたドレイン領域と第１ビットラインを接続さ
せるための第１ビットラインコンタクトを形成する段階
とを備える。
に、前記トランジスタが形成されている半導体層の上部
に第３絶縁層を形成する段階と、隣接するアクティブ領
域を一つずつ飛ばして対応するトランジスタのドレイン
領域を露出させるように前記第３絶縁層を食刻して、前
記露出されたドレイン領域と第１ビットラインを接続さ
せるための第１ビットラインコンタクトを形成する段階
とを備える。
【００２７】前記第２ビットラインを形成する段階以前
に、前記第２ビットラインが形成されている結果物の上
部に第４絶縁層を形成する段階と、前記第１ビットライ
ンコンタクトが形成されていないアクティブ領域のドレ
イン領域を露出させるように前記第４絶縁層を食刻して
前記露出されたドレイン領域と第２ビットラインを接続
させるための第２ビットラインコンタクトを形成する段
階とを備える。
に、前記第２ビットラインが形成されている結果物の上
部に第４絶縁層を形成する段階と、前記第１ビットライ
ンコンタクトが形成されていないアクティブ領域のドレ
イン領域を露出させるように前記第４絶縁層を食刻して
前記露出されたドレイン領域と第２ビットラインを接続
させるための第２ビットラインコンタクトを形成する段
階とを備える。
【００２８】かつ、前記他の目的を達成するための本発
明は、第１半導体基板の上部に素子分離層を隣接するア
クティブ領域がビットライン方向にずれて隔離されるよ
うに斜めに配列して形成する段階と、前記結果物の上部
に第１絶縁層を積層し、これを食刻して前記第１半導体
基板の所定部位を露出させるストレージノードコンタク
トを形成する段階と、前記第１絶縁層の上部に前記素子
分離層のように同一の方向に配列されるようにキャパシ
タのストレージノードを形成する段階と、前記ストレー
ジノードの上部に誘電膜及びプレート電極を順次に積層
してキャパシタを形成する段階と、前記プレート電極の
上部に第２絶縁層を形成し、その第２絶縁層の上部に第
２半導体基板をボンディングする段階と、前記結果物を
上下逆にした後、前記第１半導体基板の背面を研摩して
アクティブ領域として提供される半導体層を形成する段
階と、前記半導体層にゲート、ドレイン領域及び前記ス
トレージノードコンタクトを通してキャパシタのストレ
ージノードに接続されるソース領域を有するトランジス
タを形成する段階と、前記結果物の上部に隣接するアク
ティブ領域を一つずつ飛ばして対応するトランジスタの
ドレイン領域に接続される第１ビットラインを形成する
段階と、前記第１ビットラインの上部に前記第１ビット
ラインと接続されていないアクティブ領域のドレイン領
域に接続される第２ビットラインを形成する段階とを備
えることを特徴とする半導体メモリ装置の製造方法を提
供する。
明は、第１半導体基板の上部に素子分離層を隣接するア
クティブ領域がビットライン方向にずれて隔離されるよ
うに斜めに配列して形成する段階と、前記結果物の上部
に第１絶縁層を積層し、これを食刻して前記第１半導体
基板の所定部位を露出させるストレージノードコンタク
トを形成する段階と、前記第１絶縁層の上部に前記素子
分離層のように同一の方向に配列されるようにキャパシ
タのストレージノードを形成する段階と、前記ストレー
ジノードの上部に誘電膜及びプレート電極を順次に積層
してキャパシタを形成する段階と、前記プレート電極の
上部に第２絶縁層を形成し、その第２絶縁層の上部に第
２半導体基板をボンディングする段階と、前記結果物を
上下逆にした後、前記第１半導体基板の背面を研摩して
アクティブ領域として提供される半導体層を形成する段
階と、前記半導体層にゲート、ドレイン領域及び前記ス
トレージノードコンタクトを通してキャパシタのストレ
ージノードに接続されるソース領域を有するトランジス
タを形成する段階と、前記結果物の上部に隣接するアク
ティブ領域を一つずつ飛ばして対応するトランジスタの
ドレイン領域に接続される第１ビットラインを形成する
段階と、前記第１ビットラインの上部に前記第１ビット
ラインと接続されていないアクティブ領域のドレイン領
域に接続される第２ビットラインを形成する段階とを備
えることを特徴とする半導体メモリ装置の製造方法を提
供する。
【００２９】
【発明の実施の形態】以下、添付図面を参照して本発明
の望ましい実施例を詳細に説明する。
の望ましい実施例を詳細に説明する。
【００３０】図３は本発明の一実施例によるＳＯＩ構造
を用いたＤＲＡＭ装置のセルレイアウトである。また，
図４は図３におけるＢ−Ｂ’線による垂直断面図であ
り、図５は図３におけるＣ−Ｃ’線による垂直断面図で
ある。
を用いたＤＲＡＭ装置のセルレイアウトである。また，
図４は図３におけるＢ−Ｂ’線による垂直断面図であ
り、図５は図３におけるＣ−Ｃ’線による垂直断面図で
ある。
【００３１】参照符号１０２は素子分離層、参照符号１
０６はアクセストランジスタのソース領域とキャパシタ
のストレージノードとを接続させるためのストレージノ
ードコンタクト、参照符号１０８はキャパシタのストレ
ージノード、参照符号１１８はライン型のトレンチ素子
分離領域、参照符号１２２はトランジスタのゲートとし
て提供されるワードラインをそれぞれ示す。また、参照
符号１３２はトランジスタのドレイン領域と第１ビット
ラインとを接続させるための第１ビットラインコンタク
ト、参照符号１３４は第１ビットライン、参照符号１３
８は前記第１ビットラインと接続されていないトランジ
スタのドレイン領域と第２ビットラインとを接続させる
ための第２ビットラインコンタクト、参照符号１４０は
第２ビットラインをそれぞれ示す。尚、ワードライン１
２２は、トランジスタセル単体の機能面から見たとき
は、ゲートとして機能するので、以下、ゲート１２２と
称する場合もある。
０６はアクセストランジスタのソース領域とキャパシタ
のストレージノードとを接続させるためのストレージノ
ードコンタクト、参照符号１０８はキャパシタのストレ
ージノード、参照符号１１８はライン型のトレンチ素子
分離領域、参照符号１２２はトランジスタのゲートとし
て提供されるワードラインをそれぞれ示す。また、参照
符号１３２はトランジスタのドレイン領域と第１ビット
ラインとを接続させるための第１ビットラインコンタク
ト、参照符号１３４は第１ビットライン、参照符号１３
８は前記第１ビットラインと接続されていないトランジ
スタのドレイン領域と第２ビットラインとを接続させる
ための第２ビットラインコンタクト、参照符号１４０は
第２ビットラインをそれぞれ示す。尚、ワードライン１
２２は、トランジスタセル単体の機能面から見たとき
は、ゲートとして機能するので、以下、ゲート１２２と
称する場合もある。
【００３２】図３に示したように、本発明のＤＲＡＭセ
ルによれば、アクティブ領域を隔離するために素子分離
層１０２が設けられている。ビットライン１３４又は１
４０に沿う方向でみると、アクティブ領域としての半導
体層１１６（図３においては図示されていない）は、素
子分離層１０２によって左右に分離されている。また、
この分離されている状態を隣接するアクティブ領域と比
較すると、アクティブ領域を分離する個所がゲート（ワ
ードライン１２２）のピッチ分ずれている。このように
アクティブ領域をビットライン方向（図中右方向）にゲ
ート（ワードライン１２２）のピッチ分ずれるように隔
離するために、素子分離層１０２は図３において斜線領
域で示した形状で設けられる。つまり、全体としてみれ
ば、素子分離層１０２は、ビットライン１３４、１４０
及びワードライン１２２に対して斜め（図中左上から右
下方向）に配列されている。したがって、トランジスタ
のソース領域とキャパシタのストレージノードとを接続
させるためのストレージノードコンタクト１０６を前記
素子分離層１０２とアクティブ領域にかけて形成するの
で、前記ストレージノードコンタクト１０６とゲート１
２２との距離を十分に確保することができる。
ルによれば、アクティブ領域を隔離するために素子分離
層１０２が設けられている。ビットライン１３４又は１
４０に沿う方向でみると、アクティブ領域としての半導
体層１１６（図３においては図示されていない）は、素
子分離層１０２によって左右に分離されている。また、
この分離されている状態を隣接するアクティブ領域と比
較すると、アクティブ領域を分離する個所がゲート（ワ
ードライン１２２）のピッチ分ずれている。このように
アクティブ領域をビットライン方向（図中右方向）にゲ
ート（ワードライン１２２）のピッチ分ずれるように隔
離するために、素子分離層１０２は図３において斜線領
域で示した形状で設けられる。つまり、全体としてみれ
ば、素子分離層１０２は、ビットライン１３４、１４０
及びワードライン１２２に対して斜め（図中左上から右
下方向）に配列されている。したがって、トランジスタ
のソース領域とキャパシタのストレージノードとを接続
させるためのストレージノードコンタクト１０６を前記
素子分離層１０２とアクティブ領域にかけて形成するの
で、前記ストレージノードコンタクト１０６とゲート１
２２との距離を十分に確保することができる。
【００３３】また、本発明のＤＲＡＭセルは相異なる高
さで形成される２層のビットラインを用いて折りたたみ
ビットライン型のセンスアンプを構成する。すなわち、
隣接するアクティブ領域を一つずつ飛ばして対応するト
ランジスタのドレイン領域に接続する第１ビットライン
１３４を形成した後、前記第１ビットライン１３４の上
部に絶縁層（図示せず）を介在して前記第１ビットライ
ン１３４の形成されていないアクティブ領域のドレイン
領域に接続される第２ビットライン１４０を形成する。
すなわち、第１ビットライン１３４と第２ビットライン
１４０は交代に配置されるが、本発明のＤＲＡＭセルは
折りたたみビットライン型のセンスアンプを使用するの
で、隣接する二つの第１ビットライン１３４は、一対の
ビットラインとしてＢＬ１，ＢＬ１となり、同様に、隣
接する二つの第２ビットライン１４０はＢＬ２，ＢＬ２
となる。
さで形成される２層のビットラインを用いて折りたたみ
ビットライン型のセンスアンプを構成する。すなわち、
隣接するアクティブ領域を一つずつ飛ばして対応するト
ランジスタのドレイン領域に接続する第１ビットライン
１３４を形成した後、前記第１ビットライン１３４の上
部に絶縁層（図示せず）を介在して前記第１ビットライ
ン１３４の形成されていないアクティブ領域のドレイン
領域に接続される第２ビットライン１４０を形成する。
すなわち、第１ビットライン１３４と第２ビットライン
１４０は交代に配置されるが、本発明のＤＲＡＭセルは
折りたたみビットライン型のセンスアンプを使用するの
で、隣接する二つの第１ビットライン１３４は、一対の
ビットラインとしてＢＬ１，ＢＬ１となり、同様に、隣
接する二つの第２ビットライン１４０はＢＬ２，ＢＬ２
となる。
【００３４】したがって、第１及び第２ビットライン１
３４，１４０は相異なる高さで隣接するアクティブ領域
を一つずつ飛ばして前記アクティブ領域と同一の方向に
伸長形成されるので、一対のビットライン（ＢＬ１，Ｂ
Ｌ１又はＢＬ２，ＢＬ２）に対して同一のセル面積下で
隣接するアクティブ領域間の間隔を十分に確保すること
ができる。また、隣接するアクティブ領域をビットライ
ン方向に沿って伸びるライン型のトレンチ素子分離領域
１１８により隔離させることにより、フォトリソグラフ
ィー工程によるピッチの半分に該当するアクティブ領域
のピッチが得られる。したがって、隣接するアクティブ
領域間の間隔（「ｂ」参照）を従来の方法（図１の
「ａ」参照）に比べて大幅に縮小するので、単位セルの
面積を４（１＋δ）Ｆ２まで縮小させることができる。
ここで、δはデザインルール（Ｄ／Ｒ）に対する実際の
アクティブピッチとデザインルール（Ｄ／Ｒ）との差の
比として定義される。すなわち、δ＝（アクティブ領域
の幅＋素子分離領域の幅−Ｄ／Ｒ）／（Ｄ／Ｒ）であ
る。
３４，１４０は相異なる高さで隣接するアクティブ領域
を一つずつ飛ばして前記アクティブ領域と同一の方向に
伸長形成されるので、一対のビットライン（ＢＬ１，Ｂ
Ｌ１又はＢＬ２，ＢＬ２）に対して同一のセル面積下で
隣接するアクティブ領域間の間隔を十分に確保すること
ができる。また、隣接するアクティブ領域をビットライ
ン方向に沿って伸びるライン型のトレンチ素子分離領域
１１８により隔離させることにより、フォトリソグラフ
ィー工程によるピッチの半分に該当するアクティブ領域
のピッチが得られる。したがって、隣接するアクティブ
領域間の間隔（「ｂ」参照）を従来の方法（図１の
「ａ」参照）に比べて大幅に縮小するので、単位セルの
面積を４（１＋δ）Ｆ２まで縮小させることができる。
ここで、δはデザインルール（Ｄ／Ｒ）に対する実際の
アクティブピッチとデザインルール（Ｄ／Ｒ）との差の
比として定義される。すなわち、δ＝（アクティブ領域
の幅＋素子分離領域の幅−Ｄ／Ｒ）／（Ｄ／Ｒ）であ
る。
【００３５】図４及び図５を参照すれば、本発明のＤＲ
ＡＭセルは、半導体基板１１４と、前記半導体基板１１
４の上部に第２絶縁層１１３を介在して形成されたキャ
パシタのプレート電極１１２と、前記プレート電極１１
２の表面に形成された第１絶縁層１０４と、前記第１絶
縁層１０４の上部に形成された素子分離層１０２と、ア
クティブ領域として提供される半導体層１１６とを備え
る。前記半導体基板１１４、第２絶縁層１１３、第１絶
縁層１０４、及び半導体層１１６はＳＯＩ構造を形成す
る。前記半導体層１１６は前記半導体基板１１４とは別
の半導体基板で形成される。前記素子分離層１０２はア
クティブ領域をビットライン方向にトランジスタのゲー
トのピッチだけずれるように隔離させ、研摩阻止層とし
ても作用する。
ＡＭセルは、半導体基板１１４と、前記半導体基板１１
４の上部に第２絶縁層１１３を介在して形成されたキャ
パシタのプレート電極１１２と、前記プレート電極１１
２の表面に形成された第１絶縁層１０４と、前記第１絶
縁層１０４の上部に形成された素子分離層１０２と、ア
クティブ領域として提供される半導体層１１６とを備え
る。前記半導体基板１１４、第２絶縁層１１３、第１絶
縁層１０４、及び半導体層１１６はＳＯＩ構造を形成す
る。前記半導体層１１６は前記半導体基板１１４とは別
の半導体基板で形成される。前記素子分離層１０２はア
クティブ領域をビットライン方向にトランジスタのゲー
トのピッチだけずれるように隔離させ、研摩阻止層とし
ても作用する。
【００３６】トランジスタのソース／ドレイン領域１２
４，１２６は前記半導体層１１６内に形成される。一つ
のアクティブ領域に形成されるドレイン領域１２６は第
３絶縁層１３０内に形成された第１ビットラインコンタ
クト１３２を通して第１ビットライン１３４に接続さ
れ、前記アクティブ領域に隣接するアクティブ領域のド
レイン領域は第３及び第４絶縁層１３０，１３６に形成
された第２ビットラインコンタクト１３８を通して第２
ビットライン１４０に接続される。
４，１２６は前記半導体層１１６内に形成される。一つ
のアクティブ領域に形成されるドレイン領域１２６は第
３絶縁層１３０内に形成された第１ビットラインコンタ
クト１３２を通して第１ビットライン１３４に接続さ
れ、前記アクティブ領域に隣接するアクティブ領域のド
レイン領域は第３及び第４絶縁層１３０，１３６に形成
された第２ビットラインコンタクト１３８を通して第２
ビットライン１４０に接続される。
【００３７】前記ソース領域１２４は第１絶縁層１０４
に形成されたストレージノードコンタクト１０６を通し
てキャパシタのストレージノード１０８に接続される。
前記ストレージノードコンタクト１０６は前記素子分離
双１０２の下部と、半導体層１１６の下部にかけて形成
されるので、トランジスタのゲート（ワードライン１２
２）との離隔距離を十分に確保することができる。
に形成されたストレージノードコンタクト１０６を通し
てキャパシタのストレージノード１０８に接続される。
前記ストレージノードコンタクト１０６は前記素子分離
双１０２の下部と、半導体層１１６の下部にかけて形成
されるので、トランジスタのゲート（ワードライン１２
２）との離隔距離を十分に確保することができる。
【００３８】各々のキャパシタは対応するアクセストラ
ンジスタの下部に形成される。すなわち、キャパシタの
ストレージノード１０８は前記ソース領域１２４の下部
に形成され、ストレージノードコンタクト１０６を通し
てソース領域１２４に接続される。キャパシタの誘電膜
１１０は前記ストレージノード１０８の表面に形成さ
れ、前記誘電膜１１０及び第１絶縁層１０４の下部にキ
ャパシタのプレート電極１１２が形成される。
ンジスタの下部に形成される。すなわち、キャパシタの
ストレージノード１０８は前記ソース領域１２４の下部
に形成され、ストレージノードコンタクト１０６を通し
てソース領域１２４に接続される。キャパシタの誘電膜
１１０は前記ストレージノード１０８の表面に形成さ
れ、前記誘電膜１１０及び第１絶縁層１０４の下部にキ
ャパシタのプレート電極１１２が形成される。
【００３９】前記アクセストランジスタが形成されてい
る半導体層１１６の上部には、隣接するアクティブ領域
を一つずつ飛ばして対応するトランジスタのドレイン領
域１２６を露出させる第１ビットラインコンタクト１３
２を有する第３絶縁層１３０が形成される。前記第３絶
縁層１３０の上部に形成された第１ビットライン１３４
は前記第１ビットラインコンタクト１３２を通して対応
するドレイン領域１２６に接続される。また、前記第１
ビットライン１３４の上部には前記第１ビットラインコ
ンタクト１３２の形成されないアクティブ領域のドレイ
ン領域１２６を露出させた第２ビットラインコンタクト
１３８を有する第４絶縁層１３６が形成される。前記第
２ビットラインコンタクト１３８は前記第４絶縁層１３
６及び第３絶縁層１３０を通して形成される。前記第４
絶縁層１３６の上部に形成された第２ビットライン１４
０は前記第２ビットラインコンタクト１３８を通して対
応するドレイン領域１２６に接続される。したがって、
前記第１及び第２ビットライン１３４，１４０は相異な
る高さで隣接するアクティブ領域を一つずつ飛ばして前
記アクティブ領域と同一の方向に伸びて形成される。
る半導体層１１６の上部には、隣接するアクティブ領域
を一つずつ飛ばして対応するトランジスタのドレイン領
域１２６を露出させる第１ビットラインコンタクト１３
２を有する第３絶縁層１３０が形成される。前記第３絶
縁層１３０の上部に形成された第１ビットライン１３４
は前記第１ビットラインコンタクト１３２を通して対応
するドレイン領域１２６に接続される。また、前記第１
ビットライン１３４の上部には前記第１ビットラインコ
ンタクト１３２の形成されないアクティブ領域のドレイ
ン領域１２６を露出させた第２ビットラインコンタクト
１３８を有する第４絶縁層１３６が形成される。前記第
２ビットラインコンタクト１３８は前記第４絶縁層１３
６及び第３絶縁層１３０を通して形成される。前記第４
絶縁層１３６の上部に形成された第２ビットライン１４
０は前記第２ビットラインコンタクト１３８を通して対
応するドレイン領域１２６に接続される。したがって、
前記第１及び第２ビットライン１３４，１４０は相異な
る高さで隣接するアクティブ領域を一つずつ飛ばして前
記アクティブ領域と同一の方向に伸びて形成される。
【００４０】また、本発明のＤＲＡＭセルによれば、図
５に示したように、隣接するアクティブ領域（すなわ
ち、半導体層１１６）を隔離させるためのライン型のト
レンチ素子分離領域１１８がビットライン方向に沿い伸
びて形成される。
５に示したように、隣接するアクティブ領域（すなわ
ち、半導体層１１６）を隔離させるためのライン型のト
レンチ素子分離領域１１８がビットライン方向に沿い伸
びて形成される。
【００４１】以下、上述した構造を有する本発明の一実
施の形態によるＤＲＡＭ装置の製造方法を図面に参照し
て説明する。
施の形態によるＤＲＡＭ装置の製造方法を図面に参照し
て説明する。
【００４２】図６乃至図１８は、図３のＢ−Ｂ’線によ
る本発明の一実施例によるＳＯＩ構造を用いたＤＲＡＭ
装置の製造方法を説明するための垂直断面図である。
る本発明の一実施例によるＳＯＩ構造を用いたＤＲＡＭ
装置の製造方法を説明するための垂直断面図である。
【００４３】図６は素子分離層１０２を形成する段階を
示す。ｐ型の第１半導体基板１００の上部に、例えばＣ
ＶＤ酸化膜や高温酸化物を蒸着してマスク層（図示せ
ず）を形成した後、フォトリソグラフィー工程で前記マ
スク層をパタニングする。次に、前記パタニングされた
マスク層を食刻マスクとして用いて第１半導体基板１０
０を所定の深さに食刻することにより、トレンチ１０１
を形成する。この際、前記トレンチ１０１は隣接するア
クティブ領域をビットライン方向にトランジスタのゲー
トのピッチだけずれて隔離させるように形成する。
示す。ｐ型の第１半導体基板１００の上部に、例えばＣ
ＶＤ酸化膜や高温酸化物を蒸着してマスク層（図示せ
ず）を形成した後、フォトリソグラフィー工程で前記マ
スク層をパタニングする。次に、前記パタニングされた
マスク層を食刻マスクとして用いて第１半導体基板１０
０を所定の深さに食刻することにより、トレンチ１０１
を形成する。この際、前記トレンチ１０１は隣接するア
クティブ領域をビットライン方向にトランジスタのゲー
トのピッチだけずれて隔離させるように形成する。
【００４４】前記マスク層を取り除いた後、その結果物
の全面に絶縁物質、例えば酸化物を蒸着し、これをエッ
チバック（etch-back）して前記トレンチ１０１の内部
を絶縁物質で埋め込むことにより、素子分離層１０２を
形成する。図３に示したように、前記素子分離層１０２
は斜めに配列されてアクティブ領域をビットライン方向
に隔離させる役目を果たすとともに、後続工程で第１半
導体基板１００の背面を研摩するときに研摩阻止層とし
ても作用する。
の全面に絶縁物質、例えば酸化物を蒸着し、これをエッ
チバック（etch-back）して前記トレンチ１０１の内部
を絶縁物質で埋め込むことにより、素子分離層１０２を
形成する。図３に示したように、前記素子分離層１０２
は斜めに配列されてアクティブ領域をビットライン方向
に隔離させる役目を果たすとともに、後続工程で第１半
導体基板１００の背面を研摩するときに研摩阻止層とし
ても作用する。
【００４５】図７は第１絶縁層１０４及びストレージノ
ードコンタクト１０６を形成する段階を示す。上述した
ように、素子分離層１０２を形成した後、その結果物の
全面に絶縁物質、例えば酸化物を蒸着して第１絶縁層１
０４を形成する。次に、フォトリソグラフィー工程によ
り前記第１絶縁層１０４を食刻してキャパシタのストレ
ージノードとトランジスタのソース領域とを接続させる
ためのストレージノードコンタクト１０６を形成する。
この際、前記ストレージノードコンタクト１０６は後続
熱処理工程によりストレージノード内の不純物の拡散を
考慮して前記素子分離層１０２とアクティブ領域の下部
にかけて形成されることにより、トランジスタのゲート
との離隔距離を十分に確保する。
ードコンタクト１０６を形成する段階を示す。上述した
ように、素子分離層１０２を形成した後、その結果物の
全面に絶縁物質、例えば酸化物を蒸着して第１絶縁層１
０４を形成する。次に、フォトリソグラフィー工程によ
り前記第１絶縁層１０４を食刻してキャパシタのストレ
ージノードとトランジスタのソース領域とを接続させる
ためのストレージノードコンタクト１０６を形成する。
この際、前記ストレージノードコンタクト１０６は後続
熱処理工程によりストレージノード内の不純物の拡散を
考慮して前記素子分離層１０２とアクティブ領域の下部
にかけて形成されることにより、トランジスタのゲート
との離隔距離を十分に確保する。
【００４６】図８はキャパシタを形成する段階を示す。
上述したように、ストレージノードコンタクト１０６を
形成した後、その結果物の全面に第１導電層、例えば不
純物がドーピングされている第１ポリシリコン層を蒸着
し、これをフォトリソグラフィー工程でパタニングして
キャパシタのストレージノード１０８を形成する。次
に、前記ストレージノード１０８の全面に酸化物又はＯ
ＮＯ（oxide/nitride/oxide）のような高誘電物質を蒸
着してキャパシタの誘電膜１１０を形成する。次に、前
記誘電膜１１０を含む第１半導体基板１００の全面に第
２導電層、例えば不純物がドーピングされている第２ポ
リシリコン層を蒸着してキャパシタのプレート電極１１
２を形成する。前記工程の結果、ストレージノード１０
８、誘電膜１１０及びプレート電極１１２からなる情報
貯蔵用のキャパシタが完成される。
上述したように、ストレージノードコンタクト１０６を
形成した後、その結果物の全面に第１導電層、例えば不
純物がドーピングされている第１ポリシリコン層を蒸着
し、これをフォトリソグラフィー工程でパタニングして
キャパシタのストレージノード１０８を形成する。次
に、前記ストレージノード１０８の全面に酸化物又はＯ
ＮＯ（oxide/nitride/oxide）のような高誘電物質を蒸
着してキャパシタの誘電膜１１０を形成する。次に、前
記誘電膜１１０を含む第１半導体基板１００の全面に第
２導電層、例えば不純物がドーピングされている第２ポ
リシリコン層を蒸着してキャパシタのプレート電極１１
２を形成する。前記工程の結果、ストレージノード１０
８、誘電膜１１０及びプレート電極１１２からなる情報
貯蔵用のキャパシタが完成される。
【００４７】図９は第２絶縁層１１３及び第２半導体基
板１１４を形成する段階を示す。上述したように、キャ
パシタを形成した後、前記プレート電極１１２の上部に
絶縁物質、例えば酸化物を蒸着して第２絶縁層１１３を
形成し、エッチバック又は化学機械研磨（ケモメカニカ
ルポリッシュ、ＣＭＰとも言う。）方法により前記第２
絶縁層１１３の表面を平坦化する。次いで、前記第２絶
縁層１１３の上部に新規なウェーハをボンディングさせ
て第２半導体基板１１４を形成する。前記第２半導体基
板１１４は前記第１半導体基板１００に形成される全て
の素子の支持台の役目を果たす。
板１１４を形成する段階を示す。上述したように、キャ
パシタを形成した後、前記プレート電極１１２の上部に
絶縁物質、例えば酸化物を蒸着して第２絶縁層１１３を
形成し、エッチバック又は化学機械研磨（ケモメカニカ
ルポリッシュ、ＣＭＰとも言う。）方法により前記第２
絶縁層１１３の表面を平坦化する。次いで、前記第２絶
縁層１１３の上部に新規なウェーハをボンディングさせ
て第２半導体基板１１４を形成する。前記第２半導体基
板１１４は前記第１半導体基板１００に形成される全て
の素子の支持台の役目を果たす。
【００４８】図１０は半導体層１１６を形成する段階を
示す。上述したように、第２半導体基板１１４を第１半
導体基板１００にボンディングさせた後、その結果物を
上下逆にする。次に、化学機械研磨工程により前記第１
半導体基板１００の背面を研摩する。前記研摩工程は素
子分離層１０２の表面が露出されるまで行われる。した
がって、前記工程の結果として第１半導体基板１００か
らなる半導体層１１６が形成され、前記半導体層１１６
はアクティブ領域として提供される。ここで、前記第２
半導体基板１１４、第２及び第１絶縁層１１３，１０４
及び半導体層１１６によりＳＯＩ構造が形成される。
示す。上述したように、第２半導体基板１１４を第１半
導体基板１００にボンディングさせた後、その結果物を
上下逆にする。次に、化学機械研磨工程により前記第１
半導体基板１００の背面を研摩する。前記研摩工程は素
子分離層１０２の表面が露出されるまで行われる。した
がって、前記工程の結果として第１半導体基板１００か
らなる半導体層１１６が形成され、前記半導体層１１６
はアクティブ領域として提供される。ここで、前記第２
半導体基板１１４、第２及び第１絶縁層１１３，１０４
及び半導体層１１６によりＳＯＩ構造が形成される。
【００４９】以下、図１１乃至図１６はライン型のトレ
ンチ素子分離領域１１８を形成する段階を示す。
ンチ素子分離領域１１８を形成する段階を示す。
【００５０】図１１を参照すれば、上述したように、半
導体層１１６を形成した後、前記半導体層１１６の上部
に第１酸化膜１４１、ポリシリコン層１４２、第２酸化
膜１４４及び窒化膜１４６ａを順次に積層する。次い
で、フォトリソグラフィー工程により前記窒化膜１４６
ａをパタニングした後、その結果物の全面に第３酸化膜
を蒸着し、前記第３酸化膜をエッチバックして前記パタ
ニングされた窒化膜１４６ａの側壁に第３酸化膜からな
る第１スペーサ１４８ａを形成する。
導体層１１６を形成した後、前記半導体層１１６の上部
に第１酸化膜１４１、ポリシリコン層１４２、第２酸化
膜１４４及び窒化膜１４６ａを順次に積層する。次い
で、フォトリソグラフィー工程により前記窒化膜１４６
ａをパタニングした後、その結果物の全面に第３酸化膜
を蒸着し、前記第３酸化膜をエッチバックして前記パタ
ニングされた窒化膜１４６ａの側壁に第３酸化膜からな
る第１スペーサ１４８ａを形成する。
【００５１】図１２を参照すれば、前記第１スペーサ１
４８ａを食刻マスクとして用いて前記第２酸化膜１４
４、ポリシリコン層１４２、第１酸化膜１４１及び半導
体層１１６を順次に食刻して第１トレンチ１５０ａを形
成する。
４８ａを食刻マスクとして用いて前記第２酸化膜１４
４、ポリシリコン層１４２、第１酸化膜１４１及び半導
体層１１６を順次に食刻して第１トレンチ１５０ａを形
成する。
【００５２】図１３を参照すれば、前記第１トレンチ１
５０ａを十分に埋め込む程度の厚さで第４酸化膜を結果
物の全面に蒸着した後、前記第１スペーサ１４８ａ及び
第４酸化膜をエッチバックして前記第１トレンチ１５０
ａの上部に第１酸化膜パターン１５２を形成する。次
に、前記窒化膜１４６ａをＨ３ＰＯ４溶液を用いた湿式
食刻方法で取り除く。
５０ａを十分に埋め込む程度の厚さで第４酸化膜を結果
物の全面に蒸着した後、前記第１スペーサ１４８ａ及び
第４酸化膜をエッチバックして前記第１トレンチ１５０
ａの上部に第１酸化膜パターン１５２を形成する。次
に、前記窒化膜１４６ａをＨ３ＰＯ４溶液を用いた湿式
食刻方法で取り除く。
【００５３】図１４を参照すれば、前記第１酸化膜パタ
ーン１５２が形成されている結果物の全面に第５酸化膜
を蒸着し、これをエッチバックして前記第１酸化膜パタ
ーン１５２の側壁に第５酸化膜からなる第２スペーサ１
５４を形成する。その後、前記第２スペーサ１５４を食
刻マスクとして用いて前記第２酸化膜１４４、ポリシリ
コン層１４２、第１酸化膜１４１及び半導体層１１６を
順次に食刻して第２トレンチ１５０ｂを形成する。
ーン１５２が形成されている結果物の全面に第５酸化膜
を蒸着し、これをエッチバックして前記第１酸化膜パタ
ーン１５２の側壁に第５酸化膜からなる第２スペーサ１
５４を形成する。その後、前記第２スペーサ１５４を食
刻マスクとして用いて前記第２酸化膜１４４、ポリシリ
コン層１４２、第１酸化膜１４１及び半導体層１１６を
順次に食刻して第２トレンチ１５０ｂを形成する。
【００５４】図１５を参照すれば、前記第２トレンチ１
５０ｂを十分に埋め込む程度の厚さで第６酸化膜を結果
物の全面に蒸着した後、前記第１酸化膜パターン１５２
及び第６酸化膜をエッチバックして前記第１及び第２ト
レンチ１５０ａ，１５０ｂを埋め込む第２酸化膜パター
ン１５６を形成する。
５０ｂを十分に埋め込む程度の厚さで第６酸化膜を結果
物の全面に蒸着した後、前記第１酸化膜パターン１５２
及び第６酸化膜をエッチバックして前記第１及び第２ト
レンチ１５０ａ，１５０ｂを埋め込む第２酸化膜パター
ン１５６を形成する。
【００５５】図１６を参照すれば、上述したように、第
２酸化膜パターン１５６を形成した後、ポリシリコン層
１４２をエッチバック方法で取り除く。その後、前記結
果物の全面に第７酸化膜を蒸着し、これをエッチバック
して前記第２酸化膜パターン１５６の側壁に第７酸化膜
からなる第３スペーサを形成する。その結果、隣接する
アクティブ領域を隔離させるためのライン型のトレンチ
素子分離領域１１８が形成される。前記ライン型のトレ
ンチ素子分離領域１１８は、図３に示したように、ビッ
トラインに沿って伸びる。前記ライン型のトレンチ素子
分離領域１１８の形成方法において、各段階で形成され
るスペーサの幅を調節することによりトレンチ素子分離
領域に対するアクティブ領域の幅比を最大とすることが
できる。
２酸化膜パターン１５６を形成した後、ポリシリコン層
１４２をエッチバック方法で取り除く。その後、前記結
果物の全面に第７酸化膜を蒸着し、これをエッチバック
して前記第２酸化膜パターン１５６の側壁に第７酸化膜
からなる第３スペーサを形成する。その結果、隣接する
アクティブ領域を隔離させるためのライン型のトレンチ
素子分離領域１１８が形成される。前記ライン型のトレ
ンチ素子分離領域１１８は、図３に示したように、ビッ
トラインに沿って伸びる。前記ライン型のトレンチ素子
分離領域１１８の形成方法において、各段階で形成され
るスペーサの幅を調節することによりトレンチ素子分離
領域に対するアクティブ領域の幅比を最大とすることが
できる。
【００５６】図１７はトランジスタを形成する段階を示
す。上述したように、半導体層１１６の上部にライン型
のトレンチ素子分離領域１１８を形成した後、前記半導
体層１１６の表面に熱酸化方法でゲート酸化膜１２０を
形成する。その後、前記ゲート酸化膜１２０が形成され
ている結果物の全面に導電層として、例えば不純物がド
ーピングされているポリシリコン層又は不純物がドーピ
ングされているポリシリコン層と金属シリサイド層との
積層ポリサイド層を蒸着した後、さらに、フォトリソグ
ラフィー工程により前記導電層をパタニングすることに
より、ゲート１２２を形成する。また、前記ゲート１２
２をイオン注入マスクとして用いてｎ＋型の不純物をイ
オン注入することにより、前記ゲート１２２の両側の半
導体層１１６の表面にｎ＋ ソース及びドレイン領域１
２４，１２６を形成する。前記工程の結果、前記半導体
層１１６にアクセストランジスタが形成される。その
後、前記トランジスタが形成されている半導体層１１６
の全面に第３絶縁層１３０を形成する。
す。上述したように、半導体層１１６の上部にライン型
のトレンチ素子分離領域１１８を形成した後、前記半導
体層１１６の表面に熱酸化方法でゲート酸化膜１２０を
形成する。その後、前記ゲート酸化膜１２０が形成され
ている結果物の全面に導電層として、例えば不純物がド
ーピングされているポリシリコン層又は不純物がドーピ
ングされているポリシリコン層と金属シリサイド層との
積層ポリサイド層を蒸着した後、さらに、フォトリソグ
ラフィー工程により前記導電層をパタニングすることに
より、ゲート１２２を形成する。また、前記ゲート１２
２をイオン注入マスクとして用いてｎ＋型の不純物をイ
オン注入することにより、前記ゲート１２２の両側の半
導体層１１６の表面にｎ＋ ソース及びドレイン領域１
２４，１２６を形成する。前記工程の結果、前記半導体
層１１６にアクセストランジスタが形成される。その
後、前記トランジスタが形成されている半導体層１１６
の全面に第３絶縁層１３０を形成する。
【００５７】図１８は第１ビットライン１３４を形成す
る段階を示す。上述したように、第３絶縁層１３０の形
成後、フォトリソグラフィー工程により隣接するアクテ
ィブ領域を一つずつ飛ばして対応するトランジスタのド
レイン領域１２６を露出させるように、前記第３絶縁層
を食刻して第１ビットラインコンタクト１３２を形成す
る。次に、前記第１ビットラインコンタクト１３２が形
成されている結果物の上部に導電層を蒸着し、これをフ
ォトリソグラフィー工程によりパタニングすることによ
り、前記第１ビットラインコンタクト１３２を通してト
ランジスタのドレイン領域１２６と接続される第１ビッ
トライン１３４が形成される。したがって、前記第１ビ
ットライン１３４は隣接するアクティブ領域を一つずつ
飛ばして対応するトランジスタのドレイン領域１２６に
接続され、隣接する二つの第１ビットライン１３４がＢ
Ｌ１，ＢＬ１となる。
る段階を示す。上述したように、第３絶縁層１３０の形
成後、フォトリソグラフィー工程により隣接するアクテ
ィブ領域を一つずつ飛ばして対応するトランジスタのド
レイン領域１２６を露出させるように、前記第３絶縁層
を食刻して第１ビットラインコンタクト１３２を形成す
る。次に、前記第１ビットラインコンタクト１３２が形
成されている結果物の上部に導電層を蒸着し、これをフ
ォトリソグラフィー工程によりパタニングすることによ
り、前記第１ビットラインコンタクト１３２を通してト
ランジスタのドレイン領域１２６と接続される第１ビッ
トライン１３４が形成される。したがって、前記第１ビ
ットライン１３４は隣接するアクティブ領域を一つずつ
飛ばして対応するトランジスタのドレイン領域１２６に
接続され、隣接する二つの第１ビットライン１３４がＢ
Ｌ１，ＢＬ１となる。
【００５８】図５に示したように、前記第１ビットライ
ン１３４が形成されている結果物の全面に第４絶縁層１
３６を形成した後、フォトリソグラフィー工程により前
記第１ビットラインコンタクト１３２が形成されていな
いアクティブ領域のドレイン領域１２６を露出させるよ
うに、前記第４絶縁層１３６を食刻して第２ビットライ
ンコンタクト１３８を形成する。次に、前記第２ビット
ラインコンタクト１３８が形成されている結果物の上部
に導電層を蒸着し、これをフォトリソグラフィー工程に
よりパタニングすることにより、前記第２ビットライン
コンタクト１３８を通してトランジスタのドレイン領域
１２６と接続される第２ビットライン１４０が形成され
る。したがって、前記第２ビットライン１４０は隣接す
るアクティブ領域を一つずつ飛ばして対応するトランジ
スタのドレイン領域１２６に接続され、隣接する二つの
第２ビットライン１４０がＢＬ２，ＢＬ２となる。図示
していないが、前記第２ビットライン１４０が形成され
ている結果物の全面に第５絶縁層を形成した後、その上
部に金属配線層を形成してＤＲＡＭセルを完成する。
ン１３４が形成されている結果物の全面に第４絶縁層１
３６を形成した後、フォトリソグラフィー工程により前
記第１ビットラインコンタクト１３２が形成されていな
いアクティブ領域のドレイン領域１２６を露出させるよ
うに、前記第４絶縁層１３６を食刻して第２ビットライ
ンコンタクト１３８を形成する。次に、前記第２ビット
ラインコンタクト１３８が形成されている結果物の上部
に導電層を蒸着し、これをフォトリソグラフィー工程に
よりパタニングすることにより、前記第２ビットライン
コンタクト１３８を通してトランジスタのドレイン領域
１２６と接続される第２ビットライン１４０が形成され
る。したがって、前記第２ビットライン１４０は隣接す
るアクティブ領域を一つずつ飛ばして対応するトランジ
スタのドレイン領域１２６に接続され、隣接する二つの
第２ビットライン１４０がＢＬ２，ＢＬ２となる。図示
していないが、前記第２ビットライン１４０が形成され
ている結果物の全面に第５絶縁層を形成した後、その上
部に金属配線層を形成してＤＲＡＭセルを完成する。
【００５９】図１９は本発明の他の実施の形態によるＳ
ＯＩ構造を用いたＤＲＡＭ装置のセルレイアウトであ
り、図２０及び図２１は図１９におけるＤ−Ｄ’線及び
Ｅ−Ｅ’線による垂直断面図である。
ＯＩ構造を用いたＤＲＡＭ装置のセルレイアウトであ
り、図２０及び図２１は図１９におけるＤ−Ｄ’線及び
Ｅ−Ｅ’線による垂直断面図である。
【００６０】本発明の他の実施の態様によれば、上述し
た本発明の一実施例のようにストレージノードコンタク
ト１０６を素子分離層１０２の下部と、半導体層１１６
の下部とにかけて形成しても、ＤＲＡＭセルのデザイン
ルールが制限されており、非常に小さく場合には、スト
レージノードコンタクト１０６とゲート１２２との離隔
距離が十分でなければならない。前記離隔距離を十分に
確保するために、図２０に示したように、ストレージノ
ードコンタクト１０６を半導体層１１６の下部と、素子
分離層１０２の下部と、前記素子分離層１０２の上部に
形成されるパッシング（passing）トランジスタの下部
とにかけて形成する。
た本発明の一実施例のようにストレージノードコンタク
ト１０６を素子分離層１０２の下部と、半導体層１１６
の下部とにかけて形成しても、ＤＲＡＭセルのデザイン
ルールが制限されており、非常に小さく場合には、スト
レージノードコンタクト１０６とゲート１２２との離隔
距離が十分でなければならない。前記離隔距離を十分に
確保するために、図２０に示したように、ストレージノ
ードコンタクト１０６を半導体層１１６の下部と、素子
分離層１０２の下部と、前記素子分離層１０２の上部に
形成されるパッシング（passing）トランジスタの下部
とにかけて形成する。
【００６１】このようにストレージノードコンタクト１
０６をパッシングトランジスタの下部まで形成すると、
従来の層に対して平行か、或いは直角方向にストレージ
ノード１０８をパタニングすることは困難である。した
がって、これを解決してキャパシタの面積を最大として
確保するために、図１９に示したように、前記ストレー
ジノード１０８を素子分離層１０２と同一の角度の斜め
方向に配列する。
０６をパッシングトランジスタの下部まで形成すると、
従来の層に対して平行か、或いは直角方向にストレージ
ノード１０８をパタニングすることは困難である。した
がって、これを解決してキャパシタの面積を最大として
確保するために、図１９に示したように、前記ストレー
ジノード１０８を素子分離層１０２と同一の角度の斜め
方向に配列する。
【００６２】
【発明の効果】上述したように、本発明によれば、ＳＯ
Ｉ構造の半導体基板を用いてトランジスタの下部にキャ
パシタを形成する埋め込み型のキャパシタの構造を適用
して単位セルの面積を縮小することができ、隣接するア
クティブ領域を一つずつ飛ばして相異なる高さで形成さ
れる２層のビットラインを形成することにより、折りた
たみ型のビットライン構造をなす一対のビットラインに
対して隣接するアクティブ領域間の間隔を十分に確保す
ることができる。また、ビットラインに沿い伸びるライ
ン型のトレンチ素子分離領域により写真工程ピッチの半
分に該当するアクティブピッチが得られるので、単位セ
ルの面積を４（１＋δ）Ｆ２まで縮小することができ
る。
Ｉ構造の半導体基板を用いてトランジスタの下部にキャ
パシタを形成する埋め込み型のキャパシタの構造を適用
して単位セルの面積を縮小することができ、隣接するア
クティブ領域を一つずつ飛ばして相異なる高さで形成さ
れる２層のビットラインを形成することにより、折りた
たみ型のビットライン構造をなす一対のビットラインに
対して隣接するアクティブ領域間の間隔を十分に確保す
ることができる。また、ビットラインに沿い伸びるライ
ン型のトレンチ素子分離領域により写真工程ピッチの半
分に該当するアクティブピッチが得られるので、単位セ
ルの面積を４（１＋δ）Ｆ２まで縮小することができ
る。
【００６３】以上、本発明の望ましい実施例を参照して
説明したが、本発明はこれらに限るものでなく、各種の
変形が当該技術分野における通常の知識を持つ者により
可能なのは明らかである。
説明したが、本発明はこれらに限るものでなく、各種の
変形が当該技術分野における通常の知識を持つ者により
可能なのは明らかである。
【図１】 ＳＯＩ構造を用いた従来のＤＲＡＭ装置のセ
ルレイアウトを説明するための図である。
ルレイアウトを説明するための図である。
【図２】 図１におけるＡ−Ａ’線による垂直断面図で
ある。
ある。
【図３】 本発明の一実施の形態によるＳＯＩ構造を用
いたＤＲＡＭ装置のセルレイアウトを説明するための図
である。
いたＤＲＡＭ装置のセルレイアウトを説明するための図
である。
【図４】 図３におけるＢ−Ｂ’線による垂直断面図で
ある。
ある。
【図５】 図３におけるＣ−Ｃ’線による垂直断面図で
ある。
ある。
【図６】 素子分離層を形成する段階を示すための垂直
断面図である。
断面図である。
【図７】 キャパシタのストレージノードとトランジス
タのソース領域とを接続させるためのストレージノート
コンタクトを形成する段階を示すための垂直断面図であ
る。
タのソース領域とを接続させるためのストレージノート
コンタクトを形成する段階を示すための垂直断面図であ
る。
【図８】 本発明の一実施例によるＳＯＩ構造を用いた
ＤＲＡＭ装置の製造方法を説明するための垂直断面図。
ＤＲＡＭ装置の製造方法を説明するための垂直断面図。
【図９】 キャパシタを形成する段階を示すための垂直
断面図である。
断面図である。
【図１０】 半導体層を形成する段階を示すための垂直
断面図である。
断面図である。
【図１１】 ライン型のトレンチ素子分離領域を製造す
るための第１スペーサを形成する段階を示すための垂直
断面図である。
るための第１スペーサを形成する段階を示すための垂直
断面図である。
【図１２】 ライン型のトレンチ素子分離領域を製造す
るための第１トレンチを形成する段階を示すための垂直
断面図である。
るための第１トレンチを形成する段階を示すための垂直
断面図である。
【図１３】 ライン型のトレンチ素子分離領域を製造す
るための第１酸化膜パターンを形成する段階を示すため
の垂直断面図である。
るための第１酸化膜パターンを形成する段階を示すため
の垂直断面図である。
【図１４】 ライン型のトレンチ素子分離領域を製造す
るための第２スペーサ及び第２トレンチを形成する段階
を示すための垂直断面図である。
るための第２スペーサ及び第２トレンチを形成する段階
を示すための垂直断面図である。
【図１５】 ライン型のトレンチ素子分離領域を製造す
るための第２酸化膜パターンを形成する段階を示すため
の垂直断面図である。
るための第２酸化膜パターンを形成する段階を示すため
の垂直断面図である。
【図１６】 第３スペーサを形成して、ライン型のトレ
ンチ素子分離領域を完成させる段階を示すための垂直断
面図である。
ンチ素子分離領域を完成させる段階を示すための垂直断
面図である。
【図１７】 トランジスタを形成する段階を示すための
垂直断面図である。
垂直断面図である。
【図１８】 第１ビットラインを形成する段階を示すた
めの垂直断面図である。
めの垂直断面図である。
【図１９】 本発明の他の実施例によるＳＯＩ構造を用
いたＤＲＡＭ装置のセルレイアウトを説明するための図
である。
いたＤＲＡＭ装置のセルレイアウトを説明するための図
である。
【図２０】 図１９におけるＤ−Ｄ’線による垂直断面
図である。
図である。
【図２１】 図１９におけるＥ−Ｅ’線による垂直断面
図である。
図である。
１００…第１半導体基板、 １０１…トレンチ、 １０２…素子分離層、 １０４…第１絶縁層、 １０６…ストレージノードコンタクト、 １０８…キャパシタのストレージノード、 １１０…誘電膜、 １１２…プレート電極、 １１３…第２絶縁層、 １１４…第２半導体基板、 １１６…半導体層、 １１８…ライン型のトレンチ素子分離領域、 １２２…ワードライン（ゲート）、 １２４…ソース領域、 １２６…ドレイン領域、 １３０…第３絶縁層、 １３２…第１ビットラインコンタクト、 １３４…第１ビットライン、 １３６…第４絶縁層、 １３８…第２ビットラインコンタクト、 １４０…第２ビットライン、 １４１…第１酸化膜、 １４２…ポリシリコン層、 １４４…第２酸化膜、 １４６ａ…窒化膜、 １４８ａ…第１スペーサ、 １５０ａ…第１トレンチ、 １５０ｂ…第２トレンチ、 １５２…第１酸化膜パターン、 １５４…第２スペーサ、 １５６…第２酸化膜パターン。
Claims (18)
- 【請求項１】 半導体基板の上部に第１絶縁層を介在し
て形成され、アクティブ領域として提供される半導体層
と、 前記第１絶縁層の上部に形成され、隣接するアクティブ
領域をビットライン方向にずれて隔離させるように斜め
に配列された素子分離層と、 前記半導体層に形成され、ゲートとソース／ドレイン領
域を有するトランジスタと、 前記基板上に第２絶縁層を介在して設けられ前記トラン
ジスタの下部に形成された第１電極と該第１電極上に誘
電膜を介在して該第１電極に対向するように形成され該
第１絶縁層に形成されたストレージノードコンタクトを
通して前記トランジスタのソース領域に接続される第２
電極とを含むキャパシタと、 前記トランジスタを含む半導体層の上部に形成され、隣
接するアクティブ領域を一つずつ飛ばして対応するトラ
ンジスタのドレイン領域に接続される第１ビットライン
と、 前記第１ビットラインに対して相異なる高さで隣接して
前記第１ビットラインと接続されていないアクティブ領
域のドレイン領域に接続される第２ビットラインとを備
えることを特徴とする半導体メモリ装置。 - 【請求項２】 前記素子分離層は隣接するアクティブ領
域をビットライン方向に前記ゲートのピッチだけずれる
ように隔離させたことを特徴とする請求項１に記載の半
導体メモリ装置。 - 【請求項３】 前記半導体メモリ装置は隣接する第１ビ
ットライン及び隣接する第２ビットラインをそれぞれ一
対のビットラインでセンシングする折りたたみビットラ
イン型のセンスアンプ構造を有することを特徴とする請
求項１に記載の半導体メモリ装置。 - 【請求項４】 隣接するアクティブ領域を一つずつ飛ば
して対応するトランジスタのドレイン領域を露出させる
第１ビットラインコンタクトを有し前記トランジスタを
含む半導体層と前記第１ビットラインとの間に形成され
た第３絶縁層と、前記第１ビットラインコンタクトが形
成されていないアクティブ領域のドレイン領域を露出さ
せる第２ビットラインコンタクトを有し前記第１ビット
ラインと第２ビットラインとの間に形成された第４絶縁
層とをさらに備えることを特徴とする請求項１に記載の
半導体メモリ装置。 - 【請求項５】 前記ストレージノードコンタクトは前記
素子分離層の下部と、前記アクティブ領域の下部とにか
けて形成されることを特徴とする請求項１に記載の半導
体メモリ装置。 - 【請求項６】 隣接するアクティブ領域を隔離させるた
めに前記半導体層の上部に形成され前記ビットラインに
沿って伸びるライン型のトレンチ素子分離領域をさらに
備えることを特徴とする請求項１に記載の半導体メモリ
装置。 - 【請求項７】 半導体基板の上部に第１絶縁層を介在し
て形成され、アクティブ領域として提供される半導体層
と、 前記第１絶縁層の上部に形成され、隣接するアクティブ
領域をビットライン方向にずれて隔離させるように斜め
に配列された素子分離層と、 前記半導体層に形成され、ゲートとソース／ドレイン領
域を有するトランジスタと、 前記基板上に第２絶縁層を介在して設けられ前記トラン
ジスタの下部に形成される第１電極と該第１電極上に誘
電膜を介在して前記第１電極に対向するように形成され
該第１絶縁層に形成されたストレージノードコンタクト
を通して前記トランジスタのソース領域に接続される第
２電極とを含むキャパシタと、 前記トランジスタを含む半導体層の上部に形成され、隣
接するアクティブ領域を一つずつ飛ばして対応するトラ
ンジスタのドレイン領域に接続される第１ビットライン
と、 前記第１ビットラインに対して相異なる高さで隣接して
前記第１ビットラインと接続されていないアクティブ領
域のドレイン領域に接続される第２ビットラインとを備
え、 前記トランジスタのソース領域に接続される前記第２電
極は前記素子分離層と同一の方向に配列されることを特
徴とする半導体メモリ装置。 - 【請求項８】 前記ストレージノードコンタクトは前記
素子分離層の下部と、前記アクティブ領域の下部と、前
記素子分離層の上部に形成されるトランジスタの下部と
にかけて形成されることを特徴とする請求項７に記載の
半導体メモリ装置。 - 【請求項９】 第１半導体基板の上部に素子分離装置を
隣接するアクティブ領域がビットライン方向にずれて隔
離されるように斜線方向に配列して形成する段階と、 前記結果物の上部に第１絶縁層を積層し、これを食刻し
て前記第１半導体基板の所定部位を露出させるストレー
ジノードコンタクトを形成する段階と、 前記第１絶縁層の上部にキャパシタのストレージノー
ド、誘電膜及びプレート電極を順次に積層してキャパシ
タを形成する段階と、 前記プレート電極の上部に第２絶縁層を形成し、前記第
２絶縁層の上部に第２半導体基板をボンディングする段
階と、 前記結果物を上下逆にした後、前記第１半導体基板の背
面を研摩してアクティブ領域として提供される半導体層
を形成する段階と、 前記半導体層にゲートと、ドレイン領域と、前記ストレ
ージノードコンタクトを通してキャパシタのストレージ
ノードに接続されるソース領域を有するトランジスタを
形成する段階と、 前記結果物の上部に隣接するアクティブ領域を一つずつ
飛ばして対応するトランジスタのドレイン領域に接続さ
れる第１ビットラインを形成する段階と、 前記第１ビットラインの上部に前記第１ビットラインと
接続されていないアクティブ領域のドレイン領域に接続
される第２ビットラインを形成する段階とを備えること
を特徴とする半導体メモリ装置の製造方法。 - 【請求項１０】 前記素子分離層を形成する段階は、 第１半導体基板を所定の深さに食刻して隣接するアクテ
ィブ領域がビットライン方向にトランジスタのゲートの
ピッチだけずれて隔離されるようにトレンチを斜めに配
列して形成する段階と、 前記トレンチの内部を絶縁物質で埋め込むことにより素
子分離層を形成する段階とからなることを特徴とする請
求項９に記載の半導体メモリ装置の製造方法。 - 【請求項１１】 前記ストレージノードコンタクトを形
成する段階において、前記ストレージノードコンタクト
を前記素子分離層の下部とアクティブ領域の下部とにか
けて形成することを特徴とする請求項９に記載の半導体
メモリ装置の製造方法。 - 【請求項１２】 前記半導体層を形成する段階におい
て、前記素子分離層の表面が露出されるまで前記第１半
導体基板の背面を化学機械研摩方法で研摩することを特
徴とする請求項９に記載の半導体メモリ装置の製造方
法。 - 【請求項１３】 前記トランジスタを形成する段階以前
に、前記半導体層の上部に隣接するアクティブ領域を隔
離させるためのライン型のトレンチ素子分離領域をビッ
トライン方向に沿って伸びるように形成する段階をさら
に備えることを特徴とする請求項９に記載の半導体メモ
リ装置の製造方法。 - 【請求項１４】 前記ライン型のトレンチ素子分離領域
を形成する段階は、 前記半導体層の上部に第１酸化膜、ポリシリコン層、第
２酸化膜、及び窒化膜を順次に積層した後、前記窒化膜
をパタニングする段階と、 前記パタニングした窒化膜の側壁に第３酸化膜からなる
第１スペーサを形成した後、前記第１スペーサを食刻マ
スクとして用いて前記第２酸化膜、ポリシリコン層、第
１酸化膜、及び半導体層を順次に食刻して第１トレンチ
を形成する段階と、 前記第１トレンチを第４酸化膜で埋め込んだ後、前記第
１スペーサ及び第４酸化膜をエッチバックして前記第１
トレンチの上部に第１酸化膜パターンを形成する段階
と、 前記窒化膜を取り除いた後、前記第１酸化膜パターンの
側壁に第５酸化膜からなる第２スペーサを形成し、これ
を食刻マスクとして用いて前記第２酸化膜、ポリシリコ
ン層、第１酸化膜、及び半導体層を順次に食刻して第２
トレンチを形成する段階と、 前記第２トレンチを第６酸化膜で埋め込んだ後、前記第
１酸化膜パターン及び第６酸化膜をエッチバックして前
記第１及び第２トレンチを埋め込む第２酸化膜パターン
を形成する段階と、 前記ポリシリコン層を取り除いた後、前記第２酸化膜パ
ターンの側壁に第７酸化膜からなる第３スペーサを形成
することにより、隣接するアクティブ領域を隔離させる
ためのライン型のトレンチ素子分離領域を完成する段階
とを含むことを特徴とする請求項１３に記載の半導体メ
モリ装置の製造方法。 - 【請求項１５】 前記第１ビットラインを形成する段階
以前に、 前記トランジスタが形成されている半導体層の上部に第
３絶縁層を形成する段階と、 隣接するアクティブ領域を一つずつ飛ばして対応するト
ランジスタのドレイン領域を露出させるように前記第３
絶縁層を食刻して前記露出されたドレイン領域と第１ビ
ットラインを接続させるための第１ビットラインコンタ
クトを形成する段階とを備えることを特徴とする請求項
９に記載の半導体メモリ装置の製造方法。 - 【請求項１６】 前記第２ビットラインを形成する段階
以前に、 前記第２ビットラインが形成されている結果物の上部に
第４絶縁層を形成する段階と、 前記第１ビットラインコンタクトが形成されていないア
クティブ領域のドレイン領域を露出させるように前記第
４絶縁層を食刻して前記露出されたドレイン領域と第２
ビットラインを接続させるための第２ビットラインコン
タクトを形成する段階とを備えることを特徴とする請求
項９に記載の半導体メモリ装置の製造方法。 - 【請求項１７】 第１半導体基板の上部に素子分離層を
隣接するアクティブ領域がビットライン方向にずれて隔
離されるように斜めに配列して形成する段階と、 前記結果物の上部に第１絶縁層を積層し、これを食刻し
て前記第１半導体基板の所定部位を露出させるストレー
ジノードコンタクトを形成する段階と、 前記第１絶縁層の上部に前記素子分離層と同一の方向に
配列されるようにキャパシタのストレージノードを形成
する段階と、 前記ストレージノードの上部に誘電膜及びプレート電極
を順次に積層してキャパシタを形成する段階と、 前記プレート電極の上部に第２絶縁層を形成し、その第
２絶縁層の上部に第２半導体基板をボンディングする段
階と、 前記結果物を上下逆にした後、前記第１半導体基板の背
面を研摩してアクティブ領域として提供される半導体層
を形成する段階と、 前記半導体層に、ゲートと、ドレイン領域と、前記スト
レージノードコンタクトを通してキャパシタのストレー
ジノードに接続されるソース領域とを有するトランジス
タを形成する段階と、 前記結果物の上部に隣接するアクティブ領域を一つずつ
飛ばして対応するトランジスタのドレイン領域に接続さ
れる第１ビットラインを形成する段階と、 前記第１ビットラインの上部に前記第１ビットラインと
接続されていないアクティブ領域のドレイン領域に接続
される第２ビットラインを形成する段階とを備えること
を特徴とする半導体メモリ装置の製造方法。 - 【請求項１８】 前記ストレージノードコンタクトを形
成する段階において、前記ストレージノードコンタクト
を前記素子分離層の下部と、アクティブ領域の下部と、
前記素子分離層の上部に形成されるトランジスタの下部
とにかけて形成することを特徴とする請求項１７に記載
の半導体メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR98P09247 | 1998-03-18 | ||
| KR1019980009247A KR100260560B1 (ko) | 1998-03-18 | 1998-03-18 | 실리콘-온 인슐레이터 구조를 이용한 반도체 메모리 장치 및 그제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297965A true JPH11297965A (ja) | 1999-10-29 |
Family
ID=19534997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10363219A Withdrawn JPH11297965A (ja) | 1998-03-18 | 1998-12-21 | 半導体メモリ装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6181014B1 (ja) |
| JP (1) | JPH11297965A (ja) |
| KR (1) | KR100260560B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100796644B1 (ko) | 2007-02-22 | 2008-01-22 | 삼성전자주식회사 | 디램 소자 및 그 형성 방법 |
| KR100899739B1 (ko) | 2007-09-27 | 2009-05-27 | 주식회사 동부하이텍 | 반도체 메모리 소자 |
| WO2014181789A1 (ja) * | 2013-05-08 | 2014-11-13 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326811B1 (ko) * | 1999-12-31 | 2002-03-04 | 박종섭 | 반도체소자의 비트라인 형성방법 |
| US6472702B1 (en) * | 2000-02-01 | 2002-10-29 | Winbond Electronics Corporation | Deep trench DRAM with SOI and STI |
| US6414365B1 (en) * | 2001-10-01 | 2002-07-02 | Koninklijke Philips Electronics N.V. | Thin-layer silicon-on-insulator (SOI) high-voltage device structure |
| JP2003152105A (ja) * | 2001-11-15 | 2003-05-23 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100684892B1 (ko) * | 2005-03-14 | 2007-02-20 | 삼성전자주식회사 | 반도체 불량 분석을 위한 분석 구조체 |
| KR100843714B1 (ko) * | 2007-04-12 | 2008-07-04 | 삼성전자주식회사 | 콘택 구조체 형성 방법 및 이를 이용한 반도체소자의제조방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5214601A (en) | 1986-12-11 | 1993-05-25 | Mitsubishi Denki Kabushiki Kaisha | Bit line structure for semiconductor memory device including cross-points and multiple interconnect layers |
| JPH06105548B2 (ja) | 1987-02-02 | 1994-12-21 | 三菱電機株式会社 | ダイナミツク形半導体記憶装置 |
| JP2743391B2 (ja) * | 1988-08-25 | 1998-04-22 | ソニー株式会社 | 半導体メモリの製造方法 |
| US5170243A (en) * | 1991-11-04 | 1992-12-08 | International Business Machines Corporation | Bit line configuration for semiconductor memory |
| JP3241106B2 (ja) * | 1992-07-17 | 2001-12-25 | 株式会社東芝 | ダイナミック型半導体記憶装置及びその製造方法 |
| KR0141218B1 (ko) * | 1993-11-24 | 1998-07-15 | 윤종용 | 고집적 반도체장치의 제조방법 |
| JP3570038B2 (ja) | 1994-11-21 | 2004-09-29 | ソニー株式会社 | 半導体不揮発性記憶装置 |
| US5852571A (en) | 1997-03-14 | 1998-12-22 | Micron Technology, Inc. | Nonvolatile ferroelectric memory with folded bit line architecture |
-
1998
- 1998-03-18 KR KR1019980009247A patent/KR100260560B1/ko not_active IP Right Cessation
- 1998-12-21 JP JP10363219A patent/JPH11297965A/ja not_active Withdrawn
-
1999
- 1999-03-18 US US09/271,519 patent/US6181014B1/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100796644B1 (ko) | 2007-02-22 | 2008-01-22 | 삼성전자주식회사 | 디램 소자 및 그 형성 방법 |
| US7714372B2 (en) | 2007-02-22 | 2010-05-11 | Samsung Electronics Co., Ltd. | Dynamic random access memory devices and methods of forming the same |
| KR100899739B1 (ko) | 2007-09-27 | 2009-05-27 | 주식회사 동부하이텍 | 반도체 메모리 소자 |
| WO2014181789A1 (ja) * | 2013-05-08 | 2014-11-13 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100260560B1 (ko) | 2000-07-01 |
| US6181014B1 (en) | 2001-01-30 |
| KR19990075176A (ko) | 1999-10-15 |
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