JPH08139314A

JPH08139314A - 半導体装置およびその製造方法

Info

Publication number: JPH08139314A
Application number: JP6274851A
Authority: JP
Inventors: Yutaka Ito; 伊藤　　豊; Koji Naito; 康志内藤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-11-09
Filing date: 1994-11-09
Publication date: 1996-05-31

Abstract

(57)【要約】【目的】ＤＲＡＭ等の半導体装置の高密度化時に、Ｌ
ＤＤ構造のＭＩＳＦＥＴにおけるコンタクトスペースを
広く確保し、低コンタクト抵抗化、あるいはセルフアラ
イン化を容易にする。【構成】ゲート電極１０１のパターニング後、薄いソ
ース・ドレイン注入を行い、ビット線下地絶縁膜１０７
をゲート電極１０１の側部を含む全面に形成後、Ｓｉサ
イドウォール１０６を形成し、ゲート電極１０１とＳｉ
サイドウォール１０６をマスクとしてビット線下地絶縁
膜１０７を通して高濃度の不純物イオンを注入する。そ
の後、ビット線コンタクトをＳｉサイドウォール１０
６、絶縁膜１０７の２段エッチによりゲート電極１０１
及び下地絶縁膜１０７に対し自己整合的に開口し、ビッ
ト線１０９を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＤＤ構造を有するＭ
ＩＳＦＥＴを備えた半導体装置に係り、特に、コンタク
ト抵抗の低減対策に関する。

【０００２】

【従来の技術】近年、ＤＲＡＭにおいて高容量化が進
み、６４ＭｂｉｔＤＲＡＭのサンプル出荷もすでに行わ
れている。従来、ＤＲＡＭ型半導体装置ではＭＩＳＦＥ
Ｔ構造はゲート長の減少にともなうショートチャネル効
果の抑制およびホットキャリア耐性の向上などのため酸
化膜サイドウォールを用いたＬＤＤ構造を採用してい
る。すなわち、図８に示すように、従来のＤＲＡＭの周
辺回路に配置されるＭＯＳトランジスタは、Ｓｉ基板５
００上に形成されたゲート電極５０１と、ゲート電極５
０１の上に形成されたゲート上絶縁膜５０２と、ゲート
電極５０１とＳｉ基板５００との間に介設されるゲート
酸化膜５０３と、ゲート電極５０１の側部に形成された
シリコン酸化膜からなるサイドウォール５０６と、Ｓｉ
基板５０１の表面領域のゲート電極５０１端部付近に形
成された低濃度ソース・ドレイン領域５１１と、低濃度
ソース・ドレイン領域５１１の外側に形成された高濃度
ソース・ドレイン領域５１２とを備えている。そして、
上記ゲート電極５０１及びサイドウォール５０６の上を
含む基板全面を覆うビット線下地絶縁膜５０７と、該ビ
ット線下地絶縁膜５０７に設けられたコンタクト孔を介
して高濃度ソース・ドレイン領域５１２にコンタクトす
るビット線５０９とが設けられている。

【０００３】次に、図９（ａ）〜（ｃ）及び図１０
（ａ），（ｂ）を参照しながら、従来のＤＲＡＭ型の半
導体装置の製造方法について説明する。なお、図９
（ａ）〜（ｃ）及び図１０（ａ），（ｂ）において、左
側が周辺回路Ｒpcにおける半導体装置の断面構造を、右
側がメモリセル部Ｒmcの構造をそれぞれ示す。

【０００４】まず、図９（ａ）に示すように、半導体基
板５００の表面領域を区画する素子分離５０４を形成
し、素子分離５０４で区画される活性領域と素子分離５
０４との上に、ゲート酸化膜５０３，ゲート電極５０
１，ゲート上絶縁膜５０２を形成する。そして、ゲート
酸化膜５０３，ゲート電極５０１，ゲート上絶縁膜５０
２をマスクとして、低濃度の不純物イオンを注入し、低
濃度ソース・ドレイン領域５１１を自己整合的に形成す
る。不純物イオンの注入は、ｎチャネルＭＯＳトランジ
スタと必要に応じてｐチャネルＭＯＳトランジスタとに
分け、フォトレジストマスクを併用して行う。

【０００５】次に、図２（ｂ）に示すように、ＣＶＤ法
で酸化膜を１５０ｎｍ程度堆積し異方性ドライエッチを
行い図１９に示すようにゲート電極側面に高濃度ソース
・ドレイン注入のためのスペーサとなるよう酸化膜（以
下「酸化膜サイドウォール４０６」という）を形成し、
高濃度のソース・ドレインイオン注入を行い、高濃度ソ
ース・ドレイン領域５０６を形成する。。このとき、酸
化膜サイドウォール５０６の下には高濃度イオンは注入
されない。

【０００６】次に、図２（ｃ）に示すように、ビット線
下地絶縁膜５０７を堆積する。

【０００７】次に、図３（ａ）に示すように、フォトマ
スク工程とドライエッチ工程によりレジストマスクＭre
10を用いてビット線下地絶縁膜５０７の一部をエッチン
グしビット線コンタクト孔５０８をゲート電極５０１に
対して自己整合的に形成する。

【０００８】次に、図３（ｂ）に示すように、多結晶Ｓ
ｉ膜５０９ａ及びＷＳｉ膜５０９ｂからなるビット線５
０９と、ビット線上絶縁膜５１０とを形成する。

【０００９】その後、図は省略するが、メモリセル部Ｒ
mcで、容量絶縁用酸化膜，容量電極、誘電体膜、プレー
ト電極等を形成する。

【００１０】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、ＤＲＡＭの高容量化、高密度化に伴いコ
ンタクト抵抗が上昇し、素子特性が低下したりコンタク
ト形成が困難になる問題があった。すなわち、ゲート間
スペースが狭くなると、コンタクト形成を自己整合的に
形成する場合、ゲート電極に対して垂直方向のコンタク
トスペースが、ゲート間スペースからＬＤＤ用の酸化膜
サイドウォールとビット線用酸化膜の合計膜厚の２倍分
差し引いた長さになるため、著しく狭くなり、コンタク
ト抵抗が上昇し十分なＭＯＳトランジスタ性能が得られ
なくなった。さらに、ＤＲＡＭにおいて最もゲート間ス
ペースが狭くなるセル部においては、ゲート長が０．３
μｍ程度になるとゲート間スペースも０．３μｍ程度に
狭くなりセル部ゲート間スペースが前述した酸化膜膜で
埋まってしまい自己整合的なコンタクト形成が不可能に
なる。

【００１１】図１１（ａ）〜（ｃ）は、微細化されたＤ
ＲＡＭの製造工程における構造の変化を示す断面図であ
る。まず、図１１（ａ）に示すように、上記図９（ｃ）
に示す状態まで工程が進んだとする。このとき、酸化膜
サイドウォール５０６を形成したときに、多くの場合、
メモリセル部Ｒmcのゲート電極５０１間スペースが酸化
膜サイドウォール５０６でほとんど埋まってしまう。ま
た、酸化膜サイドウォール５０６によりメモリセル部Ｒ
mcのゲート電極５０１間が完全には埋まっていなかった
としても、ビット線下地絶縁膜５０７を堆積する際に、
ゲート５０１間スペースが０．３μｍ程度より狭くなる
と、メモリセル部Ｒmcのゲート電極５０１間がこのビッ
ト線下地絶縁膜５０７を形成することで埋まってしま
う。

【００１２】この後、図１１（ｂ）に示すように、フォ
トマスク露光工程を経て、ビット線下地絶縁膜５０７を
エッチングする際、周辺回路部Ｒpcにはビットコンタク
ト孔５０８ａが開口されるが、メモリセル部Ｒmcではビ
ット線コンタクト５０８ｂ孔を開口しようとしても、こ
の埋まった分を除去してＳｉ基板５０１の表面を露出さ
せることが困難となる。すなわち、図１１（ｃ）に示す
ように、なおもエッチングを続行すると、メモリセル部
Ｒmcのビット線コンタクト孔５０８ｂにおいて、ゲート
上絶縁膜５０２の一部が除去されて、ゲート電極５０１
が露出する箇所Ｄefが生じる。

【００１３】すなわち、酸化膜サイドウォール５０６お
よびビット線下地絶縁膜５０７で埋まってしまったセル
部５４５ゲート５０１間にビット線コンタクト孔５０９
ｂを開口しようとすると、ゲート５０１の段差とゲート
上絶縁膜５０２とビット線下地絶縁膜５０７の合計膜厚
程度のエッチングが必要であるが、その場合、よほどフ
ォトマスク露光工程でレジストの開口部がゲート５０１
と重ならないようにレジスト開口寸法を小さく出して、
しかも超厳密なアライメントができないと、前述のよう
にゲート上絶縁膜５０２の一部が除去され、ゲート電極
５０１が露出してしまう。そして、そのままビット線を
形成するとビット線とゲート５０１の短絡不良がおこ
る。

【００１４】また、図８に示す部分断面図で説明する
と、ビット線コンタクト孔はゲート電極５０１に対して
自己整合的に形成された部分では、ゲート電極方向に垂
直方向のコンタクトスペースＷcoはゲート間スペースか
ら（酸化膜サイドウォール５０６の厚み＋ビット線下地
絶縁膜５０７の厚み）の２倍分の膜厚を引いた長さにな
り、例えゲート電極５０１の一部を露出させることなく
開口できたとしても、コンタクト抵抗が上昇しＭＯＳト
ランジスタとして十分な性能が得られない。

【００１５】さらに、ビット線形成後の容量電極コンタ
クト形成においては、ビット線コンタクト孔５０８ｂと
比較して、各ゲート電極５０１の間隔が容量電極下地絶
縁膜の膜厚の２倍分さらに狭くなり、ゲート電極５０１
に対して自己整合的にコンタクトを形成するのが、益々
困難になる。一方、コンタクトのスペースを確保しよう
とすると、酸化膜サイドウォール５０６やビット線下地
酸化膜５０７を非常に薄くせねばならず、ショートチャ
ネル効果の抑制が困難になるとともに素子設計、プロセ
ス設計の自由度が著しく阻害されることになる。

【００１６】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、ＭＩＳＦＥＴを配置した半導体装置
において、素子寸法が縮小化しても、所望するＬＤＤ構
造の横方向のソース・ドレイン不純物分布を持ち、ショ
ートチャネル効果を抑制しつつビット線用あるいはセル
容量電極用コンタクトスペースが広く低いコンタクト抵
抗をもつＭＩＳＦＥＴの構成及びその製造方法を提供す
るものである。

【００１７】

【課題を解決するための手段】上記問題点を解決するた
めに本願によって開示される発明のうち代表的なものの
概要を説明する。すなわち、ゲート電極の側面とビット
線にはさまれた絶縁膜とＳｉ基板活性領域とビット線に
はさまれた絶縁膜を実効的に同じ構造にするわけであ
る。また、その構造を実現するための製造方法としてゲ
ート電極形成後に全面に酸化膜と多結晶Ｓｉを形成し、
異方性ドライエッチによりゲート電極側面に多結晶Ｓｉ
サイドウォールを形成する工程とその後高濃度ソース・
ドレインイオン注入を行う工程とビット線コンタクトを
形成するため一部のＳｉサイドウォールと酸化膜を除去
する工程とその上にビット線を形成する工程を備えたも
のである。

【００１８】

【作用】以上の半導体装置及びその製造方法によって、
各請求項の発明では、下記の作用が得られる。

【００１９】請求項１又は２の発明では、ＭＩＳＦＥＴ
の寸法が小さくなり、ゲート電極間のスペースが狭くな
っても、導電性部材とソース・ドレイン領域とのコンタ
クト領域が高濃度ソース・ドレイン領域の幅よりも広く
低濃度ソース・ドレイン領域にまで亘っているので、広
いコンタクト面積が確保される。したがって、低濃度ソ
ース・ドレインと高濃度ソース・ドレインとによるショ
ートチャネル効果の防止作用が得られるとともに、広い
コンタクト面積が確保され、信頼性が向上する。

【００２０】請求項３又は４の発明では、ゲート電極が
ＭＩＳＦＥＴとして機能する部分でも、導電性部材がゲ
ート電極の一部を覆う部分と同じ処理を受けたことによ
り、高濃度ソース・ドレイン領域がゲート電極側方の配
線下地絶縁膜及び高選択性サイドウォールに対して自己
整合的に形成されているので、低濃度ソース・ドレイン
との間でショートチャネル効果を防止するための良好な
位置関係が確保される。一方、高選択性サイドウォール
は側部絶縁膜に対して高選択比の被エッチング特性を有
しているので、配線下地絶縁膜が製造工程中におけるダ
メージを受けることがなく、導電性膜とゲート電極との
絶縁性も良好に維持される。

【００２１】請求項５の発明では、周辺回路に形成され
るＭＩＳＦＥＴにおける各ゲート電極間では、従来のゲ
ート電極間の絶縁膜が１層少ない（酸化膜サイドウォー
ルが無くなる）ことにより、高濃度及び低濃度ソース・
ドレインからなる不純物拡散領域と導電性部材とのコン
タクトスペースが広くなる。したがって、コンタクト抵
抗が低く高性能のＭＩＳＦＥＴを搭載した半導体装置が
得られる。

【００２２】また、特にゲート電極間スペースが狭いメ
モリセル部においても、ゲート電極間がいったん高選択
性サイドウォールを構成する膜で埋まったとしても、そ
の後のコンタクト孔の開口のためのエッチング時に、配
線下地絶縁膜とは高い選択比を有する高選択性サイドウ
ォールが容易に除去される。したがって、ゲート電極間
のスペースが絶縁膜で埋まってしまうことがなく、自己
整合的なコンタクト形成が可能になる。

【００２３】さらに、高選択性サイドウォールはゲート
段差部の曲率を大きくする平坦化効果もあり、その上に
導電性部材のパターニングを行う際、フォトマスク露光
工程ではレジストの膜厚ムラや下地の乱反射を低減し、
レジストパターン形成を容易にする。そして、その後の
パターニング用エッチング時に、上方に形成される膜の
ゲート段差部において垂直方向の実効膜厚が薄くなるた
めエッチング時間が短縮され、寸法変化や平坦部での下
地の膜べりを低減させる等、加工性を向上させる作用も
大きい。

【００２４】請求項６の発明では、導電性を有する高選
択性サイドウォールが不純物拡散領域にコンタクトして
いるので、これを除去しなくても導電性膜を上方から堆
積すると、両者が一体化して、配線等として機能する。
そして、高濃度ソース・ドレイン形成用の不純物注入時
に高選択性サイドウォールにも不純物イオンが同時に注
入されるので、導電性膜形成後にコンタクト抵抗を低減
するための不純物イオンの注入が不要になり、あるいは
不純物イオンの注入量が軽減される。

【００２５】請求項７又は８の発明では、特に高速動作
が要求されるＤＲＡＭにおいて、周辺回路に高速動作の
ＭＩＳＦＥＴが形成される。

【００２６】

【実施例】以下本発明の実施例について、図面を参照し
ながら説明する。

【００２７】（第１実施例）まず、第１実施例について
説明する。図１は本発明の半導体装置の周辺回路に配置
されるＭＯＳトランジスタの構造を示す断面図である。
同図において、１００はＳｉ基板、１０１はゲート電
極、１０２はゲート上絶縁膜、１０３はゲート酸化膜、
１０９はビット線、１０７はゲート電極１０１及びゲー
ト上絶縁膜１０２の周囲及び活性領域を覆いビット線１
０９の下地となるビット線下地絶縁膜、１１１は低濃度
ソース・ドレイン領域（ＬＤＤ）、１１２は高濃度ソー
ス・ドレイン領域である。

【００２８】ここで、図１に示すＭＯＳトランジスタの
特徴として、高濃度ソース・ドレイン領域１１２と低濃
度ソース・ドレイン領域１１１との境界は、ビット線１
０９と活性領域とのコンタクトスペース内に含まれてい
る。例えば図１の２つのゲート電極１０１に挟まれる領
域において、ビット線１０９と活性領域とのコンタクト
スペース幅Ｗo は、高濃度ソース・ドレイン領域１１２
の幅Ｗ1 よりも広く、ビット線１０９の一部が低濃度ソ
ース・ドレイン領域１１１に接触している。言い換える
と、低濃度ソース・ドレイン不純物領域１１１と高濃度
不純物領域１１２を有するいわゆるＬＤＤ構造のＭＯＳ
トランジスタにおいて、通常存在するサイドウォール、
つまり高濃度ソース・ドレイン不純物の注入マスクとな
り高濃度ソース・ドレイン不純物領域１１２の位置を規
定する酸化膜サイドウォールが存在しない。よって、ゲ
ート間スペースの狭いところにおいても、ゲート電極１
０１に対して自己整合的に形成されたビット線コンタク
ト１０９のスペースは広く確保され、低コンタクト抵抗
を持つＭＯＳトランジスタが実現されるのである。すな
わち、ビット線コンタクトスペース幅Ｗo は、ゲート間
スペースからビット線下地絶縁膜１０７の膜厚の２倍分
を差し引いたものになる。

【００２９】次に、以下、本実施例の半導体装置の製造
方法について、図２（ａ）〜（ｄ）を参照しながら説明
する。図２（ａ）〜（ｄ）において、左側の図は周辺回
路部Ｒpcの状態を示し、右側の図はメモリセル領域Ｒmc
の状態を示す。

【００３０】まず、図２（ａ）に示すように、半導体基
板１００の表面領域を区画する素子分離１０４を形成
し、素子分離１０４で区画される活性領域と素子分離１
０４との上に、ゲート酸化膜１０３，ゲート電極１０
１，ゲート上絶縁膜１０２を形成する。そして、ゲート
酸化膜１０３，ゲート電極１０１，ゲート上絶縁膜１０
２をマスクとして、低濃度の不純物イオンを注入し、低
濃度ソース・ドレイン領域１１１を自己整合的に形成す
る。不純物イオンの注入は、ｎチャネルＭＯＳトランジ
スタと必要に応じてｐチャネルＭＯＳトランジスタとに
分け、フォトレジストマスクを併用して行う。

【００３１】次に、図２（ｂ）に示すように、ゲート電
極１０１及びゲート上絶縁膜１０２の周囲及びＳｉ基板
１００の全面を覆うＣＶＤ酸化膜（ビット線下地絶縁膜
１０７）を全面に形成し、さらに導電性部材である多結
晶Ｓｉ膜（又はアモルファスＳｉ膜）を全面に形成し、
異方性ドライエッチによりＳｉサイドウォール１０６を
ゲート電極１０１の側部に形成する。その際、メモリセ
ル領域Ｒmcでは、各ゲート電極１０１間のスペースによ
っては、図２（ｂ）のＡ部に示されるように、ゲート電
極１０１間のスペースがＳｉサイドウォール１０６で埋
まる。一方、ビット線下地絶縁膜１０７の膜厚は、ゲー
ト電極１０１間のコンタクトスペースを広く確保し、ま
た、高濃度ソース・ドレイン１１２を形成するための不
純物イオンの注入をこのビット線下地絶縁膜１０７の上
から行うためには、なるべく薄くするのが好ましい。た
だし、このビット線下地絶縁膜１０７は、電気的絶縁だ
けでなく後述のビット線のエッチング工程におけるエッ
チングストッパーの役割を持つため、２０ｎｍ程度は必
要である。また、Ｓｉサイドウォール１０６を形成する
ための多結晶Ｓｉ膜の膜厚は、高濃度ソース・ドレイン
領域１１２を形成するための不純物イオンが所望の位置
に注入されるように膜厚を設定する。すなわち、不純物
イオンはゲート電極１０１の側面部からビット線下地絶
縁膜１０７とＳｉサイドウォール１０６の合計膜厚分だ
け離れたところに注入される。その合計膜厚の最適値
は、トランジスタのゲート長や後工程の熱処理、駆動電
圧等によって変わってくるが、０．０８μｍから０．１
８μｍ程度である。

【００３２】Ｓｉサイドウォール１０６の形成後、フォ
トマスク露光工程を経てｎチャネル，ｐチャネルＭＯＳ
トランジスタに、それぞれ高濃度不純物イオンの注入を
行い、高濃度ソース・ドレイン領域１１２を形成する。
その際、レジストおよびゲート電極１０１およびＳｉサ
イドウォール１０６をマスクとし、ビット線下地絶縁膜
１０７を通してイオン注入を行う。ただし、ｎチャネル
ＭＯＳトランジスタのうちメモリセル領域ＲmcのＭＯＳ
トランジスタはレジストマスクによりこの注入を避ける
場合もある。

【００３３】次に、図２（ｃ）に示すように、フォトマ
スク露光工程によリ形成したレジストマスクＭre1 を用
いて、Ｓｉサイドウォール１０６とビット線下地絶縁膜
１０７の一部を連続的にエッチングし、活性領域の一部
を露出させてビット線コンタクト孔１０８を形成する。
この工程のうちＳｉサイドウォール１０６をエッチング
する際、ゲート電極１０１とゲート上絶縁膜１０２の段
差分（合計膜厚）程度の多結晶Ｓｉ膜のエッチングが必
要であるが、Ｓｉサイドウォール１０６を構成する多結
晶Ｓｉ膜（あるいはアモルファスＳｉ膜）とビット線下
地絶縁膜１０７を構成するシリコン酸化膜のエッチング
選択比は高いので、Ｓｉサイドウォール１０６のエッチ
ング時にその下のビット線下地絶縁膜１０７はほとんど
なくならない。また、ビット線下地絶縁膜１０７の膜厚
はゲート上絶縁膜１０２と比較して薄いので、ビット線
下地絶縁膜１０７のエッチング時にゲート電極１０１が
露出することなく自己整合的にコンタクト孔を開口でき
る。特に、本実施例のようにメモリセル領域Ｒmcと同時
に周辺回路部Ｒpcのビット線コンタクト孔１０８を形成
する場合、Ｓｉサイドウォール１０６のエッチングの初
期からビット線下地絶縁膜１０７が露出している部分が
あるが、現在のドライエッチ技術においても多結晶Ｓｉ
膜のエッチング時のシリコン酸化膜との選択比は最大で
１００近い値が得られており、Ｓｉサイドウォール１０
６エッチング時にビット線下地絶縁膜１０７がなくなっ
て、Ｓｉ基板１００がエッチングされる虞れはない。

【００３４】なお、ここではメモリセル領域Ｒmcと周辺
回路部Ｒpcで同時にレジストマスクＭre1 を形成しビッ
ト線コンタクト孔１０８を開口する場合について述べた
が、フォトマスク露光工程とエッチング工程をメモリセ
ル領域Ｒmcと周辺回路部Ｒpcでそれぞれ２回に分けて行
う方法も考えられる。この場合、工程数は増加するが周
辺回路部Ｒpcのエッチング時にＳｉサイドウォール１０
６のエッチングが不要になる。

【００３５】次に、図２（ｄ）に示すように、ビット線
コンタクト孔１０８を介して活性領域にコンタクトする
ビット線１０９の形成を行う。ここでは、例としてＷＳ
ｉポリサイドのビット線を形成することとする。ビット
線コンタクト孔１０８の開口後、まずＷＳｉ下地用に多
結晶Ｓｉ膜１０９ａを２０ｎｍから１５０ｎｍ程度堆積
する。その後、低抵抗化のため例えば砒素イオンを多結
晶Ｓｉ膜１０９ａに注入し、ついでＷＳｉ膜１０９ｂを
５０ｎｍから２００ｎｍ程度堆積する。ついで、次工程
で形成するセル容量電極コンタクト孔をビット線に対し
て自己整合的に形成可能とするためにＷＳｉ膜１０９ｂ
上にＣＶＤ酸化膜（以後ビット線上絶縁膜１１０と称す
る）を形成する。その後、フォトマスク工程とドライエ
ッチ工程によりビット線上絶縁膜１１０、ＷＳｉ膜１０
９ｂ、多結晶Ｓｉ膜１０９ａ、Ｓｉサイドウォール１０
６をエッチングし、ビット線１０９のパターニングを行
う。場合によっては、連続してさらにＣＶＤ酸化膜をエ
ッチングし活性領域の一部を露出させる。

【００３６】次に、図３（ａ）に示すように、ビット線
１０９の形成後、セル容量電極絶縁用に例えばＣＶＤ酸
化膜を容量電極下地絶縁膜１１４として形成し、フォト
マスク露光工程とドライエッチ工程によりレジストＭre
2 をマスクとして容量電極下地絶縁膜１１４をエッチン
グして活性領域の一部を露出させ、容量電極用コンタク
ト孔１１６を形成する。

【００３７】その後、図３（ｂ）に示すように、容量電
極１１７を例えば燐含有多結晶Ｓｉ膜、誘電体膜１１８
を例えばＯＮＯ膜、プレート電極１１９を例えば燐含有
多結晶Ｓｉ膜で形成する。このあと数回の絶縁膜、導電
性膜、フォト工程、エッチング工程により上層の配線が
形成されデバイス（ＤＲＡＭ型半導体装置）が完成す
る。

【００３８】ここで、Ｓｉサイドウォール１０６の役割
について補足しておく。Ｓｉサイドウォール１０６は注
入時のスペーサとしてだけではなくゲート段差部の曲率
を大きくする効果も持っており、ビット線１０９のフォ
トマスク露光工程によるレジストパターン形成や、その
後のビット線エッチング工程を容易にする効果もある。
すなわち、Ｓｉサイドウォール１０６は工程数を増やす
ことなく自動的に平坦化を行う働きを持つわけである。

【００３９】また、ビット線１０９の下方以外の不要部
分のＳｉサイドウォール１０６が後工程まで残っている
と、コンタクト孔の形成時などに不都合を生じるが、ビ
ット線１０９のＷＳｉ膜１０９ｂ，多結晶Ｓｉ膜１０９
ａのエッチング時に自動的に除去されるので除去工程を
設ける必要はない。なお、多結晶Ｓｉ膜１０９ａへの低
抵抗化注入にここでは砒素を例として示したが燐でもよ
い。

【００４０】また、上記実施例では多結晶Ｓｉ膜１０９
ａの形成後、砒素注入の後そのままＷＳｉ膜１０９ｂを
形成したが、工程数が増えてもさらなる平坦化によりプ
ロセスマージンを広げたいときは多結晶Ｓｉ膜のエッチ
バックを行ってもよい。すなわち、高濃度ソース・ドレ
イン注入後、多結晶Ｓｉをやや厚めに、膜厚として２０
０ｎｍから５００ｎｍ程度堆積後、多結晶Ｓｉを最も薄
いところ（平坦部）で１０ｎｍから１５０ｎｍ程度残る
ようにエッチバックした後、低抵抗化注入、ＷＳｉ膜１
０９ｂの堆積を行うという方法も当然有り得る。

【００４１】また、上記実施例ではビット線１０９とし
てＷＳｉポリサイド構造を用いたがＴｉＳｉポリサイド
ほか他の高融点金属シリサイドを用いたポリサイドや高
融点金属シリサイドのみでもよい。

【００４２】なお、上記実施例においてはビット線下地
絶縁膜１０７はＣＶＤ酸化膜の１回の堆積で形成した
が、熱酸化とＣＶＤ酸化膜堆積の組合せでもよい。ま
た、最初に薄めの酸化膜を形成したあと、Ｓｉサイドウ
ォール１０６を形成し、高濃度ソース・ドレイン領域１
１２形成用の不純物イオンの注入後、Ｓｉサイドウォー
ル１０６を完全に除去してしまい、再度酸化膜を堆積
し、ビット線コンタクト、ビット線を形成するという方
法もある。酸化膜の形成を注入をはさんで２回に分ける
ことにより２回目に形成した酸化膜は注入損傷を受けて
いないため高い絶縁性とエッチング耐性を持つようにな
る。もちろん、この場合でも２回の酸化膜によりゲート
電極間スペーサが埋まらないように膜厚を設定するのは
当然である。２回目の酸化膜をより厚く形成するため
に、Ｓｉサイドウォール１０６の除去後、ＨＦ処理によ
り、最初の薄い酸化膜をエッチングしておいてから２回
目の酸化膜を形成してもよい。

【００４３】また、ビット線下地絶縁膜１０７の形成
後、多結晶Ｓｉ膜の代わりに例えばＳｉＮ膜や有機膜を
用いて、注入スペーサを形成してもよい。この場合、ス
ペーサのエッチング時に下地の酸化膜が削れないように
下地の酸化膜に対して、エッチング選択比の大きい材料
を使う必要がある。

【００４４】次に、上記工程で決まるデバイス完成後の
高濃度ソース・ドレイン領域１１２のと低濃度ソース・
ドレイン領域１１１との境界位置（以後「高濃度ソース
・ドレイン領域境界位置」という）について説明する。
高濃度境界位置は注入直後と比較して注入後の熱処理や
酸化等の熱プロセスによる不純物拡散により移動する。
その位置について図４を用いて説明する。

【００４５】図４は、上記実施例により形成されるＭＯ
Ｓトランジスタのうちビット線１０９がゲート電極１０
１の上を横断しているＭＯＳトランジスタの断面図を示
すものであり、図１及び図２に示す部材と同じ部材は共
通の符号を付している。ただし、Ｓｉサイドウォール１
０６はデバイスの完成時には除去されているが、理解を
容易にするために破線で示している。ここで、直線Ａ
１，Ａ２はデバイス完成後の横方向高濃度ソース・ドレ
イン領域境界位置、直線Ｂ１，Ｂ２はビット線下地絶縁
膜で規定される横方向高濃度ソース・ドレイン領域境界
位置、直線Ｃ１，Ｃ２は本実施例の図２（ｂ）に示す工
程における不純物イオン注入直後の横方向高濃度ソース
・ドレイン領域境界位置、直線Ｄ１，Ｄ２はビット線下
地絶縁膜形成後かつＳｉサイドウォール１０６形成前に
高濃度注入を行った場合の注入直後の高濃度ソース・ド
レイン領域境界位置を示す。

【００４６】本実施例では、高濃度ソース・ドレイン領
域形成用の不純物イオンの注入は、Ｓｉサイドウォール
１０６の形成後に注入されることから、注入直後の高濃
度境界は直線Ｃ１，Ｃ２の位置にある。デバイス完成ま
での熱処理において縦、横方向とも拡散するが、最終的
な縦方向の高濃度ソース・ドレイン領域境界深さをｄと
すると一般に広く知られた経験則により、横方向の高濃
度ソース・ドレイン領域境界は深さｄのおよそ８０％の
距離（０．８ｄ）だけ内側に入ったところ、すなわち直
線Ａ１，Ａ２で示す位置にくる。それに対し、ビット線
下地絶縁膜１０７の形成直後に高濃度注入を行ったと仮
定すると、注入直後の境界位置は直線Ｄ１，Ｄ２で示さ
れる位置になり、デバイス完成後には直線Ｄ１，Ｄ２か
ら長さ０．８ｄだけ内側に入った直線Ｂ１，Ｂ２の位置
になる。また、ゲート電極１０１のパターニング直後に
高濃度注入を行ったとすると、デバイス完成後の高濃度
ソース・ドレイン領域境界位置は直線Ｂ１，Ｂ２の位置
よりさらに内側に入るはずである。

【００４７】なお、図４の断面構造についてソース・ド
レイン境界位置以外で本発明の特徴的な部分を説明す
る。まず、Ｓｉサイドウォール１０６はビット線１０９
と直接接しているのでビット線１０９の一部とみなす。
ビット線下地絶縁膜１０７のうちゲート電極１０１とビ
ット線１０９にはさまれた部分（膜厚ｘとする）と、ビ
ット線下地絶縁膜１０７のうちビット線１０９と基板活
性領域（ソース・ドレイン領域等）とにはさまれた部分
（膜厚ｙとする）は同時に形成されているので、膜厚も
ほぼｘ＝ｙとなる。

【００４８】また、図４はビット線１０９がゲート電極
１０１の上を横断するトランジスタの断面図であるが、
実際には１つのＬＳＩチップ上にはビット線とは離れた
ＭＯＳトランジスタも多数存在し、その場合には、図４
からＳｉサイドウォール１０６およびビット線１０１を
省いた断面構造となる。しかし、高濃度ソース・ドレイ
ン領域１１２の横方向境界位置が、ビット線下地絶縁膜
１０７とＳｉサイドウォール１０６との合計膜厚により
規定されるのは、ビット線１０９がゲート電極１０１を
横断している部分のＭＯＳトランジスタと同様である。
ビット線下地絶縁膜１０７の膜厚とＳｉサイドウォール
１０６との膜厚は、トランジスタ部でなくて素子分離１
０４の上であってもゲート電極１０１とビット線１０９
とが交差している部分でも同じである。

【００４９】（第２実施例）次に、第２実施例について
説明する。図５は第２実施例に係る半導体装置の周辺回
路部に配置されるＭＯＳトランジスタの断面構造を示
す。図５に示すＭＯＳトランジスタの構造は、上記第１
実施例の図１に示すＭＯＳトランジスタの構造とほとん
ど同じであるが、本実施例では、製造工程の途中で形成
されるＳｉサイドウォール１０６がビット線コンタクト
部に残っており、ビット線１０９と一体化されている。

【００５０】そして、製造工程において、第１実施例で
は、ビット線コンタクト部の形成をＳｉサイドウォール
を形成し高濃度ソース・ドレイン領域へのイオン注入の
後に行うのに対し、第２実施例では、ビット線下地絶縁
膜の形成直後で、かつＳｉサイドウォールの形成前に行
っている。

【００５１】以下、図６（ａ）〜（ｄ）及び図７
（ａ），（ｂ）を参照しながら第２実施例に係る半導体
装置の製造方法について説明する。

【００５２】まず、図６（ａ）に示すように、半導体基
板１００の表面領域を区画する素子分離１０４を形成
し、素子分離１０４で区画される活性領域と素子分離１
０４との上に、ゲート酸化膜１０３，ゲート電極１０
１，ゲート上絶縁膜１０２を形成する。そして、ゲート
酸化膜１０３，ゲート電極１０１，ゲート上絶縁膜１０
２をマスクとして、低濃度の不純物イオンを注入し、低
濃度ソース・ドレイン領域１１１を自己整合的に形成す
る。不純物イオンの注入は、ｎチャネルＭＯＳトランジ
スタと必要に応じてｐチャネルＭＯＳトランジスタとに
分け、フォトレジストマスクを併用して行う。

【００５３】次に、図６（ｂ）に示すように、ゲート電
極１０１及びゲート上絶縁膜１０２の周囲及びＳｉ基板
１００の全面を覆うＣＶＤ酸化膜（ビット線下地絶縁膜
１０７）を全面に形成する。この工程までは上記第１実
施例と同様である。

【００５４】次に、図６（ｃ）に示すように、フォトマ
スク露光工程とドライエッチ工程によりレジストマスク
Ｍre3 を形成し、レジストマスクＭre3 を用いてビット
線下地絶縁膜１０７をエッチングして、基板活性領域の
一部を露出させ、ビット線コンタクト孔１０８を開口す
る。

【００５５】次に、図６（ｄ）に示すように、非単結晶
Ｓｉ膜を堆積した後、異方性ドライエッチを行って、ゲ
ート電極１０１の側面に非単結晶ＳｉからなるＳｉサイ
ドウォール１０６を形成する。その後、フォトマスク露
光工程を経てｎチャネルＭＯＳトランジスタ、ｐチャネ
ルＭＯＳトランジスタにそれぞれソース・ドレインに高
濃度イオン注入を行い高濃度ソース・ドレイン領域１１
２を形成する。

【００５６】その後の工程は、上記第１実施例の図２
（ｄ）に示す工程と同様であり、図７（ａ）に示すよう
に、フォトマスク工程とドライエッチ工程によりビット
線上絶縁膜１１０、ＷＳｉ膜１０９ｂ、多結晶Ｓｉ膜１
０９ａ、Ｓｉサイドウォール１０６をエッチングし、ビ
ット線１０９のパターニングを行う。そして、ビット線
１０９の形成後、セル容量電極絶縁用に例えばＣＶＤ酸
化膜を容量電極下地絶縁膜１１４として形成し、フォト
マスク露光工程とドライエッチ工程によりレジストＭre
4 をマスクとして容量電極下地絶縁膜１１４をエッチン
グして活性領域の一部を露出させ、容量電極用コンタク
ト孔１１６を形成する。

【００５７】さらに、図７（ｂ）に示すように、容量電
極１１７、容量絶縁膜１１８、プレート電極１１９を形
成する。

【００５８】第２実施例のように、先にビット線コンタ
クト孔１０９を開口してからＳｉサイドウォール１０６
を形成することにより、ビット線コンタクト１０９に底
面を接するＳｉサイドウォール１０６には、ｎチャネル
ＭＯＳトランジスタの高濃度ソース・ドレインを形成す
るためのイオン注入の際に、同時に砒素が注入される。
よって、多結晶Ｓｉ膜１１０を形成した後にコンタクト
抵抗を低減するための砒素イオンの注入が不要になる
か、あるいは少なくともイオン注入量を低減することが
できる。

【００５９】なお、ここでは、Ｓｉサイドウォール１０
６はノンドープ膜を用いるとしたが、例えば砒素がドー
プされた非単結晶ＳｉをＳｉサイドウォール１０６の構
成材料に用いれば、コンタクト抵抗を低抵抗化するため
の砒素注入がほとんど不要となる利点がある。

【００６０】

【発明の効果】以上説明したように、請求項１，２，３
又は４の発明によれば、ＬＤＤ構造を有するＭＩＳＦＥ
Ｔを搭載してなる半導体装置において、ショートチャネ
ル効果の防止機能を維持しながら、集積度及び信頼性の
向上を図ることができる。

【００６１】請求項５，６，７又は８の発明によれば、
ＬＤＤ構造を有するＭＩＳＦＥＴを搭載してなるＤＲＡ
Ｍ等の半導体装置の製造工程において、狭いゲート電極
間における活性領域と導電性部材とのコンタクトを容易
に確保することができ、よって、集積度及び信頼性の高
い半導体装置の提供を図ることができる。

【図面の簡単な説明】

【図１】第１実施例に係るＤＲＡＭの構造を示す断面図
である。

【図２】第１実施例に係るＤＲＡＭのビット線の形成ま
での製造工程における構造の変化を示す断面図である。

【図３】第１実施例に係るＤＲＡＭのビット線形成後の
製造工程における構造の変化を示す断面図である。

【図４】第１実施例に係るＤＲＡＭの高濃度ソース・ド
レイン領域とゲート側壁の絶縁膜との位置関係を説明す
るための断面図である。

【図５】第２実施例に係る半導体装置の構造を示す断面
図である。

【図６】第２実施例に係るＤＲＡＭのビット線の形成ま
での製造工程における構造の変化を示す断面図である。

【図７】第２実施例に係るＤＲＡＭのビット線形成後の
製造工程における構造の変化を示す断面図である。

【図８】従来のＤＲＡＭの構造を示す断面図である。

【図９】従来のＬＤＤ構造を有するＤＲＡＭの製造工程
のうちビット線下地絶縁膜の形成までの工程における構
造の変化を示す断面図である。

【図１０】従来のＬＤＤ構造を有するＤＲＡＭの製造工
程のうちビット線下地絶縁膜の形成後の工程における構
造の変化を示す断面図である。

【図１１】従来のＬＤＤ構造を有するＤＲＡＭが微細化
された場合の製造工程における構造の変化を示す断面図
である。

【符号の説明】

１００Ｓｉ基板１０１ゲート電極１０２ゲート上絶縁膜１０３ゲート酸化膜１０４素子分離１０６Ｓｉサイドウォール１０７ビット線下地絶縁膜１０８ビット線コンタクト１０９ビット線１１０ビット線上絶縁膜１１１低濃度ソース・ドレイン領域１１２高濃度ソース・ドレイン領域Ｒmc メモリセル部Ｒpc 周辺回路部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/8234 27/088 27/108 21/8242 Ｈ０１Ｌ 21/265 Ｙ 27/08 １０２Ｄ 7735−4Ｍ 27/10 ６８１Ｂ 29/78 ３０１Ｍ

Claims

【特許請求の範囲】

【請求項１】半導体基板上にＭＩＳＦＥＴを搭載した
半導体装置において、上記ＭＩＳＦＥＴは、上記半導体基板上に形成されたゲート電極と、上記半導体基板の上記ゲート電極の直下方に位置する領
域のほぼ外方に形成された低濃度ソース・ドレイン領域
及び高濃度ソース・ドレイン領域からなる２つの不純物
拡散領域と、上記ゲート電極の側方を含む半導体基板上に形成された
配線下地絶縁膜と、上記ゲート電極及び配線下地絶縁膜に対して自己整合的
に上記不純物拡散領域にコンタクトする導電性部材とを
備え、上記各高濃度ソースドレイン領域と各低濃度ソース・ド
レイン領域との境界位置のうち少なくとも１つは、上記
ゲート電極側方の配線下地絶縁膜と導電性部材との境界
位置よりも導電性部材側にあり、導電性部材が低濃度ソ
ース・ドレイン領域の一部と接していることを特徴とす
る半導体装置。
【請求項２】請求項１記載の半導体装置において、上記ＭＩＳＦＥＴは、ＤＲＡＭの周辺回路部に配置され
ており、上記導電性部材は、ビット線であることを特徴とする半
導体装置。
【請求項３】請求項１又は２記載の半導体装置におい
て、上記導電性部材が上記ゲート電極の少なくとも一部を覆
う部分には、上記ゲート電極の側方及び半導体基板の上
方で上記配線下地絶縁膜を挟んで設けられ、上記配線下
地絶縁膜に対して選択比が高い被エッチング特性を有す
る材料からなる高選択性サイドウォールを有し、該高選択性サイドウォールの膜厚と上記側部絶縁膜の膜
厚との和が少なくとも一部の低濃度ソース・ドレイン領
域と高濃度ソース・ドレイン領域との横方向境界を規定
し、上記高選択性サイドウォールが上記導電性部材の少
なくとも一部と接していることを特徴とする半導体装
置。
【請求項４】請求項３記載の半導体装置において、上記高選択性サイドウォールは、多結晶Ｓｉ，アモルフ
ァスＳｉのうちいずれか１の材料で構成されていること
を特徴とする請求項第３記載の半導体装置。
【請求項５】ＬＤＤ構造を有するＭＩＳＦＥＴを搭載
した半導体装置の製造方法であって、半導体基板の上に上記ＭＩＳＦＥＴのゲート電極とゲー
ト上絶縁膜を形成する工程と、上記ゲート電極及びゲート上絶縁膜をマスクとして半導
体基板の活性領域に低濃度の不純物イオンを注入して低
濃度ソース・ドレイン領域を形成する工程と、上記ゲート電極の側方を含む半導体基板の全面上に薄い
配線下地絶縁膜を形成する工程と、上記ゲート電極側方の配線下地絶縁膜の表面上に、配線
下地絶縁膜に対して選択比が高い被エッチング特性を有
する材料からなる高選択性サイドウォールを形成する工
程と、上記配線下地絶縁膜を通して少なくとも上記ゲート電極
と上記高選択性サイドウォールをマスクとして基板活性
領域に高濃度の不純物イオンを注入して、高濃度ソース
・ドレインを形成する工程と、上記高選択性サイドウォールの一部と上記配線下地絶縁
膜の一部とをエッチングして、上記ゲート電極に対して
自己整合的にコンタクト孔を形成する工程と、上記コンタクト孔を埋め、かつ上記配線下地絶縁膜の少
なくとも一部の上を覆う導電性膜を形成する工程とを備
えたことを特徴とする半導体装置の製造方法。
【請求項６】ＬＤＤ構造を有するＭＩＳＦＥＴを搭載
した半導体装置の製造方法であって、半導体基板の上に上記ＭＩＳＦＥＴのゲート電極と該ゲ
ート上絶縁膜を形成する工程と、上記ゲート電極及びゲート上絶縁膜をマスクとして半導
体基板の活性領域に低濃度の不純物イオンを注入して低
濃度ソース・ドレイン領域を形成する工程と、上記ゲート電極の側方を含む半導体基板の全面上に薄い
配線下地絶縁膜を形成する工程と、上記配線下地絶縁膜の一部をエッチングして、基板活性
領域の一部を露出させコンタクト孔を形成する工程と、上記コンタクト孔を埋めかつ上記配線下地絶縁膜の少な
くとも一部を覆うように、配線下地絶縁膜に対して選択
比の高い被エッチング特性を有する導電性材料からなる
膜を堆積し、異方性ドライエッチングを行って上記ゲー
ト電極側方の配線下地絶縁膜の表面上に高選択性サイド
ウォールを形成する工程と、少なくとも上記ゲート電極と上記高選択性サイドウォー
ルをマスクとして基板活性領域に高濃度の不純物イオン
を注入して、高濃度ソース・ドレインを形成する工程
と、上記コンタクト孔を高選択性サイドウォールの上から埋
めかつ上記配線下地絶縁膜の上を覆うように導電性膜を
形成する工程とを備えたことを特徴とする半導体装置の
製造方法。
【請求項７】請求項５又は６記載の半導体装置の製造
方法において、上記ＭＩＳＦＥＴは、ＤＲＡＭの周辺回路部に配置され
るものであり、上記導電性膜をパターニングしてビット線を形成する工
程をさらに備えることを特徴とする半導体装置の製造方
法。
【請求項８】請求項７記載の半導体装置の製造方法に
おいて、ＤＲＡＭのメモリセル部において、上記ビット線形成後に電極下地絶縁膜を形成する工程
と、上記電極下地絶縁膜の一部と上記配線下地絶縁膜の一部
をエッチングし、上記ゲート電極および上記ビット線に
対して自己整合的に容量電極コンタクト孔を形成する工
程と、上記容量電極コンタクト孔を埋め、かつ電極下地絶縁膜
の上を覆う電極膜を堆積した後パターニングして、容量
電極を形成する工程とを備えたことを特徴とする半導体
装置の製造方法。