JP2004119644A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【課題】ゲート電極とコンタクトプラグとの間の絶縁性を維持しつつ、コンタクトプラグと、それに電気的に接続される不純物領域との間の電気抵抗を低減する技術を提供する。
【解決手段】半導体基板1上に設けられたゲート構造60の側面にサイドウォール絶縁膜17を形成し、ゲート電極50との間にサイドウォール絶縁膜17が介在するように、n型不純物領域13a,13b上に自己整合的にエピタキシャル層19a,19bを形成する。エッチング阻止膜20及び層間絶縁膜21をこの順で全面に形成する。エッチング阻止膜20をエッチングストッパに用いて層間絶縁膜21をエッチングし、続いて露出しているエッチング阻止膜20をエッチングする。これにより、エピタキシャル層19a,19bに達するコンタクトホール30a,30bが形成される。
【選択図】 図1
【解決手段】半導体基板1上に設けられたゲート構造60の側面にサイドウォール絶縁膜17を形成し、ゲート電極50との間にサイドウォール絶縁膜17が介在するように、n型不純物領域13a,13b上に自己整合的にエピタキシャル層19a,19bを形成する。エッチング阻止膜20及び層間絶縁膜21をこの順で全面に形成する。エッチング阻止膜20をエッチングストッパに用いて層間絶縁膜21をエッチングし、続いて露出しているエッチング阻止膜20をエッチングする。これにより、エピタキシャル層19a,19bに達するコンタクトホール30a,30bが形成される。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法、特に選択エピタキシャル成長法を利用した自己整合コンタクト構造体を有する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
半導体装置の集積度の増加にともない、配線幅が細くなり、配線間のスペース幅も次第に小さくなってきている。従って、配線間を貫通するコンタクトホールを形成するためには、そのような状況下にある配線間のスペース幅よりも微細なパターンが必要とされている。
【0003】
配線間のスペース幅が0.25μmに設定されるデザインルールで要求されるコンタクトホールのサイズCは、写真製版処理工程の重ね合わせ精度(=α)と寸法精度(=β)を考慮すると、C≦0.25−f(α,β)μmが必要とされている。そして、半導体装置の集積度の増加にともなって、コンタクトホールのサイズCは露光装置の光源の波長で決まる微細化の限界を超えるようになっている。なお、f(α,β)は、α及びβを変数とする関数である。
【0004】
このような問題を解決するために、0.25μmルールの半導体装置が製造される頃から自己整合コンタクト技術が利用されるようになった。
【0005】
DRAM(Dynamic Random Access Memory)では、メモリセルアレイ内のワード線間に形成されるビットラインコンタクト及びストレージノードコンタクトに自己整合コンタクト技術が用いられる場合が最も多い。この場合に重要なことは、ワード線と電気的に短絡すること無く、メモリセルトランジスタのソース・ドレイン領域と、ビット線及びストレージノードとを、いかに低抵抗で接続するかということである。なお、「ビットラインコンタクト」とは、ビット線に接続されるコンタクトプラグであって、「ストレージノードコンタクト」とは、DRAMキャパシタのストレージノードに接続されるコンタクトプラグである。
【0006】
以下に図29を参照して、自己整合コンタクト技術が用いられる従来の半導体装置の製造方法について説明する。図29は、従来の半導体装置の構造を示す断面図である。図29に示す半導体装置は、例えばDRAMのメモリセルを有する半導体装置であって、図29では、その一部を示している。
【0007】
図29を参照して、従来の半導体装置の製造方法では、まず、半導体基板101の主面内に、例えばシリコン酸化膜から成る素子分離絶縁膜105を形成する。そして、素子分離絶縁膜105によって区分された半導体基板101の主面内に、p型不純物領域であるp型ウェル領域108を形成する。
【0008】
次に、複数のゲート構造160及び複数のソース・ドレイン領域113a,113bを形成する。ゲート構造160は、ゲート絶縁膜109、ワード線であるゲート電極150及びキャップ膜112が、この順でp型ウェル領域108上に積層された構造を成している。そして、ゲート電極150は、ポリシリコン膜110、図示しないバッファ膜、及び金属膜111とがこの順で積層された構造を成している。
【0009】
ゲート絶縁膜109は例えばシリコン酸化膜から成り、キャップ膜112は例えばシリコン窒化膜から成る。また、ゲート電極150のバッファ膜は例えばWSiNから成り、金属膜11は例えばタングステン(W)から成る。
【0010】
ソース・ドレイン領域113a,113bは、それぞれn型不純物領域であって、互いに所定距離を成して、p型ウェル領域108の上面内に形成される。具体的には、各ソース・ドレイン領域113a,113bは、互いに隣り合うゲート構造160で挟まれたp型ウェル領域108の上面内に形成される。
【0011】
次にゲート構造160の側面上に、例えばシリコン窒化膜から成るサイドウォール絶縁膜117を形成する。そして、選択エピタキシャル成長法を用いて、ソース・ドレイン領域113a,113b上に、それぞれエピタキシャル層119a,119bを自己整合的に形成する。
【0012】
次に、エピタキシャル層119a,119bの上面のみに、図示しないシリサイド層を形成する。具体的には、まず全面にチタン(Ti)膜をスパッタ法により形成し、引き続き、熱処理を行う。これにより、シリコンとTiとが反応し、シリサイド化が行われる。そして、未反応のチタン膜を除去することによって、エピタキシャル層119a,119bの上面のみにシリサイド層が形成される。
【0013】
次に、ゲート構造160間のスペースを充填しつつ、全面に層間絶縁膜121を形成し、その後、層間絶縁膜121の上面を平坦化する。層間絶縁膜121は、例えば、ボロン及びリンなどの不純物を含むシリコン酸化膜から成る。そして、所定の開口パターンを有するレジストを層間絶縁膜121上に形成し、層間絶縁膜121を選択的にエッチングする。これにより、エピタキシャル層119a上のシリサイド層に達するコンタクトホール130aと、エピタキシャル層119b上のシリサイド層に達するコンタクトホール130bとが形成される。なお、層間絶縁膜121をエッチングする際には、サイドウォール絶縁膜117及びゲート構造160のキャップ膜112が、エッチングストッパとして機能するため、ゲート電極150が露出することなく、コンタクトホール130a,130bが自己整合的に形成される。
【0014】
次に、コンタクトホール130aを充填するコンタクトプラグ122aと、コンタクトホール130bを充填するコンタクトプラグ122bとを形成する。各コンタクトプラグ122a,122bは、例えばポリシリコン膜から成る。そして、コンタクトプラグ122bに電気的に接続させて、図示しないビット線を設ける。これにより、ビット線とソース・ドレイン領域113bとが、コンタクトプラグ122b及びエピタキシャル層119bを介して電気的に接続される。
【0015】
また、コンタクトプラグ122aに電気的に接続させて、図示しないDRAMキャパシタのストレージノードを設ける。これにより、キャパシタのストレージノードとソース・ドレイン領域113aとが、コンタクトプラグ122a及びエピタキシャル層119aを介して電気的に接続される。その後、キャパシタの誘電体膜及び上部電極を設ける。
【0016】
なお、自己整合コンタクト技術が用いられている半導体装置に関する先行技術文献情報として特許文献1,2がある。また、選択エピタキシャル成長法が用いられている半導体装置に関する先行技術文献情報として、非特許文献1がある。
【0017】
【特許文献1】
特開平6 37272号公報
【特許文献2】
特開2001 44382号公報
【非特許文献1】
松橋 秀明,他3名,「エレベーテッドソース・ドレインを用いた0.15μmゲート長SOI COMSトランジスタの開発」,沖電気研究開発,2000年10月,第184号,Vol.67,No.3,pp.61〜64
【0018】
【発明が解決しようとする課題】
上述のような構成を成す従来の半導体装置では、コンタクトホール130a,130bを形成する際にゲート電極150の側面が露出しないために、サイドウォール絶縁膜117には、ある程度の大きさの膜厚が必要であるため、サイドウォール絶縁膜117の薄膜化が困難であった。このため、ワード線間、つまりゲート電極150間のスペース幅が小さくなるにつれて、エピタキシャル層119aとソース・ドレイン領域113aとの接触面積や、エピタキシャル層119bとソース・ドレイン領域113bとの接触面積が減少し、コンタクトプラグ122aとソース・ドレイン領域113aとの間の電気抵抗や、コンタクトプラグ122bとソース・ドレイン領域113bとの間の電気抵抗が増加する。
【0019】
上述の内容を言い換えれば、ゲート電極150間のスペース幅が小さくなった場合であっても、コンタクトプラグ122a,122bとソース・ドレイン領域113a,113bとの間の電気抵抗の値を維持するために、サイドウォール絶縁膜117の膜厚を薄くすると、コンタクトホール130a,130bを形成する際の写真製版工程での重ね合わせ精度や寸法精度に誤差が生じた場合に、ゲート電極150とコンタクトプラグ122a,122bとが電気的に短絡してしまい、ファンクション動作不良の発生や、バーンインで不良が収束しにくいという問題が発生することがあった。
【0020】
特に、ゲート電極150間のスペースが著しく狭くなる0.13μmのデザインルール以下では、上述の問題が半導体装置の性能に大きく影響を与える。
【0021】
また、0.13μmのデザインルール以下におけるDRAMでは、メモリセルトランジスタのチャネル幅が縮小されると電流駆動能力が低下する。そのため、メモリセルに安定した動作をさせるためには、微細化されるにもかかわらず、コンタクトプラグとソース・ドレイン領域との間の電気抵抗は、前世代と同等もしくはそれ以下に低抵抗化させることが必要である。
【0022】
そこで本発明は上述の問題に鑑みて成されたものであり、ゲート電極とコンタクトプラグとの間の絶縁性を維持しつつ、コンタクトプラグと、それに電気的に接続される不純物領域との間の電気抵抗を低減する技術を提供することを目的とする。
【0023】
【課題を解決するための手段】
この発明のうち請求項1に記載の半導体装置の製造方法は、(a)露出している第1の不純物領域を主面内に有するとともに、その側方に第1の絶縁膜が設けられたゲート電極を含むゲート構造を前記主面上に有する半導体基板を準備する工程と、(b)前記ゲート電極との間に前記第1の絶縁膜が介在するように、前記第1の不純物領域上にエピタキシャル層を形成する工程と、(c)前記ゲート電極の側方と、前記エピタキシャル層の上面全体とに第2の絶縁膜を形成する工程と、(d)前記工程(c)の実行によって得られた構造の上面上に層間絶縁膜を形成する工程と、(e)前記第2の絶縁膜をエッチングストッパに用いて前記層間絶縁膜をエッチングし、前記ゲート電極との間に前記第2の絶縁膜が介在し、かつ前記エピタキシャル層上の前記第2の絶縁膜に達する第1のコンタクトホールを前記層間絶縁膜に形成する工程と、(f)前記工程(e)の実行によって露出した前記第2の絶縁膜をエッチングして、前記エピタキシャル層に達する第2のコンタクトホールを前記第2の絶縁膜に形成する工程と、(g)前記第1,2のコンタクトホールを充填するコンタクトプラグを形成する工程とを備える。
【0024】
また、この発明のうち請求項2に記載の半導体装置の製造方法は、請求項1に記載の半導体装置の製造方法であって、前記工程(a)で準備される前記半導体基板は、前記第1の不純物領域とは異なる導電型の第2の不純物領域を前記主面内に更に有し、前記第1の不純物領域は、前記第2の不純物領域内に設けられており、(h)前記工程(f)の後であって、前記工程(g)の前に、前記第1,2のコンタクトホール及び前記エピタキシャル層を介して、前記半導体基板の前記主面内に不純物を導入し、前記第1の不純物領域と同じ導電型であって、前記第1の不純物領域よりも深い第3の不純物領域を、前記第2の不純物領域の上面内に形成する工程を更に備える。
【0025】
また、この発明のうち請求項3に記載の半導体装置の製造方法は、請求項1及び請求項2のいずれか1つに記載の半導体装置の製造方法であって、(i)前記工程(f)の後であって、前記工程(g)の前に、前記工程(f)の実行によって露出した前記エピタキシャル層をその上面から部分的に除去する工程を更に備える。
【0026】
また、この発明のうち請求項4に記載の半導体装置の製造方法は、請求項1乃至請求項3のいずれか1つに記載の半導体装置の製造方法であって、前記工程(g)は、(g−1)前記第1,2のコンタクトホール内に金属膜を形成する工程を含む。
【0027】
また、この発明のうち請求項5に記載の半導体装置の製造方法は、請求項4に記載の半導体装置の製造方法であって、前記工程(g)は、(g−2)前記工程(g−1)の前に、前記エピタキシャル層の上面上に、バリアメタル層を形成する工程を更に含み、前記工程(g−1)において、前記バリアメタル層上に前記金属膜を形成する。
【0028】
また、この発明のうち請求項6に記載の半導体装置は、第1の不純物領域を主面内に有する半導体基板と、前記第1の不純物領域上に設けられたエピタキシャル層と、前記半導体基板上に設けられ、ゲート電極を有するゲート構造と、前記ゲート電極と、前記エピタキシャル層との間に介在する第1の絶縁膜と、前記エピタキシャル層の上面上に部分的に設けられた第2の絶縁膜と、前記半導体基板、前記エピタキシャル層、前記ゲート構造、及び前記第1,2の絶縁膜を覆う層間絶縁膜と、前記ゲート電極との間に前記第2の絶縁膜が介在し、かつ前記エピタキシャル層に達する、前記層間絶縁膜内に設けられたコンタクトホールと、前記コンタクトホール内を充填するコンタクトプラグとを備える。
【0029】
また、この発明のうち請求項7に記載の半導体装置は、請求項6に記載の半導体装置であって、前記半導体基板は、前記第1の不純物領域とは異なる導電型の第2の不純物領域を前記主面内に更に有し、前記第1の不純物領域は、前記第2の不純物領域内に設けられており、前記エピタキシャル層との界面付近の不純物濃度よりも、前記第2の不純物領域との界面付近の不純物濃度が薄い。
【0030】
また、この発明のうち請求項8に記載の半導体装置は、請求項6及び請求項7のいずれか1つに記載の半導体装置であって、前記エピタキシャル層の上面は、前記コンタクトプラグに接触している部分が、前記第2の絶縁膜に接触している部分よりも凹んでいる。
【0031】
また、この発明のうち請求項9に記載の半導体装置は、請求項6乃至請求項8のいずれか1つに記載の半導体装置であって、前記コンタクトプラグは金属膜を含む。
【0032】
また、この発明のうち請求項10に記載の半導体装置は、請求項9に記載の半導体装置であって、前記コンタクトプラグは、前記エピタキシャル層の上面上に設けられたバリアメタル層を更に含み、前記金属膜は前記バリアメタル層の上に設けられている。
【0033】
【発明の実施の形態】
実施の形態1.
図1は本発明の実施の形態1に係る半導体装置の構造を示す断面図である。図1に示す半導体装置は、例えばDRAMのメモリセルを有する半導体装置であって、図1では、その一部を示している。
【0034】
図1に示すように、本実施の形態1に係る半導体装置は、半導体基板1と、複数のゲート構造60と、各ゲート構造60の側面上に設けられたサイドウォール絶縁膜17と、エッチング阻止膜20と、エピタキシャル層19a,19bと、層間絶縁膜21と、コンタクトホール30a,30bと、コンタクトプラグ22a,22bとを備えている。
【0035】
半導体基板1は例えばシリコン基板から成り、その主面内に、素子分離絶縁膜5、p型ウェル領域8及びn型不純物領域13a,13bを有している。p型ウェル領域8はp型不純物領域であって、素子分離絶縁膜5で区分された半導体基板1の主面内に設けられている。n型不純物領域13a,13bは互いに所定距離を成して、それぞれp型ウェル領域8の上面内に設けられている。そして、各n型不純物領域13a,13bは、メモリセルトランジスタのソース・ドレイン領域として機能する。
【0036】
図1中のゲート構造60は、メモリセルトランジスタのゲート構造であって、n型不純物領域13aとn型不純物領域13bとで挟まれたp型ウェル領域8上に設けられている。またゲート構造60は、ゲート絶縁膜9、ワード線として機能するゲート電極50及びキャップ膜12が、この順でp型ウェル領域8上に積層された構造を成している。そして、ゲート電極50は、n型の不純物が導入されたポリシリコン膜10、図示しないバッファ膜、及び金属膜11とがこの順で積層された構造を成している。なお、ゲート電極50のポリシリコン膜10の側面には、図示しないシリコン酸化膜が設けられている。
【0037】
ゲート絶縁膜9は例えばシリコン酸化膜から成り、キャップ膜12は例えばシリコン窒化膜から成る。また、ゲート電極50のバッファ膜は例えばWSiNから成り、金属膜11は例えばタングステン(W)から成る。
【0038】
サイドウォール絶縁膜17は例えばシリコン窒化膜から成り、各ゲート構造60におけるゲート電極50及びキャップ膜12の側面上に設けられている。またサイドウォール絶縁膜17は、ゲート絶縁膜9を介して、n型不純物領域13a,13b上にも設けられている。
【0039】
エピタキシャル層19aは、n型不純物領域13aの上面上に設けられ、かつそれぞれがn型不純物領域13aの上方に位置しつつ、互いに対面するサイドウォール絶縁膜17上に部分的に設けられている。そのため、n型不純物領域13aの上方に位置するサイドウォール絶縁膜17は、エピタキシャル層19aとゲート電極50との間に介在している。
【0040】
エピタキシャル層19bは、n型不純物領域13bの上面上に設けられ、かつそれぞれがn型不純物領域13bの上方に位置しつつ、互いに対面するサイドウォール絶縁膜17上に部分的に設けられている。そのため、n型不純物領域13bの上方に位置するサイドウォール絶縁膜17は、エピタキシャル層19bとゲート電極50との間に介在している。なお、各エピタキシャル層19a,19bは、選択エピタキシャル成長法によって形成される。
【0041】
エッチング阻止膜20は例えばシリコン窒化膜から成り、サイドウォール絶縁膜17及びキャップ膜12の上に設けられ、かつエピタキシャル層19a,19b上に部分的に設けられている。
【0042】
層間絶縁膜21は、例えばリンやボロンなどの不純物を含んだシリコン酸化膜から成り、ゲート構造60間のスペースを充填しつつ、半導体基板1、エピタキシャル層19a,19b、ゲート構造60、サイドウォール絶縁膜17及びエッチング阻止膜20を覆っている。
【0043】
各コンタクトホール30a,30bは、層間絶縁膜21及びエッチング阻止膜20内に設けられている。コンタクトホール30aは、エピタキシャル層19aに達しており、ゲート電極50との間にエッチング阻止膜20及びサイドウォール絶縁膜17が介在している。またコンタクトホール30bは、エピタキシャル層19bに達しており、ゲート電極50との間にエッチング阻止膜20及びサイドウォール絶縁膜17が介在している。
【0044】
各コンタクトプラグ22a,22bは、例えばn型不純物がドープされたポリシリコン膜から成る。そして、コンタクトプラグ22a,22bは、それぞれコンタクトホール30a,30bを充填している。
【0045】
なお、図1では図示していないが、本実施の形態1に係る半導体装置には、コンタクトプラグ22bに電気的に接続されたビット線が設けられており、かかるビット線とn型不純物領域13bとが、コンタクトプラグ22b及びエピタキシャル層19bを介して電気的に接続されている。
【0046】
また、ビット線と同様に図1では図示していないが、本実施の形態1に係る半導体装置には、メモリセルのキャパシタが設けられている。キャパシタのストレージノードは、コンタクトプラグ22aに電気的に接続されており、ストレージノードとn型不純物領域13aとが、コンタクトプラグ22a及びエピタキシャル層19aを介して電気的に接続されている。
【0047】
次に、図1に示す半導体装置の製造方法について説明する。図2〜18は、図1に示す半導体装置の製造方法を工程順に示す断面図である。なお、上述の図1に示す半導体装置は、図18に示す構造のうち、DRAMのメモリセルが形成されている部分を拡大して示している。
【0048】
まず図2に示すように、半導体基板1上に、膜厚15nmのバッファ絶縁膜4を形成する。かかるバッファ絶縁膜4は、例えば半導体基板1の表面をウェット酸化することにより形成することができる。
【0049】
次に、例えばCVD(Chemical Vapor Deposition)法により、膜厚100nmのシリコン窒化膜2をバッファ絶縁膜4上に形成する。そして、図示しないフォトレジストをシリコン窒化膜2上に形成し、かかるフォトレジストに写真製版処理によって所定の開口パターンを形成する。この所定の開口パターンを有するフォトレジストをマスクに用いて、シリコン窒化膜2及びバッファ絶縁膜4から成る積層膜をドライエッチング法により異方性エッチングし、シリコン窒化膜2及びバッファ絶縁膜4を部分的に除去する。その後、フォトレジストを除去する。
【0050】
次に、シリコン窒化膜2及びバッファ絶縁膜4から成る積層膜をマスクに用いて、ドライエッチング法により半導体基板1を厚さ方向に250nm異方性エッチングする。これにより、半導体基板1にシャロートレンチ3が形成される。そして、シャロートレンチ3の表面を熱酸化し、シャロートレンチ3を形成した時に発生したダメージを除去する。
【0051】
次に図3に示すように、シャロートレンチ3を充填しつつ、半導体基板1及びシリコン窒化膜2の上にシリコン酸化膜45を形成する。なお、シリコン酸化膜45のシャロートレンチ3への埋め込み工程は、段差被覆性の優れた方法により行われることが好ましい。このような方法としてHDP(高密度プラズマ)を用いたCVD法が良い。
【0052】
次に図4に示すように、CMP法を用いて、シリコン酸化膜45をその上面から研磨する。このとき、シリコン窒化膜2は研磨時のストッパーとして機能する。これにより、シャロートレンチ3を充填し、シリコン酸化膜から成る素子分離絶縁膜5が完成するとともに、加工途中の構造体の上面は平坦化される。研磨後、例えばアルゴン(Ar)雰囲気中で熱処理を行い、素子分離絶縁膜5を焼き締める。
【0053】
次に図5に示すように、素子分離絶縁膜5の上面と、バッファ絶縁膜4の上面とがほぼ同一平面上に位置するように、素子分離絶縁膜5を一部除去する。続いてシリコン窒化膜2を除去して、バッファ絶縁膜4を露出させる。そして、半導体基板1の上方、具体的にはバッファ絶縁膜4及び素子分離絶縁膜5の上に、所定の開口パターンを有するフォトレジスト(図示せず)を形成する。そして、かかるフォトレジスをマスクに用いてイオン注入を行い、半導体基板1の主面内にn型の不純物を導入する。これにより、図6に示すように、素子分離絶縁膜5で区分された半導体基板1の主面内に、n型不純物領域であるn型ウェル領域7が形成される。なお、このn型ウェル領域7には、例えばロジック回路のp型MOSトランジスタが形成される。また、このイオン注入工程を必要に応じて適宜行い、設計どおりになるようにトランジスタのしきい値電圧を調整する。
【0054】
次に、n型ウェル領域7を形成する際に用いたフォトレジストを除去して、半導体基板1の上方、具体的にはバッファ絶縁膜4及び素子分離絶縁膜5の上に、所定の開口パターンを有するフォトレジスト(図示せず)を形成する。そして、かかるフォトレジスをマスクに用いてイオン注入を行い、半導体基板1の主面内にp型の不純物を導入する。これにより、図7に示すように、素子分離絶縁膜5で区分された半導体基板1の主面内に、p型不純物領域であるp型ウェル領域8が形成される。ここで図7では、2つのp型ウェル領域8を示しているが、一方のp型ウェル領域8には、DRAMのメモリセルトランジスタとして機能するn型MOSトランジスタが形成され、他方のウェル領域8には例えばロジック回路のn型MOSトランジスタが形成される。また、このイオン注入工程を必要に応じて適宜行い、設計どおりになるようにトランジスタのしきい値電圧を調整する。なお、DRAMのメモリセルトランジスタが形成されるp型ウェル領域8を「メモリセル用ウェル領域8」、ロジック回路のn型MOSトランジスタが形成されるp型ウェル領域8を「ロジック用ウェル領域8」と呼ぶ。
【0055】
次に図8に示すように、半導体基板1上のバッファ絶縁膜4を除去し、再度露出された半導体基板1の表面を熱酸化する。これにより、ゲート絶縁膜9が半導体基板1上に形成される。そして、素子分離絶縁膜5及びゲート絶縁膜9の上に、膜厚50nmであって、n型の不純物が導入されたポリシリコン膜10を、例えばCVD法により形成する。
【0056】
次に、ポリシリコン膜10上に、例えばスパッタ法により、膜厚5nmのバッファ層(図示せず)を形成する。そして、バッファ層上に、例えばスパッタ法により、膜厚50nmの金属膜11を形成する。ここで、ポリシリコン膜10上に直接金属膜11を形成した場合には、ポリシリコン膜10と金属膜11とが反応して、その間に比較的抵抗の高いタングステンシリサイド膜が形成される。本実施の形態では、それを防止するために、ポリシリコン膜10と金属膜11との間にバッファ層を設けている。
【0057】
次に金属膜11上に、例えばCVD法により、膜厚180nmのキャップ膜12を形成する。そして、所定の開口パターンを有するフォトレジスト(図示せず)をキャップ膜12上に形成し、かかるフォトレジスをマスクに用いて、キャップ膜12、金属膜11、バッファ層及びポリシリコン膜10をエッチングしてパターンニングする。これにより、図9に示すように、ポリシリコン膜10、バッファ層及び金属膜11から成るポリメタル構造のゲート電極50と、かかるゲート電極50上に設けられたキャップ膜12と、ゲート絶縁膜9とから成るゲート構造60が、メモリセル用ウェル領域8上に複数形成される。つまり、メモリセルトラジスタのゲート構造60が、メモリセル用ウェル領域8上に複数形成される。同時に、ロジック用ウェル領域8上と、n型ウェル領域7上とにゲート構造60が形成される。なお本実施の形態では、互いに隣り合う、メモリセルトランジスタのゲート構造60において、一方のゲート構造60におけるゲート電極50の側面と、かかるゲート電極50の側面と対面する、他方のゲート構造60におけるゲート電極50の側面との距離(以後、単に「ゲート電極50間の距離」と呼ぶ)は、例えば150nmに設定される。
【0058】
次に、金属膜11及びバッファ層を酸化することなく、ポリシリコン膜10の側面に選択的にシリコン酸化膜(図示せず)を形成する。このシリコン酸化膜は、H2/H2O雰囲気中で、タングステンを還元しながら、ポリシリコン膜10を選択的に酸化することによって形成することができる。また、このシリコン酸化膜をポリシリコン膜10に形成することによって、ポリシリコン膜10をエッチングした際に誘起されたダメージを除去することができ、更にMOSトランジスタにおける電界集中の緩和を図ることができる。
【0059】
次に、ゲート電極50及び素子分離絶縁膜5をマスクに用いて、フォトレジストを形成すること無く、半導体基板1にイオン注入を行って、半導体基板1の主面内にn型の不純物を導入する。これにより、図9に示すように、メモリセル用ウェル領域8の上面内に、浅くて、比較的低濃度のn型不純物領域13a,13bが互いに所定距離を成して形成される。同時に、ロジック用ウェル領域8の上面内に、浅くて、比較的低濃度の複数のn型不純物領域13dが互いに所定距離を成して形成され、n型ウェル領域7の上面内に、浅くて、比較的低濃度の複数のn型不純物領域13cが互いに所定距離を成して形成される。これらのn型不純物領域13a〜13dは、例えば加速エネルギー10keV、ドーズ量2×1013cm−2で、リン(P)イオンを注入することによって得られる。
【0060】
次に図10に示すように、全面に、例えばCVD法により、膜厚15nmのシリコン窒化膜14を形成する。この後、所定の開口パターンを有するフォトレジスト(図示せず)をシリコン窒化膜14上に形成し、かかるフォトレジストをマスクに用いてイオン注入を行って、半導体基板1の主面内にn型の不純物を導入する。これにより、図11に示すように、ロジック用ウェル領域8の上面内に、深くて、比較的高濃度のn型不純物領域15が形成される。このn型不純物領域15は、例えば加速エネルギー55keV、ドーズ量4×1015cm−2で、ヒ素(As)イオンを注入することによって得られる。この場合のイオン注入では、イオンはシリコン窒化膜14を貫通して半導体基板1に注入される。
【0061】
次に、n型不純物領域15を形成する際に用いたフォトレジストを除去して、所定の開口パターンを有する新たなフォトレジスト(図示せず)をシリコン窒化膜14上に形成し、かかるフォトレジストをマスクに用いてイオン注入を行って、半導体基板1の主面内にp型の不純物を導入する。これにより、図11に示すように、n型ウェル領域7の上面内に、深くて、比較的高濃度のp型不純物領域16が形成される。このp型不純物領域16は、例えば加速エネルギー40keV、ドーズ量4×1015cm−2で、ボロン(BF2)イオンを注入することによって得られる。この場合のイオン注入でも、イオンはシリコン窒化膜14を貫通して半導体基板1に注入される。
【0062】
次に窒素雰囲気中で、ランプアニ−ル法を用いて、例えば900℃で、10秒間熱処理を行い、n型不純物領域15,16中の不純物を電気的に活性化する。これにより、ロジック用ウェル領域8の上面内に、n型不純物領域13d,15から成るソース・ドレイン領域が完成する。また、n型不純物領域13cはp型不純物領域16で補償され、n型ウェル領域7の上面内に、p型のソース・ドレイン領域が完成する。
【0063】
次に、写真製版技術を用いて、所定の開口パターンを有するフォトレジスト(図示せず)をシリコン窒化膜14上に形成し、かかるフォトレジストをマスクに用いて、シリコン窒化膜14を異方性エッチングする。これにより、メモリセル用ウェル領域8上のゲート構造60の側方、具体的には、かかるゲート構造60のキャップ膜12及びゲート電極50の側面に、シリコン窒化膜から成るサイドウォール絶縁膜17が形成される。このサイドウォール絶縁膜17を形成する場合には、異方性エッチングでゲート絶縁膜9までも除去しても良いが、ゲート絶縁膜9に対して選択比の高い異方性エッチング方法を用いて、図11に示すように、シリコン窒化膜14のみを除去することによって、半導体基板1にエッチングのダメージが残らないようにする方が好ましい。
【0064】
次に図12に示すように、例えば希フッ酸(DHF)で、n型不純物領域13a,13b上のゲート絶縁膜9を除去し、半導体基板1を部分的に露出させる。そして、図13に示すように、選択エピタキシャル成長法により、n型不純物領域13a,13bの上に、それぞれエピタキシャル層19a,19bを形成する。本実施の形態では、このときのエピタキシャル成長を等方的に進行させるため、エピタキシャル層19a,19bが自己整合的に形成される。これにより、ゲート電極50との間にサイドウォール絶縁膜17が介在するように、n型不純物領域13a,13bの上に、それぞれエピタキシャル層19a,19bが形成される。このエピタキシャル層19a,19bのそれぞれは、例えばLPCVD(減圧CVD)法を用いて、膜厚40nmで形成される。
【0065】
このようなエピタキシャル成長工程は、温度680〜850℃、圧力40〜6666Paで行われ、流量1×10−4〜8×10−4m3/minのジクロールシラン(DCS)と、流量40〜400L/minの塩化水素(HCl)とを用いて行われる。なお、エピタキシャル成長の前処理として、流量1〜10L/minの水素(H2)ガスを使用する。また、ワード線が延在している方向、つまりゲート電極50が延在している方向において、互いに隣り合うエピタキシャル層19aが、互いに電気的に絶縁されるように、エピタキシャル層19aの寸法は制御されている。同様に、ゲート電極50が延在している方向において、互いに隣り合うエピタキシャル層19bが、互いに電気的に絶縁されるように、エピタキシャル層19bの寸法は制御されている。なお図13は、ゲート電極50が延在している方向に対して垂直な方向における断面図である。
【0066】
次に図14に示すように、例えばCVD法で、膜厚20nmのシリコン窒化膜から成るエッチング阻止膜20を全面に形成する。これにより、ゲート電極50の側方と、エピタキシャル層19a,19bの上面全体とにエッチング阻止膜20が形成される。
【0067】
次に例えばCVD法で、リンやボロンなどの不純物がドープされた膜厚800nmのシリコン酸化膜を、エッチング阻止膜20上に堆積する。このシリコン酸化膜はTEOS酸化膜であって、B2H6、PH3及びTEOSが材料ガスとして用いられて形成される。次に酸素雰囲気中で、ランプアニ−ル法を用いて、例えば950℃で、10秒間熱処理を行い、シリコン酸化膜をリフローさせる。これにより、シリコン酸化膜から成り、ゲート構造60間のスペースを充填する層間絶縁膜21が、エッチング阻止膜20上に形成される。なお、ゲート構造60間のスペースに対する埋め込み性能を向上させるために、層間絶縁膜21にはボロンがドープされている。
【0068】
次に、例えばCMP法を用いて、層間絶縁膜21をその上面から200nm研磨する。これにより、加工途中の構造体は平坦化される。なお層間絶縁膜21は、コンタクトホール30a,30bを形成する際に実行される写真製版工程でのプロセス裕度を大きくするために、その上面が平坦化される。
【0069】
次に、写真製版技術を用いて、所定の開口パターンを有するフォトレジスト(図示せず)を層間絶縁膜21上に形成し、かかるフォトレジストをマスクに用いて、層間絶縁膜21を異方性エッチングする。このとき、エッチング阻止膜20はエッチングストッパとして機能する。これにより、図16に示すように、ゲート電極50との間にエッチング阻止膜20及びサイドウォール絶縁膜17が介在し、かつエピタキシャル層19a上のエッチング阻止膜20に達するコンタクトホール31aが層間絶縁膜21に自己整合的に形成される。同時に、ゲート電極50との間にエッチング阻止膜20及びサイドウォール絶縁膜17が介在し、かつエピタキシャル層19b上のエッチング阻止膜20に達するコンタクトホール31bが層間絶縁膜21に自己整合的に形成される。なお、エッチングストッパーとして用いられるエッチング阻止膜20との選択比を高めるために、層間絶縁膜21にはリンがドープされている。
【0070】
次に、図17に示すように、図16に示す工程の実行によって露出したエッチング阻止膜20に対して異方性エッチングを行って、エピタキシャル層19aに達するコンタクトホール32aと、エピタキシャル層19bに達するコンタクトホール32bとを、エッチング阻止膜20に形成する。これにより、コンタクトホール31a,32aから成り、エピタキシャル層19aに達するコンタクトホール30aが、層間絶縁膜21及びエッチング阻止膜20内に完成する。同時に、コンタクトホール31b,32bから成り、エピタキシャル層19bに達するコンタクトホール30bが、層間絶縁膜21及びエッチング阻止膜20内に完成する。なお本実施の形態では、各コンタクトホール30a,30bの最大径は例えば180nmに設定されている。また本実施の形態では、エッチング阻止膜20をエッチングする際には、かかるエッチングが半導体基板1にまで達することが無いため、半導体基板1にエッチングのダメージが残らないようにすることができる。
【0071】
次に図18に示すように、例えばCVD法を用いて、コンタクトホール30a,30bを充填しつつ、層間絶縁膜21上にポリシリコン膜を形成する。このポリシリコン膜には、n型の不純物がドープされている。そして、例えばCMP法により、ポリシリコン膜をその上面から研磨して、コンタクトホール30a,30bよりも上方のポリシリコン膜を除去する。これにより、ポリシリコン膜から成り、コンタクトホール30a内を充填するコンタクトプラグ22aが完成する。同時に、ポリシリコン膜から成り、コンタクトホール30b内を充填するコンタクトプラグ22bが完成する。なお層間絶縁膜21は、ポリシリコン膜の研磨時のストッパーとして機能する。
【0072】
次に、コンタクトプラグ22bに電気的に接続させて、図示しないビット線を設ける。これにより、ビット線と、ソース・ドレイン領域として機能するn型不純物領域13bとが、コンタクトプラグ22b及びエピタキシャル層19bを介して電気的に接続される。また、コンタクトプラグ22aに電気的に接続させて、図示しないDRAMキャパシタのストレージノードを設ける。これにより、キャパシタのストレージノードと、ソース・ドレイン領域として機能するn型不純物領域13aとが、コンタクトプラグ22a及びエピタキシャル層19aを介して電気的に接続される。その後、キャパシタの誘電体膜及び上部電極を設ける。
【0073】
このようにして、自己整合コンタクト構造体を有するメモリセルトランジスタが形成される。
【0074】
上述のように、本実施の形態1に係る半導体装置では、ゲート電極50とエピタキシャル層19a,19bとの間に介在するサイドウォール絶縁膜17と、エピタキシャル層19a,19b上に設けられ、ゲート電極50とコンタクトプラグ22a,22bとの間に介在するエッチング阻止膜20とが設けられている。そのため、本実施の形態のように、コンタクトホール30a,30bを形成する際にゲート電極50が露出するのを防止するために、エッチング阻止膜20をエッチングストッパとして用いる場合であって、コンタクトプラグ22a,22bとn型不純物領域13a,13bとの間の電気抵抗を低減するために、サイドウォール絶縁膜17の膜厚を薄くして、エピタキシャル層19a,19bとn型不純物領域13a,13bとの接触面積を大きくした場合であっても、エッチング阻止膜20の膜厚を調整することによって、コンタクトホール30a,30bの形成時にゲート電極50が露出することを確実に防止することができる。従って、ゲート電極50とコンタクトプラグ22a,22bとの間の絶縁性を維持しつつ、コンタクトプラグ22a,22bと、それに電気的に接続されるn型不純物領域13a,13bとの間の電気抵抗を低減することができる。その結果、ゲート電極50とコンタクトプラグ22a,22bとが電気的に短絡することによって生じる、ファンクション動作不良の発生や、バーンインで不良が収束しにくいという問題の発生を防止することができ、電気的特性も信頼性も良好な半導体装置を提供することができる。
【0075】
なお、エピタキシャル層19a,19bとn型不純物領域13a,13bとの間の接触抵抗は、通常、エピタキシャル層19a,19bとコンタクトプラグ22a,22bとの間の接触抵抗よりも、一桁程度高い値を示す。従って、ゲート電極50とコンタクトプラグ22a,22bとの電気的な短絡を防ぐために、エッチング阻止膜20の膜厚を厚くし、エピタキシャル層19a,19bとコンタクトプラグ22a,22bとの接触面積が減少したとしても、その減少は、コンタクトプラグ22a,22bとn型不純物領域13a,13bとの間の電気抵抗にほとんど影響を与えない。つまり、コンタクトプラグ22a,22bとn型不純物領域13a,13bとの間の電気抵抗は、エピタキシャル層19a,19bとn型不純物領域13a,13bとの接触面積でほぼ決定される。
【0076】
また、本実施の形態1に係る半導体装置によれば、コンタクトプラグ22a,22bと、n型不純物領域13a,13bとの間に、エピタキシャル層19a,19bが介在している。そして、互いに隣り合うゲート構造60において、一方のゲート構造60の側面上に設けられたサイドウォール絶縁膜17と、かかるサイドウォール絶縁膜17に対向する、他方のゲート構造60の側面上に設けられたサイドウォール絶縁膜17とで挟まれたn型不純物領域13a,13bの上面全体に、エピタキシャル層19a,19bが形成されている。従って、コンタクトホール30a,30bを形成する際の写真製版工程において、重ね合わせ精度や寸法精度に誤差が生じた場合には、エピタキシャル層19a,19bとコンタクトプラグ22a,22bとの接触面積は低減するが、エピタキシャル層19a,19bとn型不純物領域13a,13bとの接触面積は変化しないため、コンタクトプラグ22a,22bとn型不純物領域13a,13bとの間の電気抵抗はほとんど変化することはない。そのため、コンタクトホール30a,30bを形成する際の写真製版工程で、重ね合わせ精度や寸法精度に誤差が生じた場合であっても、DRAMのメモリセルへのデータ書き込み不良の発生や、リフレッシュ特性の劣化を防止することができる。
【0077】
更に、本実施の形態1に係る半導体装置では、コンタクトホール30a,30bと、n型不純物領域13a,13bとの間に、エピタキシャル層19a,19bが介在しているため、コンタクトホール30a,30bを形成する際に、半導体基板1の表面にエッチングのダメージが誘起されることはない。従って、半導体基板1にエッチングダメージが誘起されることによって発生するリフレッシュ特性の劣化を防止することができる。
【0078】
また、本実施の形態1に係る内容を半導体装置の製造方法に関する内容として捉えると、以下のようなことが言える。すなわち、本実施の形態1に係る半導体装置の製造方法によれば、コンタクトプラグ22aとn型不純物領域13aとの間の電気抵抗、あるいはコンタクトプラグ22bとn型不純物領域13bとの間の電気抵抗を低減するために、サイドウォール絶縁膜17の膜厚を薄くした場合であっても、エッチング阻止膜20の膜厚を調整することによって、図16に示す工程においてコンタクトホール30a,30bの一部、つまりコンタクトホール31a,31bを形成する際に、ゲート電極50が露出することを確実に防止することができる。従って、ゲート電極50とコンタクトプラグ22a,22bとの間の絶縁性を維持しつつ、コンタクトプラグ22a,22bと、それに電気的に接続されるn型不純物領域13a,13bとの間の電気抵抗を低減することができる。
【0079】
また、本実施の形態1に係る半導体装置の製造方法によれば、エピタキシャル層19a,19bを自己整合的に形成し、その後に、かかるエピタキシャル層19a,19bに達するコンタクトホール30a,30bを形成している。従って、コンタクトホール30a,30bを形成する際の写真製版工程において、重ね合わせ精度や寸法精度に誤差が生じた場合には、エピタキシャル層19a,19bとコンタクトプラグ22a,22bとの接触面積は低減するが、エピタキシャル層19a,19bとn型不純物領域13a,13bとの接触面積は変化しない。従って、かかる場合であっても、コンタクトプラグ22a,22bとn型不純物領域13a,13bとの間の電気抵抗はほとんど変化することはなく、DRAMのメモリセルへのデータ書き込み不良の発生や、リフレッシュ特性の劣化を防止することができる。
【0080】
更に、本実施の形態1に係る半導体装置の製造方法によれば、コンタクトホール30a,30bを形成する際には、n型不純物領域13a,13b上にエピタキシャル層19a,19bが存在している。そのため、コンタクトホール30a,30bを形成する際に、半導体基板1の表面にエッチングのダメージが誘起されることはない。従って、半導体基板1にエッチングダメージが誘起されることによって発生するリフレッシュ特性の劣化を防止することができる。
【0081】
また、本実施の形態1では、n型不純物領域13a,13b上にエピタキシャル層19a,19bを設けることによって、コンタクトプラグ22a,22bとの接触面を、半導体基板1から持ち上げている。そのため、実効的なコンタクトホール30a,30bのアスペクト比を低減することが可能となる。従って、コンタクトホール30a,30bを形成する際のプロセスマージンを拡大することができる。
【0082】
また、本実施の形態1では、n型不純物領域13a,13b上にエピタキシャル層19a,19bを設けているため、ゲート構造60間のスペースのアスペクト比を小さくすることができる。従って、かかるスペース間を層間絶縁膜21で埋め込む際の埋め込み不良の発生を抑制することができる。
【0083】
実施の形態2.
図19は本発明の実施の形態2に係る半導体装置の構成を示す断面図である。本実施の形態2に係る半導体装置は、上述の実施の形態1に係る半導体装置において、p型ウェル領域8の上面内に更にn型不純物領域24a,24bを備えるものである。そして、n型不純物領域13a,24aでもって、メモリセルトランジスタの一方のソース・ドレイン領域として機能し、n型不純物領域13b,24bでもって、メモリセルトランジスタの他方のソース・ドレイン領域として機能する。
【0084】
図19に示すように、n型不純物領域24aは、コンタクトプラグ22aの下方であって、p型ウェル領域8の上面内に、n型不純物領域13aと部分的に重なりつつ、n型不純物領域13aよりも深く形成されている。また、n型不純物領域24aの幅、つまり半導体基板1の厚み方向に対して垂直な方向におけるn型不純物領域24aの寸法は、n型不純物領域13aのそれよりも小さい。そして、エピタキシャル層19aは、n型不純物領域13aのうち、n型不純物領域24aと重なっている領域上に設けられている。ここで、n型不純物領域13aとn型不純物領域24aとをあわせて1つのn型不純物領域25aとして考えると、n型不純物領域25aは、エピタキシャル層19aとの界面付近の不純物濃度よりも、p型ウェル領域8との界面付近の不純物濃度が薄いものである。
【0085】
また、n型不純物領域24bは、コンタクトプラグ22bの下方であって、p型ウェル領域8の上面内に、n型不純物領域13bと部分的に重なりつつ、n型不純物領域13bよりも深く形成されている。また、n型不純物領域24bの幅、つまり半導体基板1の厚み方向に対して垂直な方向におけるn型不純物領域24bの寸法は、n型不純物領域13bのそれよりも小さい。そして、エピタキシャル層19bは、n型不純物領域13bのうち、n型不純物領域24bと重なっている領域上に設けられている。ここで、n型不純物領域13bとn型不純物領域24bとをあわせて1つのn型不純物領域25bとして考えると、n型不純物領域25bは、エピタキシャル層19aとの界面付近の不純物濃度よりも、p型ウェル領域8との界面付近の不純物濃度が薄いものである。本実施の形態2に係る半導体装置のその他の構造は、上述の実施の形態1に係る半導体装置と同じであるため、その説明は省略する。
【0086】
次に、図19に示す半導体装置の製造方法について説明する。図20は、図19に示す半導体装置の製造工程の一部を示す断面図であって、DRAMのメモリセルが形成されている部分を拡大して図示している。
【0087】
まず、上述の図2〜17に示す工程を実行する。そして、図20に示すように、層間絶縁膜21をマスクに用いて、全面に対してイオン注入を行う。これにより、コンタクトホール30a及びエピタキシャル層19aを介して、半導体基板1の主面内に不純物が導入され、n型不純物領域24aが、p型ウェル領域8の上面内に自己整合的に形成される。その結果、エピタキシャル層19aとの界面付近の不純物濃度よりも、p型ウェル領域8との界面付近の不純物濃度が薄いn型不純物領域25aが、p型ウェル領域8の上面内に形成される。同時に、コンタクトホール30b及びエピタキシャル層19bを介して、半導体基板1の主面内に不純物が導入され、n型不純物領域24bが、p型ウェル領域8の上面内に自己整合的に形成される。その結果、エピタキシャル層19bとの界面付近の不純物濃度よりも、p型ウェル領域8との界面付近の不純物濃度が薄いn型不純物領域25bが、p型ウェル領域8の上面内に形成される。
【0088】
n型不純物領域24a,24bは、例えば加速エネルギー30keV、ドーズ量2×1013cm−2で、リン(P)イオンを注入することによって得られる。
【0089】
n型不純物領域24a,24bの形成後には、図18に示す工程を実行し、コンタクトホール30a,30bをそれぞれ充填するコンタクトプラグ22a,22bを形成する。その後、ビット線及びキャパシタを形成する。
【0090】
上述のように本実施の形態2では、コンタクトプラグ22a,22bと電気的に接続されるn型不純物領域において、エピタキシャル層19aとの界面付近の不純物濃度が、上述の実施の形態1よりも高いため、コンタクトプラグ22a,22bとn型不純物領域との間の電気抵抗を、実施の形態1よりも低減することができる。更に、コンタクトプラグ22a,22bと電気的に接続されるn型不純物領域において、p型ウェル領域8との界面付近の不純物濃度は、上述の実施の形態1とほぼ同じであるため、かかるn型不純物領域とp型ウェル領域8との間に発生するPN接合の電界の上昇を抑えることができる。つまり、n型不純物領域とp型ウェル領域8との間に発生する電界の上昇を抑えつつ、n型不純物領域とコンタクトプラグ22a,22bとの間の電気抵抗を低減することができる。その結果、良好なリフレッシュ特性を有する半導体装置を得ることができる。
【0091】
実施の形態3.
図21は本発明の実施の形態3に係る半導体装置の構成を示す断面図である。本実施の形態3に係る半導体装置は、上述の実施の形態1に係る半導体装置において、エピタキシャル層19a,19bの各上面に凹部が形成されているものである。具体的には、エピタキシャル層19aの上面は、コンタクトプラグ22aに接触している部分が、サイドウォール絶縁膜17に接触している部分よりも凹んでいる。また、エピタキシャル層19bの上面は、コンタクトプラグ22bに接触している部分が、サイドウォール絶縁膜17に接触している部分よりも凹んでいる。その他の構造については、実施の形態1に係る半導体装置と同じであるため、その説明は省略する。
【0092】
次に、図21に示す半導体装置の製造方法について説明する。図22は、図21に示す半導体装置の製造工程の一部を示す断面図であって、DRAMのメモリセルが形成されている部分を拡大して図示している。
【0093】
まず、上述の図2〜17に示す工程を実行する。そして、図22に示すように、例えばCF4とO2を利用したドライエッチングにより、異方的または等方的に、露出しているエピタキシャル層19a,19bの上面を自己整合的に5〜20nm除去する。このとき、層間絶縁膜21及びエッチング阻止膜20はエッチングマスクとして機能する。なお、本実施の形態3では、図22に示す工程の実行によって、各エピタキシャル層19a,19bの上面に形成された凹みをも含めて、コンタクトホール30a,30bとする。
【0094】
次に、図18に示す工程を実行して、コンタクトホール30a,30bをそれぞれ充填するコンタクトプラグ22a,22bを形成する。その後、ビット線及びキャパシタを形成する。
【0095】
このように、本実施の形態3に係る半導体装置では、エピタキシャル層19a,19bの上面は、コンタクトプラグ22a,22bに接触している部分が、サイドウォール絶縁膜17に接触している部分よりも凹んでいる。そのため、上述の製造方法で製造することができる。すなわち、コンタクトホール30a,30bを形成してエピタキシャル層19a,19bの上面を露出させた後に(図17参照)、エピタキシャル層19a,19bをその上面から部分的に除去し(図22参照)、その後にコンタクトプラグ22a,22bをコンタクトホール30a,30bに充填することによって(図18参照)、本実施の形態3に係る半導体装置を得ることができる。
【0096】
従って、エッチング阻止膜20をドライエッチング法により異方性エッチングして、エピタキシャル層19a,19bの上面を露出させる場合に、エピタキシャル層19a,19bに発生するエッチングダメージ層、カーボン系不純物、及び金属系不純物を、エピタキシャル層19a,19bをその上面から部分的に除去することによって、取り除くことができる。その結果、エピタキシャル層19a,19bの上面が部分的に除去されていない実施の形態1に係る半導体装置よりも、コンタクトプラグ22a,22bとn型不純物領域13a,13bとの間の電気抵抗を低減することができる。
【0097】
なお、エピタキシャル層19a,19bを部分的に除去する際には、エッチング阻止膜20を除去してエピタキシャル層19a,19bを露出する場合よりも、低いエネルギーのドライエッチング方法が採用される。この低いエネルギーのドライエッチング方法では、通常、ウェットエッチング方法のように等方的にエッチングされるため、エピタキシャル層19a,19bにエッチングダメージが生じることがない。
【0098】
また、本実施の形態3に係る内容を半導体装置の製造方法に関する内容として捉えると、以下のようなことが言える。すなわち、本実施の形態3に係る半導体装置の製造方法によれば、図17に示す工程の実行によって、エピタキシャル層19a,19bに発生したエッチングダメージ層などを、図22に示す工程を実行することによって除去することができる。その結果、エピタキシャル層19a,19bの上面を部分的に除去しない実施の形態1に係る半導体装置の製造方法よりも、コンタクトプラグ22a,22bとn型不純物領域13a,13bとの間の電気抵抗を低減することができる。
【0099】
なお、上述の実施の形態2において、図22に示す工程を追加することによって、実施の形態2に係る発明の効果に加えて、本実施の形態3に係る発明の効果が得られることは言うまでもない。例えば、実施の形態2において、図20に示す工程と、図18に示す工程との間に、図22に示す工程を実行することによって、図17に示す工程の実行によって、エピタキシャル層19a,19bに発生したエッチングダメージ層などを除去することができる。また、これによって、図19に示す半導体装置において、エピタキシャル層19a,19bの上面の、コンタクトプラグ22a,22bに接触している部分が、サイドウォール絶縁膜17に接触している部分よりも凹んでいる半導体装置が得られる。
【0100】
実施の形態4.
図23は本発明の実施の形態4に係る半導体装置の構成を示す断面図である。本実施の形態4に係る半導体装置は、上述の実施の形態1に係る半導体装置において、各コンタクトプラグ22a,22bが、ポリシリコン膜の替わりに、バリアメタル層26と金属膜27とで形成されているものである。具体的には、図23に示すように、コンタクトプラグ22aは、コンタクトホール30aの表面上と、エピタキシャル層19aの上面上とに設けられたバリアメタル層26と、バリアメタル層26上に設けられた金属膜27とで形成されている。また、コンタクトプラグ22bは、コンタクトホール30bの表面上と、エピタキシャル層19bの上面上とに設けられたバリアメタル層26と、バリアメタル層26上に設けられた金属膜27とで形成されている。
【0101】
バリアメタル層26は、例えばチタン(Ti)及び窒化チタン(TiN)から成り、金属膜27は例えばタングステン(W)から成る。その他の構造については、実施の形態1に係る半導体装置と同じであるため、その説明は省略する。
【0102】
次に、図23に示す半導体装置の製造方法について説明する。図24は、図23に示す半導体装置の製造工程の一部を示す断面図であって、DRAMのメモリセルが形成されている部分を拡大して図示している。
【0103】
まず、上述の図2〜17に示す工程を実行する。そして、図18に示す工程の替わりに、図24に示す工程を実行する。具体的には、図24に示すように、例えばCVD法により、膜厚10nmのチタン膜と膜厚12nmの窒化チタン膜とをこの順で全面に形成する。これにより、チタンと窒化チタンとから成り、コンタクトホール30a,30b内を充填しない積層膜46が形成される。
【0104】
次に、例えばCVD法により、膜厚300nmのタングステン膜47を積層膜46上に形成する。これにより、コンタクトホール30a,30bは、積層膜46及びタングステン膜47によって充填される。その後、例えばCMP法により、層間絶縁膜21をストッパー膜として、タングステン膜47の上面から、タングステン膜47及び積層膜46を研磨する。これにより、コンタクトホール30a,30bよりも上方のタングステン膜47及び積層膜46が除去される。この結果、チタン及び窒化チタンから成るバリアメタル層26と、タングステンから成る金属膜27とを有するコンタクトプラグ22a,22bを備える、図23に示す構造が得られる。その後、ビット線及びキャパシタを形成する。
【0105】
このように本実施の形態4では、各コンタクトプラグ22a,22bが金属膜27を含んでいるため、実施の形態1のように、ポリシリコン膜だけから成る場合よりも、コンタクトプラグ22a,22bの低抵抗化が可能になる。その結果、コンタクトプラグ22a,22bとn型不純物領域13a,13bとの間の電気抵抗を、実施の形態1よりも低減することが可能になる。
【0106】
また、エピタキシャル層19a,19bと金属膜27との間にバリアメタル層26が介在しているため、エピタキシャル層19a,19bと金属膜27との反応を抑制しつつ、コンタクトプラグ22a,22bの低抵抗化が可能になる。
【0107】
なお、上述の各実施の形態2,3において、図18に示す工程の替わりに、図24に示す工程を実行し、バリアメタル層26及び金属膜27から成るコンタクトプラグ22a,22bを形成することによって、各実施の形態2,3に係る発明の効果に加えて、本実施の形態4に係る発明の効果が得られることは言うまでもない。
【0108】
また図25に示すように、バリアメタル層26の膜厚を厚くして、ゲート構造60間のスペースをバリアメタル層26で充填しても良い。以下に、図25に示す半導体装置の製造方法について説明する。
【0109】
図26は、図25に示す半導体装置の製造工程の一部を示す断面図であって、DRAMのメモリセルが形成されている部分を拡大して図示している。まず、上述の図2〜17に示す工程を実行する。そして、図24に示す工程の替わりに、図26に示す工程を実行する。具体的には、図26に示すように、例えばCVD法により、膜厚10nmのチタン膜と膜厚50nmの窒化チタン膜とをこの順で全面に形成する。これにより、チタンと窒化チタンとから成り、ゲート構造60間のスペースを充填する積層膜46が形成される。なお、上述の実施の形態1で述べたように、ゲート電極50間の距離は150nmに設定されており、サイドウォール絶縁膜17、エッチング阻止膜20及びチタン膜の膜厚が、それぞれ15nm、20nm及び10nmに設定されている。そのため、窒化チタン膜の膜厚を30nm以上に設定することによって、ゲート構造60間のスペースを充填する積層膜46を得ることができる(150nm/2−(15nm+20nm+10nm)=30nm)。
【0110】
次に、例えばCVD法により、膜厚300nmのタングステン膜47を積層膜46上に形成する。これにより、コンタクトホール30a,30bは、積層膜46及びタングステン膜47によって充填される。その後、例えばCMP法により、層間絶縁膜21をストッパー膜として、タングステン膜47の上面から、タングステン膜47及び積層膜46を研磨する。これにより、コンタクトホール30a,30bよりも上方のタングステン膜47及び積層膜46が除去される。この結果、バリアメタル層26がゲート構造60間のスペースを充填するコンタクトプラグ22a,22bを有する、図25に示す構造が得られる。その後、ビット線及びキャパシタを形成する。
【0111】
このように、タングステン膜47を形成する際には、バリアメタル層26となる積層膜46がゲート構造60間のスペースを充填しているため、タングステン膜47の被覆性が悪化した場合であっても、コンタクトプラグ22a,22bにボイドが発生することを抑制することができる。従って、コンタクトプラグ22a,22bの低抵抗化が可能になり、積層膜46がゲート構造60間を充填していない場合よりも、コンタクトプラグ22a,22bとn型不純物領域13a,13bとの間の電気抵抗を低減することができる。
【0112】
なお、上述の各実施の形態2,3において、図18に示す工程の替わりに、図26に示す工程を実行し、金属膜27及びゲート構造60間のスペースを充填するバリアメタル層26から成るコンタクトプラグ22a,22bを形成することによって、各実施の形態2,3に係る発明の効果に加えて、上述の効果が得られることは言うまでもない。
【0113】
また図27に示すように、各コンタクトプラグ22a,22bを、バリアメタル層26のみで形成しても良い。つまり、各コンタクトプラグ22a,22bを、チタンと窒化チタンとの積層膜で形成しても良い。以下に、図27に示す半導体装置の製造方法について説明する。
【0114】
図28は、図27に示す半導体装置の製造工程の一部を示す断面図であって、DRAMのメモリセルが形成されている部分を拡大して図示している。まず、上述の図2〜17に示す工程を実行する。そして、図24に示す工程の替わりに、図28に示す工程を実行する。具体的には、図28に示すように、例えばCVD法により、膜厚10nmのチタン膜と膜厚100nmの窒化チタン膜とをこの順で全面に形成する。これにより、チタンと窒化チタンとから成り、コンタクトホール30a,30b内を充填する積層膜46が形成される。なお、上述の実施の形態1で述べたように、各コンタクトホール30a,30bの最大径は180nmに設定されており、チタン膜の膜厚が10nmに設定されている。そのため、窒化チタン膜の膜厚を80nm以上に設定することによって、コンタクトホール30a,30bを充填する積層膜46を得ることができる(180nm/2−10nm=80nm)。
【0115】
積層膜46形成後には、例えばCMP法により、層間絶縁膜21をストッパー膜として、積層膜46をその上面から研磨する。これにより、コンタクトホール30a,30bよりも上方の積層膜46が除去される。この結果、バリアメタル層26のみから成るコンタクトプラグ22a,22bを備える、図27に示す構造が得られる。その後、ビット線及びキャパシタを形成する。
【0116】
このように、各コンタクトプラグ22a,22bはバリアメタル層26だけから形成されているため、実施の形態1のようにポリシリコン膜だけから成る場合よりもコンタクトプラグ22a,22bの低抵抗化を可能にしつつ、タングステンから成る金属膜27を含んでいる場合よりも、半導体装置の材料コストを低減することができる。
【0117】
また、窒化チタン膜はタングステン膜よりも被覆性に優れているため、コンタクトプラグ22a,22bでのボイドの発生を低減することができる。
【0118】
なお、上述の各実施の形態2,3において、図18に示す工程の替わりに、図28に示す工程を実行し、バリアメタル層26のみから成るコンタクトプラグ22a,22bを形成することによって、各実施の形態2,3に係る発明の効果に加えて、上述の効果が得られることは言うまでもない。
【0119】
また、上述の実施の形態1〜4では、エッチング阻止膜20は、サイドウォール絶縁膜17を介してゲート電極50の側方に設けている。本発明では、ゲート電極50とコンタクトプラグ22a,22bとの間の絶縁性は、エッチング阻止膜20によって維持されているため、サイドウォール絶縁膜17は、エピタキシャル層19a,19bとゲート電極50との間に介在していれば良く、ゲート電極50とコンタクトプラグ22a,22bとの間に介在する必要は無い。そのため、例えばエッチング阻止膜20をゲート電極50の側面上に直接設けても、本発明の効果に影響を与えることは無い。
【0120】
【発明の効果】
この発明のうち請求項1に係る半導体装置の製造方法によれば、工程(g)で形成されるコンタクトプラグと第1の不純物領域との間の電気抵抗を低減するために、第1の絶縁膜の膜厚を薄くして、第1の不純物領域とエピタキシャル層との接触面積を大きくした場合であっても、工程(c)において、第2の絶縁膜の膜厚を調整することによって、工程(e)において第1のコンタクトホールを形成する際にゲート電極が露出することを防止することができる。その結果、ゲート電極とコンタクトプラグとの間の絶縁性を維持しつつ、第1の不純物領域とコンタクトプラグとの間の電気抵抗を低減することができる。
【0121】
また、この発明のうち請求項2に係る半導体装置の製造方法によれば、工程(h)の実行後には、エピタキシャル層との界面付近よりも、第2の不純物領域との界面付近の方が不純物濃度が薄い、第1,3の不純物領域から成る不純物領域が、第2の不純物領域の上面内に形成される。そのため、第1,3の不純物領域から成る不純物領域と、それと異なる導電型の第2の不純物領域との間に発生する電界の上昇を抑えつつ、かかる不純物領域とコンタクトプラグとの間の電気抵抗を低減することができる。
【0122】
また、この発明のうち請求項3に係る半導体装置の製造方法によれば、工程(f)の実行によってエピタキシャル層に発生したエッチングダメージ層等を、工程(i)を実行することによって除去することができる。その結果、第1の不純物領域とコンタクトプラグとの間の電気抵抗を低抵抗化できる。
【0123】
また、この発明のうち請求項4に係る半導体装置の製造方法によれば、金属膜を含むコンタクトプラグが形成される。従って、コンタクトプラグがポリシリコン膜だけから成る場合よりも、コンタクトプラグの低抵抗化が可能になる。
【0124】
また、この発明のうち請求項5に係る半導体装置の製造方法によれば、金属膜とエピタキシャル層との間にバリアメタル層が設けられるため、エピタキシャル層と金属膜との反応を抑制しつつ、コンタクトプラグがポリシリコン膜だけから成る場合よりも、コンタクトプラグの低抵抗化が可能になる。
【0125】
また、この発明のうち請求項6に係る半導体装置によれば、ゲート電極とエピタキシャル層との間に介在する第1の絶縁膜と、エピタキシャル層上に設けられ、ゲート電極とコンタクトプラグとの間に介在する第2の絶縁膜とを備えている。従って、層間絶縁膜をエッチングしてコンタクトホールを形成する際にゲート電極が露出するのを防止するために、第2の絶縁膜をエッチングストッパとして用いる場合であって、コンタクトプラグと第1の不純物領域との間の電気抵抗を低減するために、第1の絶縁膜の膜厚を薄くして、エピタキシャル層と第1の不純物領域との接触面積を大きくした場合であっても、第2の絶縁膜の膜厚を調整することによって、コンタクトホール形成時にゲート電極が露出することを確実に防止することができる。そのため、ゲート電極とコンタクトプラグとの間の絶縁性を維持しつつ、コンタクトプラグと第1の不純物領域との間の電気抵抗を低減することができる。
【0126】
また、この発明のうち請求項7に係る半導体装置によれば、第1の不純物領域と第2の不純物領域との間に発生する電界の上昇を抑えつつ、第1の不純物領域とコンタクトプラグとの間の電気抵抗を低減することができる。
【0127】
また、この発明のうち請求項8に係る半導体装置によれば、エピタキシャル層の上面は、コンタクトプラグに接触している部分が、第2の絶縁膜に接触している部分よりも凹んでいる。このような構造は、以下のようにして得ることができる。すなわち、層間絶縁膜にコンタクトホールを形成して、エピタキシャル層の上面を露出させた後に、エピタキシャル層をその上面から部分的に除去し、その後にコンタクトプラグをコンタクトホールに充填することによって、得ることができる。従って、エッチングしてエピタキシャル層の上面を露出させる場合にエピタキシャル層に発生したエッチングダメージ層などを、エピタキシャル層をその上面から部分的に除去することによって、取り除くことができる。その結果、コンタクトプラグと第1の不純物領域との間の電気抵抗を低減することができる。
【0128】
また、この発明のうち請求項9に係る半導体装置によれば、コンタクトプラグがポリシリコン膜だけから成る場合よりも、コンタクトプラグの低抵抗化が可能になる。
【0129】
また、この発明のうち請求項10に係る半導体装置によれば、エピタキシャル層と金属膜との間にバリアメタル層が介在するため、エピタキシャル層と金属膜との反応を抑制しつつ、コンタクトプラグがポリシリコン膜だけから成る場合よりも、コンタクトプラグの低抵抗化が可能になる。
【図面の簡単な説明】
【図1】本発明の実施の形態1に係る半導体装置の構造を示す断面図である。
【図2】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図3】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図4】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図5】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図6】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図7】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図8】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図9】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図10】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図11】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図12】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図13】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図14】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図15】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図16】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図17】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図18】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図19】本発明の実施の形態2に係る半導体装置の構造を示す断面図である。
【図20】本発明の実施の形態2に係る半導体装置の製造工程の一部を示す断面図である。
【図21】本発明の実施の形態3に係る半導体装置の構造を示す断面図である。
【図22】本発明の実施の形態3に係る半導体装置の製造工程の一部を示す断面図である。
【図23】本発明の実施の形態4に係る半導体装置の構造を示す断面図である。
【図24】本発明の実施の形態4に係る半導体装置の製造工程の一部を示す断面図である。
【図25】本発明の実施の形態4に係る半導体装置の変形例の構造を示す断面図である。
【図26】本発明の実施の形態4に係る半導体装置の変形例の製造工程の一部を示す断面図である。
【図27】本発明の実施の形態4に係る半導体装置の変形例の構造を示す断面図である。
【図28】本発明の実施の形態4に係る半導体装置の変形例の製造工程の一部を示す断面図である。
【図29】従来の半導体装置の構造を示す断面図である。
【符号の説明】
1 半導体基板、8 p型ウェル領域、13a,13b,24a,24b n型不純物領域、17 サイドウォール絶縁膜、19a,19b エピタキシャル層、20 エッチング阻止膜、21 層間絶縁膜、22a,22b コンタクトプラグ、30a,30b,31a,31b,32a,32b コンタクトホール、50 ゲート電極、60 ゲート構造。
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法、特に選択エピタキシャル成長法を利用した自己整合コンタクト構造体を有する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
半導体装置の集積度の増加にともない、配線幅が細くなり、配線間のスペース幅も次第に小さくなってきている。従って、配線間を貫通するコンタクトホールを形成するためには、そのような状況下にある配線間のスペース幅よりも微細なパターンが必要とされている。
【0003】
配線間のスペース幅が0.25μmに設定されるデザインルールで要求されるコンタクトホールのサイズCは、写真製版処理工程の重ね合わせ精度(=α)と寸法精度(=β)を考慮すると、C≦0.25−f(α,β)μmが必要とされている。そして、半導体装置の集積度の増加にともなって、コンタクトホールのサイズCは露光装置の光源の波長で決まる微細化の限界を超えるようになっている。なお、f(α,β)は、α及びβを変数とする関数である。
【0004】
このような問題を解決するために、0.25μmルールの半導体装置が製造される頃から自己整合コンタクト技術が利用されるようになった。
【0005】
DRAM(Dynamic Random Access Memory)では、メモリセルアレイ内のワード線間に形成されるビットラインコンタクト及びストレージノードコンタクトに自己整合コンタクト技術が用いられる場合が最も多い。この場合に重要なことは、ワード線と電気的に短絡すること無く、メモリセルトランジスタのソース・ドレイン領域と、ビット線及びストレージノードとを、いかに低抵抗で接続するかということである。なお、「ビットラインコンタクト」とは、ビット線に接続されるコンタクトプラグであって、「ストレージノードコンタクト」とは、DRAMキャパシタのストレージノードに接続されるコンタクトプラグである。
【0006】
以下に図29を参照して、自己整合コンタクト技術が用いられる従来の半導体装置の製造方法について説明する。図29は、従来の半導体装置の構造を示す断面図である。図29に示す半導体装置は、例えばDRAMのメモリセルを有する半導体装置であって、図29では、その一部を示している。
【0007】
図29を参照して、従来の半導体装置の製造方法では、まず、半導体基板101の主面内に、例えばシリコン酸化膜から成る素子分離絶縁膜105を形成する。そして、素子分離絶縁膜105によって区分された半導体基板101の主面内に、p型不純物領域であるp型ウェル領域108を形成する。
【0008】
次に、複数のゲート構造160及び複数のソース・ドレイン領域113a,113bを形成する。ゲート構造160は、ゲート絶縁膜109、ワード線であるゲート電極150及びキャップ膜112が、この順でp型ウェル領域108上に積層された構造を成している。そして、ゲート電極150は、ポリシリコン膜110、図示しないバッファ膜、及び金属膜111とがこの順で積層された構造を成している。
【0009】
ゲート絶縁膜109は例えばシリコン酸化膜から成り、キャップ膜112は例えばシリコン窒化膜から成る。また、ゲート電極150のバッファ膜は例えばWSiNから成り、金属膜11は例えばタングステン(W)から成る。
【0010】
ソース・ドレイン領域113a,113bは、それぞれn型不純物領域であって、互いに所定距離を成して、p型ウェル領域108の上面内に形成される。具体的には、各ソース・ドレイン領域113a,113bは、互いに隣り合うゲート構造160で挟まれたp型ウェル領域108の上面内に形成される。
【0011】
次にゲート構造160の側面上に、例えばシリコン窒化膜から成るサイドウォール絶縁膜117を形成する。そして、選択エピタキシャル成長法を用いて、ソース・ドレイン領域113a,113b上に、それぞれエピタキシャル層119a,119bを自己整合的に形成する。
【0012】
次に、エピタキシャル層119a,119bの上面のみに、図示しないシリサイド層を形成する。具体的には、まず全面にチタン(Ti)膜をスパッタ法により形成し、引き続き、熱処理を行う。これにより、シリコンとTiとが反応し、シリサイド化が行われる。そして、未反応のチタン膜を除去することによって、エピタキシャル層119a,119bの上面のみにシリサイド層が形成される。
【0013】
次に、ゲート構造160間のスペースを充填しつつ、全面に層間絶縁膜121を形成し、その後、層間絶縁膜121の上面を平坦化する。層間絶縁膜121は、例えば、ボロン及びリンなどの不純物を含むシリコン酸化膜から成る。そして、所定の開口パターンを有するレジストを層間絶縁膜121上に形成し、層間絶縁膜121を選択的にエッチングする。これにより、エピタキシャル層119a上のシリサイド層に達するコンタクトホール130aと、エピタキシャル層119b上のシリサイド層に達するコンタクトホール130bとが形成される。なお、層間絶縁膜121をエッチングする際には、サイドウォール絶縁膜117及びゲート構造160のキャップ膜112が、エッチングストッパとして機能するため、ゲート電極150が露出することなく、コンタクトホール130a,130bが自己整合的に形成される。
【0014】
次に、コンタクトホール130aを充填するコンタクトプラグ122aと、コンタクトホール130bを充填するコンタクトプラグ122bとを形成する。各コンタクトプラグ122a,122bは、例えばポリシリコン膜から成る。そして、コンタクトプラグ122bに電気的に接続させて、図示しないビット線を設ける。これにより、ビット線とソース・ドレイン領域113bとが、コンタクトプラグ122b及びエピタキシャル層119bを介して電気的に接続される。
【0015】
また、コンタクトプラグ122aに電気的に接続させて、図示しないDRAMキャパシタのストレージノードを設ける。これにより、キャパシタのストレージノードとソース・ドレイン領域113aとが、コンタクトプラグ122a及びエピタキシャル層119aを介して電気的に接続される。その後、キャパシタの誘電体膜及び上部電極を設ける。
【0016】
なお、自己整合コンタクト技術が用いられている半導体装置に関する先行技術文献情報として特許文献1,2がある。また、選択エピタキシャル成長法が用いられている半導体装置に関する先行技術文献情報として、非特許文献1がある。
【0017】
【特許文献1】
特開平6 37272号公報
【特許文献2】
特開2001 44382号公報
【非特許文献1】
松橋 秀明,他3名,「エレベーテッドソース・ドレインを用いた0.15μmゲート長SOI COMSトランジスタの開発」,沖電気研究開発,2000年10月,第184号,Vol.67,No.3,pp.61〜64
【0018】
【発明が解決しようとする課題】
上述のような構成を成す従来の半導体装置では、コンタクトホール130a,130bを形成する際にゲート電極150の側面が露出しないために、サイドウォール絶縁膜117には、ある程度の大きさの膜厚が必要であるため、サイドウォール絶縁膜117の薄膜化が困難であった。このため、ワード線間、つまりゲート電極150間のスペース幅が小さくなるにつれて、エピタキシャル層119aとソース・ドレイン領域113aとの接触面積や、エピタキシャル層119bとソース・ドレイン領域113bとの接触面積が減少し、コンタクトプラグ122aとソース・ドレイン領域113aとの間の電気抵抗や、コンタクトプラグ122bとソース・ドレイン領域113bとの間の電気抵抗が増加する。
【0019】
上述の内容を言い換えれば、ゲート電極150間のスペース幅が小さくなった場合であっても、コンタクトプラグ122a,122bとソース・ドレイン領域113a,113bとの間の電気抵抗の値を維持するために、サイドウォール絶縁膜117の膜厚を薄くすると、コンタクトホール130a,130bを形成する際の写真製版工程での重ね合わせ精度や寸法精度に誤差が生じた場合に、ゲート電極150とコンタクトプラグ122a,122bとが電気的に短絡してしまい、ファンクション動作不良の発生や、バーンインで不良が収束しにくいという問題が発生することがあった。
【0020】
特に、ゲート電極150間のスペースが著しく狭くなる0.13μmのデザインルール以下では、上述の問題が半導体装置の性能に大きく影響を与える。
【0021】
また、0.13μmのデザインルール以下におけるDRAMでは、メモリセルトランジスタのチャネル幅が縮小されると電流駆動能力が低下する。そのため、メモリセルに安定した動作をさせるためには、微細化されるにもかかわらず、コンタクトプラグとソース・ドレイン領域との間の電気抵抗は、前世代と同等もしくはそれ以下に低抵抗化させることが必要である。
【0022】
そこで本発明は上述の問題に鑑みて成されたものであり、ゲート電極とコンタクトプラグとの間の絶縁性を維持しつつ、コンタクトプラグと、それに電気的に接続される不純物領域との間の電気抵抗を低減する技術を提供することを目的とする。
【0023】
【課題を解決するための手段】
この発明のうち請求項1に記載の半導体装置の製造方法は、(a)露出している第1の不純物領域を主面内に有するとともに、その側方に第1の絶縁膜が設けられたゲート電極を含むゲート構造を前記主面上に有する半導体基板を準備する工程と、(b)前記ゲート電極との間に前記第1の絶縁膜が介在するように、前記第1の不純物領域上にエピタキシャル層を形成する工程と、(c)前記ゲート電極の側方と、前記エピタキシャル層の上面全体とに第2の絶縁膜を形成する工程と、(d)前記工程(c)の実行によって得られた構造の上面上に層間絶縁膜を形成する工程と、(e)前記第2の絶縁膜をエッチングストッパに用いて前記層間絶縁膜をエッチングし、前記ゲート電極との間に前記第2の絶縁膜が介在し、かつ前記エピタキシャル層上の前記第2の絶縁膜に達する第1のコンタクトホールを前記層間絶縁膜に形成する工程と、(f)前記工程(e)の実行によって露出した前記第2の絶縁膜をエッチングして、前記エピタキシャル層に達する第2のコンタクトホールを前記第2の絶縁膜に形成する工程と、(g)前記第1,2のコンタクトホールを充填するコンタクトプラグを形成する工程とを備える。
【0024】
また、この発明のうち請求項2に記載の半導体装置の製造方法は、請求項1に記載の半導体装置の製造方法であって、前記工程(a)で準備される前記半導体基板は、前記第1の不純物領域とは異なる導電型の第2の不純物領域を前記主面内に更に有し、前記第1の不純物領域は、前記第2の不純物領域内に設けられており、(h)前記工程(f)の後であって、前記工程(g)の前に、前記第1,2のコンタクトホール及び前記エピタキシャル層を介して、前記半導体基板の前記主面内に不純物を導入し、前記第1の不純物領域と同じ導電型であって、前記第1の不純物領域よりも深い第3の不純物領域を、前記第2の不純物領域の上面内に形成する工程を更に備える。
【0025】
また、この発明のうち請求項3に記載の半導体装置の製造方法は、請求項1及び請求項2のいずれか1つに記載の半導体装置の製造方法であって、(i)前記工程(f)の後であって、前記工程(g)の前に、前記工程(f)の実行によって露出した前記エピタキシャル層をその上面から部分的に除去する工程を更に備える。
【0026】
また、この発明のうち請求項4に記載の半導体装置の製造方法は、請求項1乃至請求項3のいずれか1つに記載の半導体装置の製造方法であって、前記工程(g)は、(g−1)前記第1,2のコンタクトホール内に金属膜を形成する工程を含む。
【0027】
また、この発明のうち請求項5に記載の半導体装置の製造方法は、請求項4に記載の半導体装置の製造方法であって、前記工程(g)は、(g−2)前記工程(g−1)の前に、前記エピタキシャル層の上面上に、バリアメタル層を形成する工程を更に含み、前記工程(g−1)において、前記バリアメタル層上に前記金属膜を形成する。
【0028】
また、この発明のうち請求項6に記載の半導体装置は、第1の不純物領域を主面内に有する半導体基板と、前記第1の不純物領域上に設けられたエピタキシャル層と、前記半導体基板上に設けられ、ゲート電極を有するゲート構造と、前記ゲート電極と、前記エピタキシャル層との間に介在する第1の絶縁膜と、前記エピタキシャル層の上面上に部分的に設けられた第2の絶縁膜と、前記半導体基板、前記エピタキシャル層、前記ゲート構造、及び前記第1,2の絶縁膜を覆う層間絶縁膜と、前記ゲート電極との間に前記第2の絶縁膜が介在し、かつ前記エピタキシャル層に達する、前記層間絶縁膜内に設けられたコンタクトホールと、前記コンタクトホール内を充填するコンタクトプラグとを備える。
【0029】
また、この発明のうち請求項7に記載の半導体装置は、請求項6に記載の半導体装置であって、前記半導体基板は、前記第1の不純物領域とは異なる導電型の第2の不純物領域を前記主面内に更に有し、前記第1の不純物領域は、前記第2の不純物領域内に設けられており、前記エピタキシャル層との界面付近の不純物濃度よりも、前記第2の不純物領域との界面付近の不純物濃度が薄い。
【0030】
また、この発明のうち請求項8に記載の半導体装置は、請求項6及び請求項7のいずれか1つに記載の半導体装置であって、前記エピタキシャル層の上面は、前記コンタクトプラグに接触している部分が、前記第2の絶縁膜に接触している部分よりも凹んでいる。
【0031】
また、この発明のうち請求項9に記載の半導体装置は、請求項6乃至請求項8のいずれか1つに記載の半導体装置であって、前記コンタクトプラグは金属膜を含む。
【0032】
また、この発明のうち請求項10に記載の半導体装置は、請求項9に記載の半導体装置であって、前記コンタクトプラグは、前記エピタキシャル層の上面上に設けられたバリアメタル層を更に含み、前記金属膜は前記バリアメタル層の上に設けられている。
【0033】
【発明の実施の形態】
実施の形態1.
図1は本発明の実施の形態1に係る半導体装置の構造を示す断面図である。図1に示す半導体装置は、例えばDRAMのメモリセルを有する半導体装置であって、図1では、その一部を示している。
【0034】
図1に示すように、本実施の形態1に係る半導体装置は、半導体基板1と、複数のゲート構造60と、各ゲート構造60の側面上に設けられたサイドウォール絶縁膜17と、エッチング阻止膜20と、エピタキシャル層19a,19bと、層間絶縁膜21と、コンタクトホール30a,30bと、コンタクトプラグ22a,22bとを備えている。
【0035】
半導体基板1は例えばシリコン基板から成り、その主面内に、素子分離絶縁膜5、p型ウェル領域8及びn型不純物領域13a,13bを有している。p型ウェル領域8はp型不純物領域であって、素子分離絶縁膜5で区分された半導体基板1の主面内に設けられている。n型不純物領域13a,13bは互いに所定距離を成して、それぞれp型ウェル領域8の上面内に設けられている。そして、各n型不純物領域13a,13bは、メモリセルトランジスタのソース・ドレイン領域として機能する。
【0036】
図1中のゲート構造60は、メモリセルトランジスタのゲート構造であって、n型不純物領域13aとn型不純物領域13bとで挟まれたp型ウェル領域8上に設けられている。またゲート構造60は、ゲート絶縁膜9、ワード線として機能するゲート電極50及びキャップ膜12が、この順でp型ウェル領域8上に積層された構造を成している。そして、ゲート電極50は、n型の不純物が導入されたポリシリコン膜10、図示しないバッファ膜、及び金属膜11とがこの順で積層された構造を成している。なお、ゲート電極50のポリシリコン膜10の側面には、図示しないシリコン酸化膜が設けられている。
【0037】
ゲート絶縁膜9は例えばシリコン酸化膜から成り、キャップ膜12は例えばシリコン窒化膜から成る。また、ゲート電極50のバッファ膜は例えばWSiNから成り、金属膜11は例えばタングステン(W)から成る。
【0038】
サイドウォール絶縁膜17は例えばシリコン窒化膜から成り、各ゲート構造60におけるゲート電極50及びキャップ膜12の側面上に設けられている。またサイドウォール絶縁膜17は、ゲート絶縁膜9を介して、n型不純物領域13a,13b上にも設けられている。
【0039】
エピタキシャル層19aは、n型不純物領域13aの上面上に設けられ、かつそれぞれがn型不純物領域13aの上方に位置しつつ、互いに対面するサイドウォール絶縁膜17上に部分的に設けられている。そのため、n型不純物領域13aの上方に位置するサイドウォール絶縁膜17は、エピタキシャル層19aとゲート電極50との間に介在している。
【0040】
エピタキシャル層19bは、n型不純物領域13bの上面上に設けられ、かつそれぞれがn型不純物領域13bの上方に位置しつつ、互いに対面するサイドウォール絶縁膜17上に部分的に設けられている。そのため、n型不純物領域13bの上方に位置するサイドウォール絶縁膜17は、エピタキシャル層19bとゲート電極50との間に介在している。なお、各エピタキシャル層19a,19bは、選択エピタキシャル成長法によって形成される。
【0041】
エッチング阻止膜20は例えばシリコン窒化膜から成り、サイドウォール絶縁膜17及びキャップ膜12の上に設けられ、かつエピタキシャル層19a,19b上に部分的に設けられている。
【0042】
層間絶縁膜21は、例えばリンやボロンなどの不純物を含んだシリコン酸化膜から成り、ゲート構造60間のスペースを充填しつつ、半導体基板1、エピタキシャル層19a,19b、ゲート構造60、サイドウォール絶縁膜17及びエッチング阻止膜20を覆っている。
【0043】
各コンタクトホール30a,30bは、層間絶縁膜21及びエッチング阻止膜20内に設けられている。コンタクトホール30aは、エピタキシャル層19aに達しており、ゲート電極50との間にエッチング阻止膜20及びサイドウォール絶縁膜17が介在している。またコンタクトホール30bは、エピタキシャル層19bに達しており、ゲート電極50との間にエッチング阻止膜20及びサイドウォール絶縁膜17が介在している。
【0044】
各コンタクトプラグ22a,22bは、例えばn型不純物がドープされたポリシリコン膜から成る。そして、コンタクトプラグ22a,22bは、それぞれコンタクトホール30a,30bを充填している。
【0045】
なお、図1では図示していないが、本実施の形態1に係る半導体装置には、コンタクトプラグ22bに電気的に接続されたビット線が設けられており、かかるビット線とn型不純物領域13bとが、コンタクトプラグ22b及びエピタキシャル層19bを介して電気的に接続されている。
【0046】
また、ビット線と同様に図1では図示していないが、本実施の形態1に係る半導体装置には、メモリセルのキャパシタが設けられている。キャパシタのストレージノードは、コンタクトプラグ22aに電気的に接続されており、ストレージノードとn型不純物領域13aとが、コンタクトプラグ22a及びエピタキシャル層19aを介して電気的に接続されている。
【0047】
次に、図1に示す半導体装置の製造方法について説明する。図2〜18は、図1に示す半導体装置の製造方法を工程順に示す断面図である。なお、上述の図1に示す半導体装置は、図18に示す構造のうち、DRAMのメモリセルが形成されている部分を拡大して示している。
【0048】
まず図2に示すように、半導体基板1上に、膜厚15nmのバッファ絶縁膜4を形成する。かかるバッファ絶縁膜4は、例えば半導体基板1の表面をウェット酸化することにより形成することができる。
【0049】
次に、例えばCVD(Chemical Vapor Deposition)法により、膜厚100nmのシリコン窒化膜2をバッファ絶縁膜4上に形成する。そして、図示しないフォトレジストをシリコン窒化膜2上に形成し、かかるフォトレジストに写真製版処理によって所定の開口パターンを形成する。この所定の開口パターンを有するフォトレジストをマスクに用いて、シリコン窒化膜2及びバッファ絶縁膜4から成る積層膜をドライエッチング法により異方性エッチングし、シリコン窒化膜2及びバッファ絶縁膜4を部分的に除去する。その後、フォトレジストを除去する。
【0050】
次に、シリコン窒化膜2及びバッファ絶縁膜4から成る積層膜をマスクに用いて、ドライエッチング法により半導体基板1を厚さ方向に250nm異方性エッチングする。これにより、半導体基板1にシャロートレンチ3が形成される。そして、シャロートレンチ3の表面を熱酸化し、シャロートレンチ3を形成した時に発生したダメージを除去する。
【0051】
次に図3に示すように、シャロートレンチ3を充填しつつ、半導体基板1及びシリコン窒化膜2の上にシリコン酸化膜45を形成する。なお、シリコン酸化膜45のシャロートレンチ3への埋め込み工程は、段差被覆性の優れた方法により行われることが好ましい。このような方法としてHDP(高密度プラズマ)を用いたCVD法が良い。
【0052】
次に図4に示すように、CMP法を用いて、シリコン酸化膜45をその上面から研磨する。このとき、シリコン窒化膜2は研磨時のストッパーとして機能する。これにより、シャロートレンチ3を充填し、シリコン酸化膜から成る素子分離絶縁膜5が完成するとともに、加工途中の構造体の上面は平坦化される。研磨後、例えばアルゴン(Ar)雰囲気中で熱処理を行い、素子分離絶縁膜5を焼き締める。
【0053】
次に図5に示すように、素子分離絶縁膜5の上面と、バッファ絶縁膜4の上面とがほぼ同一平面上に位置するように、素子分離絶縁膜5を一部除去する。続いてシリコン窒化膜2を除去して、バッファ絶縁膜4を露出させる。そして、半導体基板1の上方、具体的にはバッファ絶縁膜4及び素子分離絶縁膜5の上に、所定の開口パターンを有するフォトレジスト(図示せず)を形成する。そして、かかるフォトレジスをマスクに用いてイオン注入を行い、半導体基板1の主面内にn型の不純物を導入する。これにより、図6に示すように、素子分離絶縁膜5で区分された半導体基板1の主面内に、n型不純物領域であるn型ウェル領域7が形成される。なお、このn型ウェル領域7には、例えばロジック回路のp型MOSトランジスタが形成される。また、このイオン注入工程を必要に応じて適宜行い、設計どおりになるようにトランジスタのしきい値電圧を調整する。
【0054】
次に、n型ウェル領域7を形成する際に用いたフォトレジストを除去して、半導体基板1の上方、具体的にはバッファ絶縁膜4及び素子分離絶縁膜5の上に、所定の開口パターンを有するフォトレジスト(図示せず)を形成する。そして、かかるフォトレジスをマスクに用いてイオン注入を行い、半導体基板1の主面内にp型の不純物を導入する。これにより、図7に示すように、素子分離絶縁膜5で区分された半導体基板1の主面内に、p型不純物領域であるp型ウェル領域8が形成される。ここで図7では、2つのp型ウェル領域8を示しているが、一方のp型ウェル領域8には、DRAMのメモリセルトランジスタとして機能するn型MOSトランジスタが形成され、他方のウェル領域8には例えばロジック回路のn型MOSトランジスタが形成される。また、このイオン注入工程を必要に応じて適宜行い、設計どおりになるようにトランジスタのしきい値電圧を調整する。なお、DRAMのメモリセルトランジスタが形成されるp型ウェル領域8を「メモリセル用ウェル領域8」、ロジック回路のn型MOSトランジスタが形成されるp型ウェル領域8を「ロジック用ウェル領域8」と呼ぶ。
【0055】
次に図8に示すように、半導体基板1上のバッファ絶縁膜4を除去し、再度露出された半導体基板1の表面を熱酸化する。これにより、ゲート絶縁膜9が半導体基板1上に形成される。そして、素子分離絶縁膜5及びゲート絶縁膜9の上に、膜厚50nmであって、n型の不純物が導入されたポリシリコン膜10を、例えばCVD法により形成する。
【0056】
次に、ポリシリコン膜10上に、例えばスパッタ法により、膜厚5nmのバッファ層(図示せず)を形成する。そして、バッファ層上に、例えばスパッタ法により、膜厚50nmの金属膜11を形成する。ここで、ポリシリコン膜10上に直接金属膜11を形成した場合には、ポリシリコン膜10と金属膜11とが反応して、その間に比較的抵抗の高いタングステンシリサイド膜が形成される。本実施の形態では、それを防止するために、ポリシリコン膜10と金属膜11との間にバッファ層を設けている。
【0057】
次に金属膜11上に、例えばCVD法により、膜厚180nmのキャップ膜12を形成する。そして、所定の開口パターンを有するフォトレジスト(図示せず)をキャップ膜12上に形成し、かかるフォトレジスをマスクに用いて、キャップ膜12、金属膜11、バッファ層及びポリシリコン膜10をエッチングしてパターンニングする。これにより、図9に示すように、ポリシリコン膜10、バッファ層及び金属膜11から成るポリメタル構造のゲート電極50と、かかるゲート電極50上に設けられたキャップ膜12と、ゲート絶縁膜9とから成るゲート構造60が、メモリセル用ウェル領域8上に複数形成される。つまり、メモリセルトラジスタのゲート構造60が、メモリセル用ウェル領域8上に複数形成される。同時に、ロジック用ウェル領域8上と、n型ウェル領域7上とにゲート構造60が形成される。なお本実施の形態では、互いに隣り合う、メモリセルトランジスタのゲート構造60において、一方のゲート構造60におけるゲート電極50の側面と、かかるゲート電極50の側面と対面する、他方のゲート構造60におけるゲート電極50の側面との距離(以後、単に「ゲート電極50間の距離」と呼ぶ)は、例えば150nmに設定される。
【0058】
次に、金属膜11及びバッファ層を酸化することなく、ポリシリコン膜10の側面に選択的にシリコン酸化膜(図示せず)を形成する。このシリコン酸化膜は、H2/H2O雰囲気中で、タングステンを還元しながら、ポリシリコン膜10を選択的に酸化することによって形成することができる。また、このシリコン酸化膜をポリシリコン膜10に形成することによって、ポリシリコン膜10をエッチングした際に誘起されたダメージを除去することができ、更にMOSトランジスタにおける電界集中の緩和を図ることができる。
【0059】
次に、ゲート電極50及び素子分離絶縁膜5をマスクに用いて、フォトレジストを形成すること無く、半導体基板1にイオン注入を行って、半導体基板1の主面内にn型の不純物を導入する。これにより、図9に示すように、メモリセル用ウェル領域8の上面内に、浅くて、比較的低濃度のn型不純物領域13a,13bが互いに所定距離を成して形成される。同時に、ロジック用ウェル領域8の上面内に、浅くて、比較的低濃度の複数のn型不純物領域13dが互いに所定距離を成して形成され、n型ウェル領域7の上面内に、浅くて、比較的低濃度の複数のn型不純物領域13cが互いに所定距離を成して形成される。これらのn型不純物領域13a〜13dは、例えば加速エネルギー10keV、ドーズ量2×1013cm−2で、リン(P)イオンを注入することによって得られる。
【0060】
次に図10に示すように、全面に、例えばCVD法により、膜厚15nmのシリコン窒化膜14を形成する。この後、所定の開口パターンを有するフォトレジスト(図示せず)をシリコン窒化膜14上に形成し、かかるフォトレジストをマスクに用いてイオン注入を行って、半導体基板1の主面内にn型の不純物を導入する。これにより、図11に示すように、ロジック用ウェル領域8の上面内に、深くて、比較的高濃度のn型不純物領域15が形成される。このn型不純物領域15は、例えば加速エネルギー55keV、ドーズ量4×1015cm−2で、ヒ素(As)イオンを注入することによって得られる。この場合のイオン注入では、イオンはシリコン窒化膜14を貫通して半導体基板1に注入される。
【0061】
次に、n型不純物領域15を形成する際に用いたフォトレジストを除去して、所定の開口パターンを有する新たなフォトレジスト(図示せず)をシリコン窒化膜14上に形成し、かかるフォトレジストをマスクに用いてイオン注入を行って、半導体基板1の主面内にp型の不純物を導入する。これにより、図11に示すように、n型ウェル領域7の上面内に、深くて、比較的高濃度のp型不純物領域16が形成される。このp型不純物領域16は、例えば加速エネルギー40keV、ドーズ量4×1015cm−2で、ボロン(BF2)イオンを注入することによって得られる。この場合のイオン注入でも、イオンはシリコン窒化膜14を貫通して半導体基板1に注入される。
【0062】
次に窒素雰囲気中で、ランプアニ−ル法を用いて、例えば900℃で、10秒間熱処理を行い、n型不純物領域15,16中の不純物を電気的に活性化する。これにより、ロジック用ウェル領域8の上面内に、n型不純物領域13d,15から成るソース・ドレイン領域が完成する。また、n型不純物領域13cはp型不純物領域16で補償され、n型ウェル領域7の上面内に、p型のソース・ドレイン領域が完成する。
【0063】
次に、写真製版技術を用いて、所定の開口パターンを有するフォトレジスト(図示せず)をシリコン窒化膜14上に形成し、かかるフォトレジストをマスクに用いて、シリコン窒化膜14を異方性エッチングする。これにより、メモリセル用ウェル領域8上のゲート構造60の側方、具体的には、かかるゲート構造60のキャップ膜12及びゲート電極50の側面に、シリコン窒化膜から成るサイドウォール絶縁膜17が形成される。このサイドウォール絶縁膜17を形成する場合には、異方性エッチングでゲート絶縁膜9までも除去しても良いが、ゲート絶縁膜9に対して選択比の高い異方性エッチング方法を用いて、図11に示すように、シリコン窒化膜14のみを除去することによって、半導体基板1にエッチングのダメージが残らないようにする方が好ましい。
【0064】
次に図12に示すように、例えば希フッ酸(DHF)で、n型不純物領域13a,13b上のゲート絶縁膜9を除去し、半導体基板1を部分的に露出させる。そして、図13に示すように、選択エピタキシャル成長法により、n型不純物領域13a,13bの上に、それぞれエピタキシャル層19a,19bを形成する。本実施の形態では、このときのエピタキシャル成長を等方的に進行させるため、エピタキシャル層19a,19bが自己整合的に形成される。これにより、ゲート電極50との間にサイドウォール絶縁膜17が介在するように、n型不純物領域13a,13bの上に、それぞれエピタキシャル層19a,19bが形成される。このエピタキシャル層19a,19bのそれぞれは、例えばLPCVD(減圧CVD)法を用いて、膜厚40nmで形成される。
【0065】
このようなエピタキシャル成長工程は、温度680〜850℃、圧力40〜6666Paで行われ、流量1×10−4〜8×10−4m3/minのジクロールシラン(DCS)と、流量40〜400L/minの塩化水素(HCl)とを用いて行われる。なお、エピタキシャル成長の前処理として、流量1〜10L/minの水素(H2)ガスを使用する。また、ワード線が延在している方向、つまりゲート電極50が延在している方向において、互いに隣り合うエピタキシャル層19aが、互いに電気的に絶縁されるように、エピタキシャル層19aの寸法は制御されている。同様に、ゲート電極50が延在している方向において、互いに隣り合うエピタキシャル層19bが、互いに電気的に絶縁されるように、エピタキシャル層19bの寸法は制御されている。なお図13は、ゲート電極50が延在している方向に対して垂直な方向における断面図である。
【0066】
次に図14に示すように、例えばCVD法で、膜厚20nmのシリコン窒化膜から成るエッチング阻止膜20を全面に形成する。これにより、ゲート電極50の側方と、エピタキシャル層19a,19bの上面全体とにエッチング阻止膜20が形成される。
【0067】
次に例えばCVD法で、リンやボロンなどの不純物がドープされた膜厚800nmのシリコン酸化膜を、エッチング阻止膜20上に堆積する。このシリコン酸化膜はTEOS酸化膜であって、B2H6、PH3及びTEOSが材料ガスとして用いられて形成される。次に酸素雰囲気中で、ランプアニ−ル法を用いて、例えば950℃で、10秒間熱処理を行い、シリコン酸化膜をリフローさせる。これにより、シリコン酸化膜から成り、ゲート構造60間のスペースを充填する層間絶縁膜21が、エッチング阻止膜20上に形成される。なお、ゲート構造60間のスペースに対する埋め込み性能を向上させるために、層間絶縁膜21にはボロンがドープされている。
【0068】
次に、例えばCMP法を用いて、層間絶縁膜21をその上面から200nm研磨する。これにより、加工途中の構造体は平坦化される。なお層間絶縁膜21は、コンタクトホール30a,30bを形成する際に実行される写真製版工程でのプロセス裕度を大きくするために、その上面が平坦化される。
【0069】
次に、写真製版技術を用いて、所定の開口パターンを有するフォトレジスト(図示せず)を層間絶縁膜21上に形成し、かかるフォトレジストをマスクに用いて、層間絶縁膜21を異方性エッチングする。このとき、エッチング阻止膜20はエッチングストッパとして機能する。これにより、図16に示すように、ゲート電極50との間にエッチング阻止膜20及びサイドウォール絶縁膜17が介在し、かつエピタキシャル層19a上のエッチング阻止膜20に達するコンタクトホール31aが層間絶縁膜21に自己整合的に形成される。同時に、ゲート電極50との間にエッチング阻止膜20及びサイドウォール絶縁膜17が介在し、かつエピタキシャル層19b上のエッチング阻止膜20に達するコンタクトホール31bが層間絶縁膜21に自己整合的に形成される。なお、エッチングストッパーとして用いられるエッチング阻止膜20との選択比を高めるために、層間絶縁膜21にはリンがドープされている。
【0070】
次に、図17に示すように、図16に示す工程の実行によって露出したエッチング阻止膜20に対して異方性エッチングを行って、エピタキシャル層19aに達するコンタクトホール32aと、エピタキシャル層19bに達するコンタクトホール32bとを、エッチング阻止膜20に形成する。これにより、コンタクトホール31a,32aから成り、エピタキシャル層19aに達するコンタクトホール30aが、層間絶縁膜21及びエッチング阻止膜20内に完成する。同時に、コンタクトホール31b,32bから成り、エピタキシャル層19bに達するコンタクトホール30bが、層間絶縁膜21及びエッチング阻止膜20内に完成する。なお本実施の形態では、各コンタクトホール30a,30bの最大径は例えば180nmに設定されている。また本実施の形態では、エッチング阻止膜20をエッチングする際には、かかるエッチングが半導体基板1にまで達することが無いため、半導体基板1にエッチングのダメージが残らないようにすることができる。
【0071】
次に図18に示すように、例えばCVD法を用いて、コンタクトホール30a,30bを充填しつつ、層間絶縁膜21上にポリシリコン膜を形成する。このポリシリコン膜には、n型の不純物がドープされている。そして、例えばCMP法により、ポリシリコン膜をその上面から研磨して、コンタクトホール30a,30bよりも上方のポリシリコン膜を除去する。これにより、ポリシリコン膜から成り、コンタクトホール30a内を充填するコンタクトプラグ22aが完成する。同時に、ポリシリコン膜から成り、コンタクトホール30b内を充填するコンタクトプラグ22bが完成する。なお層間絶縁膜21は、ポリシリコン膜の研磨時のストッパーとして機能する。
【0072】
次に、コンタクトプラグ22bに電気的に接続させて、図示しないビット線を設ける。これにより、ビット線と、ソース・ドレイン領域として機能するn型不純物領域13bとが、コンタクトプラグ22b及びエピタキシャル層19bを介して電気的に接続される。また、コンタクトプラグ22aに電気的に接続させて、図示しないDRAMキャパシタのストレージノードを設ける。これにより、キャパシタのストレージノードと、ソース・ドレイン領域として機能するn型不純物領域13aとが、コンタクトプラグ22a及びエピタキシャル層19aを介して電気的に接続される。その後、キャパシタの誘電体膜及び上部電極を設ける。
【0073】
このようにして、自己整合コンタクト構造体を有するメモリセルトランジスタが形成される。
【0074】
上述のように、本実施の形態1に係る半導体装置では、ゲート電極50とエピタキシャル層19a,19bとの間に介在するサイドウォール絶縁膜17と、エピタキシャル層19a,19b上に設けられ、ゲート電極50とコンタクトプラグ22a,22bとの間に介在するエッチング阻止膜20とが設けられている。そのため、本実施の形態のように、コンタクトホール30a,30bを形成する際にゲート電極50が露出するのを防止するために、エッチング阻止膜20をエッチングストッパとして用いる場合であって、コンタクトプラグ22a,22bとn型不純物領域13a,13bとの間の電気抵抗を低減するために、サイドウォール絶縁膜17の膜厚を薄くして、エピタキシャル層19a,19bとn型不純物領域13a,13bとの接触面積を大きくした場合であっても、エッチング阻止膜20の膜厚を調整することによって、コンタクトホール30a,30bの形成時にゲート電極50が露出することを確実に防止することができる。従って、ゲート電極50とコンタクトプラグ22a,22bとの間の絶縁性を維持しつつ、コンタクトプラグ22a,22bと、それに電気的に接続されるn型不純物領域13a,13bとの間の電気抵抗を低減することができる。その結果、ゲート電極50とコンタクトプラグ22a,22bとが電気的に短絡することによって生じる、ファンクション動作不良の発生や、バーンインで不良が収束しにくいという問題の発生を防止することができ、電気的特性も信頼性も良好な半導体装置を提供することができる。
【0075】
なお、エピタキシャル層19a,19bとn型不純物領域13a,13bとの間の接触抵抗は、通常、エピタキシャル層19a,19bとコンタクトプラグ22a,22bとの間の接触抵抗よりも、一桁程度高い値を示す。従って、ゲート電極50とコンタクトプラグ22a,22bとの電気的な短絡を防ぐために、エッチング阻止膜20の膜厚を厚くし、エピタキシャル層19a,19bとコンタクトプラグ22a,22bとの接触面積が減少したとしても、その減少は、コンタクトプラグ22a,22bとn型不純物領域13a,13bとの間の電気抵抗にほとんど影響を与えない。つまり、コンタクトプラグ22a,22bとn型不純物領域13a,13bとの間の電気抵抗は、エピタキシャル層19a,19bとn型不純物領域13a,13bとの接触面積でほぼ決定される。
【0076】
また、本実施の形態1に係る半導体装置によれば、コンタクトプラグ22a,22bと、n型不純物領域13a,13bとの間に、エピタキシャル層19a,19bが介在している。そして、互いに隣り合うゲート構造60において、一方のゲート構造60の側面上に設けられたサイドウォール絶縁膜17と、かかるサイドウォール絶縁膜17に対向する、他方のゲート構造60の側面上に設けられたサイドウォール絶縁膜17とで挟まれたn型不純物領域13a,13bの上面全体に、エピタキシャル層19a,19bが形成されている。従って、コンタクトホール30a,30bを形成する際の写真製版工程において、重ね合わせ精度や寸法精度に誤差が生じた場合には、エピタキシャル層19a,19bとコンタクトプラグ22a,22bとの接触面積は低減するが、エピタキシャル層19a,19bとn型不純物領域13a,13bとの接触面積は変化しないため、コンタクトプラグ22a,22bとn型不純物領域13a,13bとの間の電気抵抗はほとんど変化することはない。そのため、コンタクトホール30a,30bを形成する際の写真製版工程で、重ね合わせ精度や寸法精度に誤差が生じた場合であっても、DRAMのメモリセルへのデータ書き込み不良の発生や、リフレッシュ特性の劣化を防止することができる。
【0077】
更に、本実施の形態1に係る半導体装置では、コンタクトホール30a,30bと、n型不純物領域13a,13bとの間に、エピタキシャル層19a,19bが介在しているため、コンタクトホール30a,30bを形成する際に、半導体基板1の表面にエッチングのダメージが誘起されることはない。従って、半導体基板1にエッチングダメージが誘起されることによって発生するリフレッシュ特性の劣化を防止することができる。
【0078】
また、本実施の形態1に係る内容を半導体装置の製造方法に関する内容として捉えると、以下のようなことが言える。すなわち、本実施の形態1に係る半導体装置の製造方法によれば、コンタクトプラグ22aとn型不純物領域13aとの間の電気抵抗、あるいはコンタクトプラグ22bとn型不純物領域13bとの間の電気抵抗を低減するために、サイドウォール絶縁膜17の膜厚を薄くした場合であっても、エッチング阻止膜20の膜厚を調整することによって、図16に示す工程においてコンタクトホール30a,30bの一部、つまりコンタクトホール31a,31bを形成する際に、ゲート電極50が露出することを確実に防止することができる。従って、ゲート電極50とコンタクトプラグ22a,22bとの間の絶縁性を維持しつつ、コンタクトプラグ22a,22bと、それに電気的に接続されるn型不純物領域13a,13bとの間の電気抵抗を低減することができる。
【0079】
また、本実施の形態1に係る半導体装置の製造方法によれば、エピタキシャル層19a,19bを自己整合的に形成し、その後に、かかるエピタキシャル層19a,19bに達するコンタクトホール30a,30bを形成している。従って、コンタクトホール30a,30bを形成する際の写真製版工程において、重ね合わせ精度や寸法精度に誤差が生じた場合には、エピタキシャル層19a,19bとコンタクトプラグ22a,22bとの接触面積は低減するが、エピタキシャル層19a,19bとn型不純物領域13a,13bとの接触面積は変化しない。従って、かかる場合であっても、コンタクトプラグ22a,22bとn型不純物領域13a,13bとの間の電気抵抗はほとんど変化することはなく、DRAMのメモリセルへのデータ書き込み不良の発生や、リフレッシュ特性の劣化を防止することができる。
【0080】
更に、本実施の形態1に係る半導体装置の製造方法によれば、コンタクトホール30a,30bを形成する際には、n型不純物領域13a,13b上にエピタキシャル層19a,19bが存在している。そのため、コンタクトホール30a,30bを形成する際に、半導体基板1の表面にエッチングのダメージが誘起されることはない。従って、半導体基板1にエッチングダメージが誘起されることによって発生するリフレッシュ特性の劣化を防止することができる。
【0081】
また、本実施の形態1では、n型不純物領域13a,13b上にエピタキシャル層19a,19bを設けることによって、コンタクトプラグ22a,22bとの接触面を、半導体基板1から持ち上げている。そのため、実効的なコンタクトホール30a,30bのアスペクト比を低減することが可能となる。従って、コンタクトホール30a,30bを形成する際のプロセスマージンを拡大することができる。
【0082】
また、本実施の形態1では、n型不純物領域13a,13b上にエピタキシャル層19a,19bを設けているため、ゲート構造60間のスペースのアスペクト比を小さくすることができる。従って、かかるスペース間を層間絶縁膜21で埋め込む際の埋め込み不良の発生を抑制することができる。
【0083】
実施の形態2.
図19は本発明の実施の形態2に係る半導体装置の構成を示す断面図である。本実施の形態2に係る半導体装置は、上述の実施の形態1に係る半導体装置において、p型ウェル領域8の上面内に更にn型不純物領域24a,24bを備えるものである。そして、n型不純物領域13a,24aでもって、メモリセルトランジスタの一方のソース・ドレイン領域として機能し、n型不純物領域13b,24bでもって、メモリセルトランジスタの他方のソース・ドレイン領域として機能する。
【0084】
図19に示すように、n型不純物領域24aは、コンタクトプラグ22aの下方であって、p型ウェル領域8の上面内に、n型不純物領域13aと部分的に重なりつつ、n型不純物領域13aよりも深く形成されている。また、n型不純物領域24aの幅、つまり半導体基板1の厚み方向に対して垂直な方向におけるn型不純物領域24aの寸法は、n型不純物領域13aのそれよりも小さい。そして、エピタキシャル層19aは、n型不純物領域13aのうち、n型不純物領域24aと重なっている領域上に設けられている。ここで、n型不純物領域13aとn型不純物領域24aとをあわせて1つのn型不純物領域25aとして考えると、n型不純物領域25aは、エピタキシャル層19aとの界面付近の不純物濃度よりも、p型ウェル領域8との界面付近の不純物濃度が薄いものである。
【0085】
また、n型不純物領域24bは、コンタクトプラグ22bの下方であって、p型ウェル領域8の上面内に、n型不純物領域13bと部分的に重なりつつ、n型不純物領域13bよりも深く形成されている。また、n型不純物領域24bの幅、つまり半導体基板1の厚み方向に対して垂直な方向におけるn型不純物領域24bの寸法は、n型不純物領域13bのそれよりも小さい。そして、エピタキシャル層19bは、n型不純物領域13bのうち、n型不純物領域24bと重なっている領域上に設けられている。ここで、n型不純物領域13bとn型不純物領域24bとをあわせて1つのn型不純物領域25bとして考えると、n型不純物領域25bは、エピタキシャル層19aとの界面付近の不純物濃度よりも、p型ウェル領域8との界面付近の不純物濃度が薄いものである。本実施の形態2に係る半導体装置のその他の構造は、上述の実施の形態1に係る半導体装置と同じであるため、その説明は省略する。
【0086】
次に、図19に示す半導体装置の製造方法について説明する。図20は、図19に示す半導体装置の製造工程の一部を示す断面図であって、DRAMのメモリセルが形成されている部分を拡大して図示している。
【0087】
まず、上述の図2〜17に示す工程を実行する。そして、図20に示すように、層間絶縁膜21をマスクに用いて、全面に対してイオン注入を行う。これにより、コンタクトホール30a及びエピタキシャル層19aを介して、半導体基板1の主面内に不純物が導入され、n型不純物領域24aが、p型ウェル領域8の上面内に自己整合的に形成される。その結果、エピタキシャル層19aとの界面付近の不純物濃度よりも、p型ウェル領域8との界面付近の不純物濃度が薄いn型不純物領域25aが、p型ウェル領域8の上面内に形成される。同時に、コンタクトホール30b及びエピタキシャル層19bを介して、半導体基板1の主面内に不純物が導入され、n型不純物領域24bが、p型ウェル領域8の上面内に自己整合的に形成される。その結果、エピタキシャル層19bとの界面付近の不純物濃度よりも、p型ウェル領域8との界面付近の不純物濃度が薄いn型不純物領域25bが、p型ウェル領域8の上面内に形成される。
【0088】
n型不純物領域24a,24bは、例えば加速エネルギー30keV、ドーズ量2×1013cm−2で、リン(P)イオンを注入することによって得られる。
【0089】
n型不純物領域24a,24bの形成後には、図18に示す工程を実行し、コンタクトホール30a,30bをそれぞれ充填するコンタクトプラグ22a,22bを形成する。その後、ビット線及びキャパシタを形成する。
【0090】
上述のように本実施の形態2では、コンタクトプラグ22a,22bと電気的に接続されるn型不純物領域において、エピタキシャル層19aとの界面付近の不純物濃度が、上述の実施の形態1よりも高いため、コンタクトプラグ22a,22bとn型不純物領域との間の電気抵抗を、実施の形態1よりも低減することができる。更に、コンタクトプラグ22a,22bと電気的に接続されるn型不純物領域において、p型ウェル領域8との界面付近の不純物濃度は、上述の実施の形態1とほぼ同じであるため、かかるn型不純物領域とp型ウェル領域8との間に発生するPN接合の電界の上昇を抑えることができる。つまり、n型不純物領域とp型ウェル領域8との間に発生する電界の上昇を抑えつつ、n型不純物領域とコンタクトプラグ22a,22bとの間の電気抵抗を低減することができる。その結果、良好なリフレッシュ特性を有する半導体装置を得ることができる。
【0091】
実施の形態3.
図21は本発明の実施の形態3に係る半導体装置の構成を示す断面図である。本実施の形態3に係る半導体装置は、上述の実施の形態1に係る半導体装置において、エピタキシャル層19a,19bの各上面に凹部が形成されているものである。具体的には、エピタキシャル層19aの上面は、コンタクトプラグ22aに接触している部分が、サイドウォール絶縁膜17に接触している部分よりも凹んでいる。また、エピタキシャル層19bの上面は、コンタクトプラグ22bに接触している部分が、サイドウォール絶縁膜17に接触している部分よりも凹んでいる。その他の構造については、実施の形態1に係る半導体装置と同じであるため、その説明は省略する。
【0092】
次に、図21に示す半導体装置の製造方法について説明する。図22は、図21に示す半導体装置の製造工程の一部を示す断面図であって、DRAMのメモリセルが形成されている部分を拡大して図示している。
【0093】
まず、上述の図2〜17に示す工程を実行する。そして、図22に示すように、例えばCF4とO2を利用したドライエッチングにより、異方的または等方的に、露出しているエピタキシャル層19a,19bの上面を自己整合的に5〜20nm除去する。このとき、層間絶縁膜21及びエッチング阻止膜20はエッチングマスクとして機能する。なお、本実施の形態3では、図22に示す工程の実行によって、各エピタキシャル層19a,19bの上面に形成された凹みをも含めて、コンタクトホール30a,30bとする。
【0094】
次に、図18に示す工程を実行して、コンタクトホール30a,30bをそれぞれ充填するコンタクトプラグ22a,22bを形成する。その後、ビット線及びキャパシタを形成する。
【0095】
このように、本実施の形態3に係る半導体装置では、エピタキシャル層19a,19bの上面は、コンタクトプラグ22a,22bに接触している部分が、サイドウォール絶縁膜17に接触している部分よりも凹んでいる。そのため、上述の製造方法で製造することができる。すなわち、コンタクトホール30a,30bを形成してエピタキシャル層19a,19bの上面を露出させた後に(図17参照)、エピタキシャル層19a,19bをその上面から部分的に除去し(図22参照)、その後にコンタクトプラグ22a,22bをコンタクトホール30a,30bに充填することによって(図18参照)、本実施の形態3に係る半導体装置を得ることができる。
【0096】
従って、エッチング阻止膜20をドライエッチング法により異方性エッチングして、エピタキシャル層19a,19bの上面を露出させる場合に、エピタキシャル層19a,19bに発生するエッチングダメージ層、カーボン系不純物、及び金属系不純物を、エピタキシャル層19a,19bをその上面から部分的に除去することによって、取り除くことができる。その結果、エピタキシャル層19a,19bの上面が部分的に除去されていない実施の形態1に係る半導体装置よりも、コンタクトプラグ22a,22bとn型不純物領域13a,13bとの間の電気抵抗を低減することができる。
【0097】
なお、エピタキシャル層19a,19bを部分的に除去する際には、エッチング阻止膜20を除去してエピタキシャル層19a,19bを露出する場合よりも、低いエネルギーのドライエッチング方法が採用される。この低いエネルギーのドライエッチング方法では、通常、ウェットエッチング方法のように等方的にエッチングされるため、エピタキシャル層19a,19bにエッチングダメージが生じることがない。
【0098】
また、本実施の形態3に係る内容を半導体装置の製造方法に関する内容として捉えると、以下のようなことが言える。すなわち、本実施の形態3に係る半導体装置の製造方法によれば、図17に示す工程の実行によって、エピタキシャル層19a,19bに発生したエッチングダメージ層などを、図22に示す工程を実行することによって除去することができる。その結果、エピタキシャル層19a,19bの上面を部分的に除去しない実施の形態1に係る半導体装置の製造方法よりも、コンタクトプラグ22a,22bとn型不純物領域13a,13bとの間の電気抵抗を低減することができる。
【0099】
なお、上述の実施の形態2において、図22に示す工程を追加することによって、実施の形態2に係る発明の効果に加えて、本実施の形態3に係る発明の効果が得られることは言うまでもない。例えば、実施の形態2において、図20に示す工程と、図18に示す工程との間に、図22に示す工程を実行することによって、図17に示す工程の実行によって、エピタキシャル層19a,19bに発生したエッチングダメージ層などを除去することができる。また、これによって、図19に示す半導体装置において、エピタキシャル層19a,19bの上面の、コンタクトプラグ22a,22bに接触している部分が、サイドウォール絶縁膜17に接触している部分よりも凹んでいる半導体装置が得られる。
【0100】
実施の形態4.
図23は本発明の実施の形態4に係る半導体装置の構成を示す断面図である。本実施の形態4に係る半導体装置は、上述の実施の形態1に係る半導体装置において、各コンタクトプラグ22a,22bが、ポリシリコン膜の替わりに、バリアメタル層26と金属膜27とで形成されているものである。具体的には、図23に示すように、コンタクトプラグ22aは、コンタクトホール30aの表面上と、エピタキシャル層19aの上面上とに設けられたバリアメタル層26と、バリアメタル層26上に設けられた金属膜27とで形成されている。また、コンタクトプラグ22bは、コンタクトホール30bの表面上と、エピタキシャル層19bの上面上とに設けられたバリアメタル層26と、バリアメタル層26上に設けられた金属膜27とで形成されている。
【0101】
バリアメタル層26は、例えばチタン(Ti)及び窒化チタン(TiN)から成り、金属膜27は例えばタングステン(W)から成る。その他の構造については、実施の形態1に係る半導体装置と同じであるため、その説明は省略する。
【0102】
次に、図23に示す半導体装置の製造方法について説明する。図24は、図23に示す半導体装置の製造工程の一部を示す断面図であって、DRAMのメモリセルが形成されている部分を拡大して図示している。
【0103】
まず、上述の図2〜17に示す工程を実行する。そして、図18に示す工程の替わりに、図24に示す工程を実行する。具体的には、図24に示すように、例えばCVD法により、膜厚10nmのチタン膜と膜厚12nmの窒化チタン膜とをこの順で全面に形成する。これにより、チタンと窒化チタンとから成り、コンタクトホール30a,30b内を充填しない積層膜46が形成される。
【0104】
次に、例えばCVD法により、膜厚300nmのタングステン膜47を積層膜46上に形成する。これにより、コンタクトホール30a,30bは、積層膜46及びタングステン膜47によって充填される。その後、例えばCMP法により、層間絶縁膜21をストッパー膜として、タングステン膜47の上面から、タングステン膜47及び積層膜46を研磨する。これにより、コンタクトホール30a,30bよりも上方のタングステン膜47及び積層膜46が除去される。この結果、チタン及び窒化チタンから成るバリアメタル層26と、タングステンから成る金属膜27とを有するコンタクトプラグ22a,22bを備える、図23に示す構造が得られる。その後、ビット線及びキャパシタを形成する。
【0105】
このように本実施の形態4では、各コンタクトプラグ22a,22bが金属膜27を含んでいるため、実施の形態1のように、ポリシリコン膜だけから成る場合よりも、コンタクトプラグ22a,22bの低抵抗化が可能になる。その結果、コンタクトプラグ22a,22bとn型不純物領域13a,13bとの間の電気抵抗を、実施の形態1よりも低減することが可能になる。
【0106】
また、エピタキシャル層19a,19bと金属膜27との間にバリアメタル層26が介在しているため、エピタキシャル層19a,19bと金属膜27との反応を抑制しつつ、コンタクトプラグ22a,22bの低抵抗化が可能になる。
【0107】
なお、上述の各実施の形態2,3において、図18に示す工程の替わりに、図24に示す工程を実行し、バリアメタル層26及び金属膜27から成るコンタクトプラグ22a,22bを形成することによって、各実施の形態2,3に係る発明の効果に加えて、本実施の形態4に係る発明の効果が得られることは言うまでもない。
【0108】
また図25に示すように、バリアメタル層26の膜厚を厚くして、ゲート構造60間のスペースをバリアメタル層26で充填しても良い。以下に、図25に示す半導体装置の製造方法について説明する。
【0109】
図26は、図25に示す半導体装置の製造工程の一部を示す断面図であって、DRAMのメモリセルが形成されている部分を拡大して図示している。まず、上述の図2〜17に示す工程を実行する。そして、図24に示す工程の替わりに、図26に示す工程を実行する。具体的には、図26に示すように、例えばCVD法により、膜厚10nmのチタン膜と膜厚50nmの窒化チタン膜とをこの順で全面に形成する。これにより、チタンと窒化チタンとから成り、ゲート構造60間のスペースを充填する積層膜46が形成される。なお、上述の実施の形態1で述べたように、ゲート電極50間の距離は150nmに設定されており、サイドウォール絶縁膜17、エッチング阻止膜20及びチタン膜の膜厚が、それぞれ15nm、20nm及び10nmに設定されている。そのため、窒化チタン膜の膜厚を30nm以上に設定することによって、ゲート構造60間のスペースを充填する積層膜46を得ることができる(150nm/2−(15nm+20nm+10nm)=30nm)。
【0110】
次に、例えばCVD法により、膜厚300nmのタングステン膜47を積層膜46上に形成する。これにより、コンタクトホール30a,30bは、積層膜46及びタングステン膜47によって充填される。その後、例えばCMP法により、層間絶縁膜21をストッパー膜として、タングステン膜47の上面から、タングステン膜47及び積層膜46を研磨する。これにより、コンタクトホール30a,30bよりも上方のタングステン膜47及び積層膜46が除去される。この結果、バリアメタル層26がゲート構造60間のスペースを充填するコンタクトプラグ22a,22bを有する、図25に示す構造が得られる。その後、ビット線及びキャパシタを形成する。
【0111】
このように、タングステン膜47を形成する際には、バリアメタル層26となる積層膜46がゲート構造60間のスペースを充填しているため、タングステン膜47の被覆性が悪化した場合であっても、コンタクトプラグ22a,22bにボイドが発生することを抑制することができる。従って、コンタクトプラグ22a,22bの低抵抗化が可能になり、積層膜46がゲート構造60間を充填していない場合よりも、コンタクトプラグ22a,22bとn型不純物領域13a,13bとの間の電気抵抗を低減することができる。
【0112】
なお、上述の各実施の形態2,3において、図18に示す工程の替わりに、図26に示す工程を実行し、金属膜27及びゲート構造60間のスペースを充填するバリアメタル層26から成るコンタクトプラグ22a,22bを形成することによって、各実施の形態2,3に係る発明の効果に加えて、上述の効果が得られることは言うまでもない。
【0113】
また図27に示すように、各コンタクトプラグ22a,22bを、バリアメタル層26のみで形成しても良い。つまり、各コンタクトプラグ22a,22bを、チタンと窒化チタンとの積層膜で形成しても良い。以下に、図27に示す半導体装置の製造方法について説明する。
【0114】
図28は、図27に示す半導体装置の製造工程の一部を示す断面図であって、DRAMのメモリセルが形成されている部分を拡大して図示している。まず、上述の図2〜17に示す工程を実行する。そして、図24に示す工程の替わりに、図28に示す工程を実行する。具体的には、図28に示すように、例えばCVD法により、膜厚10nmのチタン膜と膜厚100nmの窒化チタン膜とをこの順で全面に形成する。これにより、チタンと窒化チタンとから成り、コンタクトホール30a,30b内を充填する積層膜46が形成される。なお、上述の実施の形態1で述べたように、各コンタクトホール30a,30bの最大径は180nmに設定されており、チタン膜の膜厚が10nmに設定されている。そのため、窒化チタン膜の膜厚を80nm以上に設定することによって、コンタクトホール30a,30bを充填する積層膜46を得ることができる(180nm/2−10nm=80nm)。
【0115】
積層膜46形成後には、例えばCMP法により、層間絶縁膜21をストッパー膜として、積層膜46をその上面から研磨する。これにより、コンタクトホール30a,30bよりも上方の積層膜46が除去される。この結果、バリアメタル層26のみから成るコンタクトプラグ22a,22bを備える、図27に示す構造が得られる。その後、ビット線及びキャパシタを形成する。
【0116】
このように、各コンタクトプラグ22a,22bはバリアメタル層26だけから形成されているため、実施の形態1のようにポリシリコン膜だけから成る場合よりもコンタクトプラグ22a,22bの低抵抗化を可能にしつつ、タングステンから成る金属膜27を含んでいる場合よりも、半導体装置の材料コストを低減することができる。
【0117】
また、窒化チタン膜はタングステン膜よりも被覆性に優れているため、コンタクトプラグ22a,22bでのボイドの発生を低減することができる。
【0118】
なお、上述の各実施の形態2,3において、図18に示す工程の替わりに、図28に示す工程を実行し、バリアメタル層26のみから成るコンタクトプラグ22a,22bを形成することによって、各実施の形態2,3に係る発明の効果に加えて、上述の効果が得られることは言うまでもない。
【0119】
また、上述の実施の形態1〜4では、エッチング阻止膜20は、サイドウォール絶縁膜17を介してゲート電極50の側方に設けている。本発明では、ゲート電極50とコンタクトプラグ22a,22bとの間の絶縁性は、エッチング阻止膜20によって維持されているため、サイドウォール絶縁膜17は、エピタキシャル層19a,19bとゲート電極50との間に介在していれば良く、ゲート電極50とコンタクトプラグ22a,22bとの間に介在する必要は無い。そのため、例えばエッチング阻止膜20をゲート電極50の側面上に直接設けても、本発明の効果に影響を与えることは無い。
【0120】
【発明の効果】
この発明のうち請求項1に係る半導体装置の製造方法によれば、工程(g)で形成されるコンタクトプラグと第1の不純物領域との間の電気抵抗を低減するために、第1の絶縁膜の膜厚を薄くして、第1の不純物領域とエピタキシャル層との接触面積を大きくした場合であっても、工程(c)において、第2の絶縁膜の膜厚を調整することによって、工程(e)において第1のコンタクトホールを形成する際にゲート電極が露出することを防止することができる。その結果、ゲート電極とコンタクトプラグとの間の絶縁性を維持しつつ、第1の不純物領域とコンタクトプラグとの間の電気抵抗を低減することができる。
【0121】
また、この発明のうち請求項2に係る半導体装置の製造方法によれば、工程(h)の実行後には、エピタキシャル層との界面付近よりも、第2の不純物領域との界面付近の方が不純物濃度が薄い、第1,3の不純物領域から成る不純物領域が、第2の不純物領域の上面内に形成される。そのため、第1,3の不純物領域から成る不純物領域と、それと異なる導電型の第2の不純物領域との間に発生する電界の上昇を抑えつつ、かかる不純物領域とコンタクトプラグとの間の電気抵抗を低減することができる。
【0122】
また、この発明のうち請求項3に係る半導体装置の製造方法によれば、工程(f)の実行によってエピタキシャル層に発生したエッチングダメージ層等を、工程(i)を実行することによって除去することができる。その結果、第1の不純物領域とコンタクトプラグとの間の電気抵抗を低抵抗化できる。
【0123】
また、この発明のうち請求項4に係る半導体装置の製造方法によれば、金属膜を含むコンタクトプラグが形成される。従って、コンタクトプラグがポリシリコン膜だけから成る場合よりも、コンタクトプラグの低抵抗化が可能になる。
【0124】
また、この発明のうち請求項5に係る半導体装置の製造方法によれば、金属膜とエピタキシャル層との間にバリアメタル層が設けられるため、エピタキシャル層と金属膜との反応を抑制しつつ、コンタクトプラグがポリシリコン膜だけから成る場合よりも、コンタクトプラグの低抵抗化が可能になる。
【0125】
また、この発明のうち請求項6に係る半導体装置によれば、ゲート電極とエピタキシャル層との間に介在する第1の絶縁膜と、エピタキシャル層上に設けられ、ゲート電極とコンタクトプラグとの間に介在する第2の絶縁膜とを備えている。従って、層間絶縁膜をエッチングしてコンタクトホールを形成する際にゲート電極が露出するのを防止するために、第2の絶縁膜をエッチングストッパとして用いる場合であって、コンタクトプラグと第1の不純物領域との間の電気抵抗を低減するために、第1の絶縁膜の膜厚を薄くして、エピタキシャル層と第1の不純物領域との接触面積を大きくした場合であっても、第2の絶縁膜の膜厚を調整することによって、コンタクトホール形成時にゲート電極が露出することを確実に防止することができる。そのため、ゲート電極とコンタクトプラグとの間の絶縁性を維持しつつ、コンタクトプラグと第1の不純物領域との間の電気抵抗を低減することができる。
【0126】
また、この発明のうち請求項7に係る半導体装置によれば、第1の不純物領域と第2の不純物領域との間に発生する電界の上昇を抑えつつ、第1の不純物領域とコンタクトプラグとの間の電気抵抗を低減することができる。
【0127】
また、この発明のうち請求項8に係る半導体装置によれば、エピタキシャル層の上面は、コンタクトプラグに接触している部分が、第2の絶縁膜に接触している部分よりも凹んでいる。このような構造は、以下のようにして得ることができる。すなわち、層間絶縁膜にコンタクトホールを形成して、エピタキシャル層の上面を露出させた後に、エピタキシャル層をその上面から部分的に除去し、その後にコンタクトプラグをコンタクトホールに充填することによって、得ることができる。従って、エッチングしてエピタキシャル層の上面を露出させる場合にエピタキシャル層に発生したエッチングダメージ層などを、エピタキシャル層をその上面から部分的に除去することによって、取り除くことができる。その結果、コンタクトプラグと第1の不純物領域との間の電気抵抗を低減することができる。
【0128】
また、この発明のうち請求項9に係る半導体装置によれば、コンタクトプラグがポリシリコン膜だけから成る場合よりも、コンタクトプラグの低抵抗化が可能になる。
【0129】
また、この発明のうち請求項10に係る半導体装置によれば、エピタキシャル層と金属膜との間にバリアメタル層が介在するため、エピタキシャル層と金属膜との反応を抑制しつつ、コンタクトプラグがポリシリコン膜だけから成る場合よりも、コンタクトプラグの低抵抗化が可能になる。
【図面の簡単な説明】
【図1】本発明の実施の形態1に係る半導体装置の構造を示す断面図である。
【図2】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図3】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図4】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図5】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図6】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図7】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図8】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図9】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図10】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図11】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図12】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図13】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図14】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図15】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図16】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図17】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図18】本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。
【図19】本発明の実施の形態2に係る半導体装置の構造を示す断面図である。
【図20】本発明の実施の形態2に係る半導体装置の製造工程の一部を示す断面図である。
【図21】本発明の実施の形態3に係る半導体装置の構造を示す断面図である。
【図22】本発明の実施の形態3に係る半導体装置の製造工程の一部を示す断面図である。
【図23】本発明の実施の形態4に係る半導体装置の構造を示す断面図である。
【図24】本発明の実施の形態4に係る半導体装置の製造工程の一部を示す断面図である。
【図25】本発明の実施の形態4に係る半導体装置の変形例の構造を示す断面図である。
【図26】本発明の実施の形態4に係る半導体装置の変形例の製造工程の一部を示す断面図である。
【図27】本発明の実施の形態4に係る半導体装置の変形例の構造を示す断面図である。
【図28】本発明の実施の形態4に係る半導体装置の変形例の製造工程の一部を示す断面図である。
【図29】従来の半導体装置の構造を示す断面図である。
【符号の説明】
1 半導体基板、8 p型ウェル領域、13a,13b,24a,24b n型不純物領域、17 サイドウォール絶縁膜、19a,19b エピタキシャル層、20 エッチング阻止膜、21 層間絶縁膜、22a,22b コンタクトプラグ、30a,30b,31a,31b,32a,32b コンタクトホール、50 ゲート電極、60 ゲート構造。
Claims (10)
- (a)露出している第1の不純物領域を主面内に有するとともに、その側方に第1の絶縁膜が設けられたゲート電極を含むゲート構造を前記主面上に有する半導体基板を準備する工程と、
(b)前記ゲート電極との間に前記第1の絶縁膜が介在するように、前記第1の不純物領域上にエピタキシャル層を形成する工程と、
(c)前記ゲート電極の側方と、前記エピタキシャル層の上面全体とに第2の絶縁膜を形成する工程と、
(d)前記工程(c)の実行によって得られた構造の上面上に層間絶縁膜を形成する工程と、
(e)前記第2の絶縁膜をエッチングストッパに用いて前記層間絶縁膜をエッチングし、前記ゲート電極との間に前記第2の絶縁膜が介在し、かつ前記エピタキシャル層上の前記第2の絶縁膜に達する第1のコンタクトホールを前記層間絶縁膜に形成する工程と、
(f)前記工程(e)の実行によって露出した前記第2の絶縁膜をエッチングして、前記エピタキシャル層に達する第2のコンタクトホールを前記第2の絶縁膜に形成する工程と、
(g)前記第1,2のコンタクトホールを充填するコンタクトプラグを形成する工程と
を備える、半導体装置の製造方法。 - 前記工程(a)で準備される前記半導体基板は、前記第1の不純物領域とは異なる導電型の第2の不純物領域を前記主面内に更に有し、
前記第1の不純物領域は、前記第2の不純物領域内に設けられており、
(h)前記工程(f)の後であって、前記工程(g)の前に、前記第1,2のコンタクトホール及び前記エピタキシャル層を介して、前記半導体基板の前記主面内に不純物を導入し、前記第1の不純物領域と同じ導電型であって、前記第1の不純物領域よりも深い第3の不純物領域を、前記第2の不純物領域の上面内に形成する工程を更に備える、請求項1に記載の半導体装置の製造方法。 - (i)前記工程(f)の後であって、前記工程(g)の前に、前記工程(f)の実行によって露出した前記エピタキシャル層をその上面から部分的に除去する工程を更に備える、請求項1及び請求項2のいずれか一つに記載の半導体装置の製造方法。
- 前記工程(g)は、
(g−1)前記第1,2のコンタクトホール内に金属膜を形成する工程を含む、請求項1乃至請求項3のいずれか一つに記載の半導体装置の製造方法。 - 前記工程(g)は、
(g−2)前記工程(g−1)の前に、前記エピタキシャル層の上面上に、バリアメタル層を形成する工程を更に含み、
前記工程(g−1)において、前記バリアメタル層上に前記金属膜を形成する、請求項4に記載の半導体装置の製造方法。 - 第1の不純物領域を主面内に有する半導体基板と、
前記第1の不純物領域上に設けられたエピタキシャル層と、
前記半導体基板上に設けられ、ゲート電極を有するゲート構造と、
前記ゲート電極と、前記エピタキシャル層との間に介在する第1の絶縁膜と、
前記エピタキシャル層の上面上に部分的に設けられた第2の絶縁膜と、
前記半導体基板、前記エピタキシャル層、前記ゲート構造、及び前記第1,2の絶縁膜を覆う層間絶縁膜と、
前記ゲート電極との間に前記第2の絶縁膜が介在し、かつ前記エピタキシャル層に達する、前記層間絶縁膜内に設けられたコンタクトホールと、
前記コンタクトホール内を充填するコンタクトプラグと
を備える、半導体装置。 - 前記半導体基板は、前記第1の不純物領域とは異なる導電型の第2の不純物領域を前記主面内に更に有し、
前記第1の不純物領域は、
前記第2の不純物領域内に設けられており、
前記エピタキシャル層との界面付近の不純物濃度よりも、前記第2の不純物領域との界面付近の不純物濃度が薄い、請求項6に記載の半導体装置。 - 前記エピタキシャル層の上面は、前記コンタクトプラグに接触している部分が、前記第2の絶縁膜に接触している部分よりも凹んでいる、請求項6及び請求項7のいずれか一つに記載の半導体装置。
- 前記コンタクトプラグは金属膜を含む、請求項6乃至請求項8のいずれか一つに記載の半導体装置。
- 前記コンタクトプラグは、前記エピタキシャル層の上面上に設けられたバリアメタル層を更に含み、
前記金属膜は前記バリアメタル層の上に設けられている、請求項9に記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002280238A JP2004119644A (ja) | 2002-09-26 | 2002-09-26 | 半導体装置の製造方法及び半導体装置 |
US10/384,589 US6743692B2 (en) | 2002-09-26 | 2003-03-11 | Semiconductor device manufacturing method |
KR1020030016314A KR20040027269A (ko) | 2002-09-26 | 2003-03-15 | 반도체 장치 및 그 제조 방법 |
TW092112305A TW594926B (en) | 2002-09-26 | 2003-05-06 | Semiconductor device manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002280238A JP2004119644A (ja) | 2002-09-26 | 2002-09-26 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004119644A true JP2004119644A (ja) | 2004-04-15 |
Family
ID=32025178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002280238A Pending JP2004119644A (ja) | 2002-09-26 | 2002-09-26 | 半導体装置の製造方法及び半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6743692B2 (ja) |
JP (1) | JP2004119644A (ja) |
KR (1) | KR20040027269A (ja) |
TW (1) | TW594926B (ja) |
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- 2003-03-11 US US10/384,589 patent/US6743692B2/en not_active Expired - Fee Related
- 2003-03-15 KR KR1020030016314A patent/KR20040027269A/ko not_active Application Discontinuation
- 2003-05-06 TW TW092112305A patent/TW594926B/zh not_active IP Right Cessation
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JP7493038B2 (ja) | 2020-05-22 | 2024-05-30 | アプライド マテリアルズ インコーポレイテッド | フィールドポリマー保護物を用いた方向性選択的接合部洗浄 |
Also Published As
Publication number | Publication date |
---|---|
US6743692B2 (en) | 2004-06-01 |
TW594926B (en) | 2004-06-21 |
KR20040027269A (ko) | 2004-04-01 |
US20040063313A1 (en) | 2004-04-01 |
TW200405511A (en) | 2004-04-01 |
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