JP2003115535A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
造を最適化し、エレクトロマイグレーション特性を向上
させる。 【解決手段】 半導体基板上の第1層配線M1上に形成
された層間絶縁膜TH2中に配線溝HM2およびコンタ
クトホールC2を形成した後、これらの内部にバリア膜
PM2aを、コンタクトホールC2の底部の全周に渡っ
てコンタクトホールC2の底部の中央部から側壁に向か
ってその膜厚が増加するよう形成し、このバリア膜PM
2a上に銅膜(PM2b、PM2c)を形成した後、C
MP法により研磨することにより第2層配線M2と接続
部(プラグ)P2を形成する。その結果、接続部(プラ
グ)P2を介して第2層配線M2から第1層配線M1へ
流れる電流の幾何学的な最短経路と、電気的に抵抗が最
小となるバリア膜PM2aの薄い部分が一致せず、電流
経路を分散することができ、電子の集中を起こりにくく
できる。
Description
置に関し、特に、配線間の接続部に適用して有効な技術
に関するものである。
の微細化および多層化に伴い、例えば、絶縁膜中に溝を
形成し、導電性膜を溝内部に埋め込むことにより配線等
を形成する、いわゆるダマシン技術が検討されている。
線と配線とを接続する接続部用の溝とを異なる工程で埋
め込むシングルダマシン法と、配線用の溝と接続部用の
溝とを同時に埋め込むデュアルダマシン法がある。
て抵抗値の小さい銅膜等が用いられている。
電性膜を構成する銅等の金属の絶縁膜中への拡散を防止
するため、また、埋め込まれる導電性膜と絶縁膜との接
着性を向上させるために、溝内部に例えば、バリア性を
有する導電性膜(以下、「バリア膜」という)を形成す
る。
MICRODEVICES)、2000年7月号、P.65〜66に
は、ホールの内壁に下地膜をスパッタ法で形成する際、
ウエーハ周辺部ではスパッタ粒子が斜め方向に進むた
め、ホールの被覆特性が劣化するとの問題点が指摘され
ている。
ン技術を用いて形成された配線等の信頼性の向上につい
て検討を行っており、ダマシン配線の信頼性は、溝の内
部のバリア膜の付き方と深く関わっていることを見いだ
した。
を構成する銅等の金属の絶縁膜中への拡散の防止のた
め、また、埋め込まれる導電性膜と絶縁膜との接着性を
向上させるために充分な膜厚が必要である。
が悪い場合には、溝の底部や側壁において、バリア膜の
膜厚のばらつきが生じる。これに対応するため、バリア
膜を全体的に厚く堆積すると、導電性膜を埋め込むため
の孔のアスペクト比が大きくなり、導電性膜の埋め込み
不良が生じる。
導電性膜より高抵抗であるため、バリア膜を必要以上に
厚くすると、配線や接続部の抵抗が大きくなり、半導体
集積回路装置の高速動作を妨げる。
以下である必要があるが、その膜厚のばらつきにより、
バリア膜に薄い箇所が存在すると、かかる箇所の抵抗値
が小さくなるため、電流経路となる。特に、コンタクト
ホール部において、電流経路の最短距離とかかる箇所と
が一致すると、電子の集中が起きる。その結果、かかる
箇所の金属原子が電子によって引っ張られる、いわゆ
る、エレクトロマイグレーションが生じる。その結果、
金属原子が移動した箇所に空孔が生じ、接続不良や断線
を生じさせる。
続部の構造を最適化することにより配線のエレクトロマ
イグレーション特性を向上させることにある。
接続する接続部のバリア膜の構造を最適化することによ
り半導体集積回路装置の特性を向上させることにある。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
導体基板上に形成された絶縁膜中に形成された孔と、前
記孔の底部および側壁上に形成された第1導電性膜であ
って、前記孔の底部上に形成された第1導電性膜は、前
記孔の底部の中央部から側壁に向かってその膜厚が増加
している第1導電性膜と、前記第1導電性膜上であっ
て、前記孔の内部に埋め込まれた第2導電性膜と、を有
するものである。
導体基板上に形成された絶縁膜中に形成された孔と、前
記孔の底部および側壁上に形成された第1導電性膜であ
って、前記孔の底部の角部から前記第1導電性膜の表面
までの最短地点から前記孔の底部に向かって降ろした垂
線に対応する膜厚Aよりも、前記孔の底部の中央部の膜
厚Bが、小さい第1導電性膜と、前記第1導電性膜上で
あって、前記孔の内部に埋め込まれた第2導電性膜と、
を有するものである。
導体基板上に形成された絶縁膜中に形成された孔と、前
記孔の底部および側壁上に形成された第1導電性膜であ
って、前記孔の底部の角部から前記第1導電性膜の表面
までの最短地点から前記孔の底部に向かって降ろした垂
線に対応する部位よりも、前記孔の底部の中央部の抵抗
が低い第1導電性膜と、前記第1導電性膜上であって、
前記孔の内部に埋め込まれた第2導電性膜と、を有する
ものである。
導体基板上に形成された第1配線と、前記第1配線上に
形成された絶縁膜中の孔であって、その底部に、前記第
1配線が露出している孔と、前記孔の底部および側壁上
に形成された第1導電性膜と、前記第1導電性膜上であ
って、前記孔の内部に埋め込まれた第2導電性膜と、前
記第2導電性膜上に形成された第2配線と、を有し、前
記第1配線から第1導電性膜および第2導電性膜を介し
て前記第2配線へ到達する最短経路であって、前記最短
経路が前記第1導電性膜を横切る部位が、前記第1導電
性膜の最小抵抗部位でないものである。
導体基板上に形成された第1配線と、前記第1配線上に
形成された絶縁膜と、前記第1配線および前記絶縁膜中
に形成された孔であって、その底部が前記第1配線の表
面より深い位置に位置する孔と、前記孔の底部および側
壁上に形成された第1導電性膜であって、前記第1配線
の表面と接する孔の側壁部の膜厚Eが、前記孔の底部の
中央部の膜厚Bより大きい第1導電性膜と、前記第1導
電性膜上であって、前記孔の内部に埋め込まれた第2導
電性膜と、を有するものである。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
る半導体集積回路装置をその製造方法に従って説明す
る。図1〜図18、図20〜図26、図31および図3
2は、本発明の実施の形態1である半導体集積回路装置
の製造方法を示す基板の要部断面図もしくは要部平面図
である。
素子の一例としてnチャネル型MISFET(Metal In
sulator Semiconductor Field Effect Transistor)Q
nおよびpチャネル型MISFETQpを形成する。
を以下に示す。
る半導体基板1をエッチングすることにより溝を形成
し、溝の内部に絶縁膜として例えば酸化シリコン膜7を
埋め込むことにより素子分離領域2を形成する。素子分
離領域2により、MISFETが形成される活性領域が
規定される。
板」という)1にp型不純物およびn型不純物をイオン
打ち込みした後、熱処理により不純物を拡散させること
によって、p型ウエル3およびn型ウエル4を形成し、
その後、例えば熱酸化することにより、p型ウエル3お
よびn型ウエル4のそれぞれの表面に清浄なゲート絶縁
膜8を形成する。
電性膜として、リン(P)をドープした低抵抗多結晶シ
リコン膜9a、薄いWN(窒化タングステン)膜(図示
せず)およびW(タングステン)膜9cを順次堆積し、
さらにその上部に絶縁膜として例えば窒化シリコン膜1
0を堆積する。
イエッチング技術等を用いてエッチングすることによ
り、ゲート電極を形成する領域に窒化シリコン膜10を
残し、窒化シリコン膜10をマスクにしてW膜9c、W
N膜(図示せず)および多結晶シリコン膜9aをドライ
エッチング技術等を用いてエッチングする。これによ
り、多結晶シリコン膜9a、WN膜(図示せず)および
W膜9cからなるゲート電極9が形成される。
にn型不純物をイオン打ち込みすることによってn-型
半導体領域11を形成し、n型ウエル4にp型不純物を
イオン打ち込みすることによってp-型半導体領域12
を形成する。
シリコン膜を堆積した後、異方的にエッチングすること
によって、ゲート電極9の側壁にサイドウォールスペー
サ13を形成する。
打ち込みすることによってn-型半導体領域11よりも
不純物濃度の高いn+型半導体領域14(ソース、ドレ
イン)を形成し、n型ウエル4にp型不純物をイオン打
ち込みすることによってp-型半導体領域12よりも不
純物濃度の高いp+型半導体領域15(ソース、ドレイ
ン)を形成する。
Drain)構造のソース、ドレインを備えたnチャネル型
MISFETQnおよびpチャネル型MISFETQp
が形成される。
気的に接続される配線を形成するのであるが、以下、そ
の工程について説明する。
およびQp上に、絶縁膜として例えば酸化シリコン膜を
CVD(Chemical Vapor deposition)法で堆積した
後、例えば酸化シリコン膜の表面を化学的機械研磨(C
MP;Chemical Mechanical Polishing)法で研磨して
その表面を平坦化することによって層間絶縁膜TH1を
形成する。
レジスト膜(図示せず、以下単に「レジスト膜」とい
う)を形成し、このレジスト膜をマスクに層間絶縁膜T
H1をエッチングすることにより半導体基板1主面のn
+型半導体領域14およびp+型半導体領域15上にコン
タクトホールC1を形成する。
含む層間絶縁膜TH1上に、導電性膜として例えば、タ
ングステン(W)膜をCVD法で堆積し、このタングス
テン膜を層間絶縁膜TH1が露出するまでCMP法によ
り研磨することによってコンタクトホールC1内にプラ
グP1を形成する。なお、プラグP1を、例えば窒化チ
タン(TiN)膜、チタン(Ti)膜等の単層膜又はそ
れらの積層膜からなるバリア膜とタングステン膜との積
層構造としてもよい。
H1およびプラグP1上に、絶縁膜として例えばエッチ
ングストッパ膜である窒化シリコン膜H1aおよび酸化
シリコン膜H1bをCVD法により順次堆積し、これら
の膜から成る配線溝用絶縁膜H1を形成する。次いで、
第1層配線形成予定領域の配線溝用絶縁膜H1をエッチ
ングすることにより配線溝HM1を形成する。なお、酸
化シリコン膜H1bの代わりに、低誘電率の絶縁膜とし
てフッ素(F)を含有する酸化シリコン膜を用いてもよ
い。また、他の低誘電率の絶縁膜や塗布系絶縁膜を用い
てもよい。また、窒化シリコン膜H1aは、前記エッチ
ングの際のエッチングストッパーとして利用される。
膜H1上に、例えば窒化チタンからなるバリア膜M1a
をスパッタ法により堆積する。次いで、バリア膜M1a
上に、導電性膜として例えば銅膜M1bを例えば電解メ
ッキ法により形成する。なお、銅膜M1bを電界メッキ
法で形成する前に、電界メッキ用のシード膜として例え
ば薄い銅膜をスパッタ法もしくはCVD法で形成しても
よい。
線溝HM1外部の銅膜M1bおよびバリア膜M1aをC
MP法により除去することにより銅膜M1bおよびバリ
ア膜M1aから成る第1層配線M1を形成する。
に、例えば絶縁膜として窒化シリコン膜TH2a、酸化
シリコン膜TH2b、窒化シリコン膜TH2cおよび酸
化シリコン膜TH2dを順次CVD法により堆積するこ
とにより層間絶縁膜TH2を形成する。これらの膜のう
ち、窒化シリコン膜TH2aは、第1層配線M1を構成
する銅の拡散を防止する機能を有する。また、窒化シリ
コン膜TH2aは、銅の拡散を防止する機能を有してい
れば窒化シリコン膜以外の絶縁膜を用いてもよい。ま
た、窒化シリコン膜TH2aは、後述するコンタクトホ
ールC2を形成する際のエッチングストッパーとして利
用される。また、窒化シリコン膜TH2cは、後述する
配線溝HM2を形成する際のエッチングストッパーとし
て利用される。
形成予定領域上が開孔したレジスト膜(図示せず)を形
成し、このレジスト膜をマスクに、層間絶縁膜TH2の
うち、酸化シリコン膜TH2dおよび窒化シリコン膜T
H2cをエッチングすることにより、配線溝HM2を形
成する。
TH2上に、第1レジスト膜(図示せず)を堆積し、エ
ッチバックすることにより配線溝HM2を第1レジスト
膜で埋め込む。さらに、第1レジスト膜上に第1層配線
と第2層配線との接続領域が開口した第2レジスト膜
(図示せず)を形成し、この第2レジスト膜をマスク
に、第1レジスト膜、酸化シリコン膜TH2bおよび窒
化シリコン膜TH2aを、エッチングすることにより、
コンタクトホール(孔)C2を形成する。
後、コンタクトホールC2を形成したが、第1層配線と
第2層配線との接続領域の窒化シリコン膜TH2a、酸
化シリコン膜TH2b、窒化シリコン膜TH2cおよび
酸化シリコン膜TH2dをエッチングすることによりコ
ンタクトホールC2を形成した後、第2層配線形成予定
領域の酸化シリコン膜TH2dおよび窒化シリコン膜T
H2cをエッチングすることにより配線溝HM2を形成
してもよい。
トホールC2および配線溝HM2内を含む層間絶縁膜T
H2上に、例えばチタン(Ti)膜等、以下に示す高融
点金属を堆積することによりバリア膜PM2aを形成す
る。即ち、チタンの他、タンタル(Ta)、窒化タンタ
ル(TaN)、窒化チタン(TiN)、タングステン
(W)、窒化タングステン、窒化チタンシリサイドおよ
び窒化タングステンシリサイドの少なくとも一つ、もし
くはこれらの合金、またはこれらの膜を複数積層した積
層膜を用いてもよい。
造となるよう形成する。
トホールC2のうち右側に位置するコンタクトホールC
2の近傍の拡大図である。また、図6は、図5および図
7に示す基板の要部平面図であり、図5は、図6のA−
A断面に、図7は、図6のB−B断面に対応する。な
お、本実施の形態において、特に限定されないが、配線
溝HM2の幅は、配線溝HM1の幅と実質的に等しく構
成されるが、図6において図面を見易くするため配線溝
HM1の幅を配線溝HM2の幅よりも小さく示してい
る。
PM2aは、配線溝HM2やコンタクトホールC2の底
部および側壁に沿って形成される。
は、その底部のバリア膜PM2aが、底部の中央部から
側壁に向かってその膜厚が増加するよう形成する。ま
た、コンタクトホールC2内の底部のバリア膜PM2a
を、コンタクトホールC2の底部の全周に渡って、底部
の中央部から側壁に向かってその膜厚を増加させるよう
に構成する。ここで、図7のコンタクトホールC2の底
部の部分拡大図である図8に示すように、コンタクトホ
ールC2底部の中央部上のバリア膜の膜厚をBとする
と、コンタクトホールC2の底部の膜厚であって、その
側壁方向の端部の膜厚Aをこの膜厚Bより大きくする
(A≧B)。また、その側壁底部の膜厚Cをこの膜厚B
より大きくする(C≧B)。
側壁上のバリア膜の膜厚Dは、バリア性を確保できる最
小限の膜厚以上とする。なお、コンタクトホールC2の
底部のバリア膜PM2a下には、第1層配線M1が形成
されているため、かかる箇所のバリア膜PM2aについ
ては、バリア性を確保するに充分な膜厚でなくてもよい
が、図9に示すように、マスクずれ等により第1層配線
M1と、コンタクトホールC2との位置がずれる場合が
あるため、膜厚Bはバリア性を確保できる最小限の膜厚
以上であることが望ましい。なお、図9のPM2bおよ
びPM2cは、バリア膜PM2a上の銅膜(これらの境
界は図中では省略されている)を示す。また、TH3a
およびTH3bは、前記銅膜(PM2b、PM2c)上
の絶縁膜を示す。
ア膜PM2a上に電界メッキ用のシード膜として銅膜P
M2bを、スパッタ法もしくはCVD法により形成した
後、例えば銅膜PM2b上に導電性膜として銅膜PM2
cを電界メッキ法により形成する。
を施した後、図11に示すように、配線溝HM2および
コンタクトホールC2外部の銅膜PM2b、PM2cお
よびバリア膜PM2aをCMP法により除去することに
より第2層配線M2および第1層配線と第2層配線との
接続部(プラグ)P2を形成する。図12および図13
は、図11のコンタクトホールC2近傍の拡大図であ
る。この図12および図13は、それぞれ、前述の図6
のA−A断面部およびB−B断面部に対応する。
グ)P2および第1層配線M1の構造についてまとめて
おく。
グ)P2は、銅膜PM2b、PM2cおよびバリア膜P
M2aから成る。第2層配線M2は、図12に示すよう
に、接続部(プラグ)P2を起点として左側に延在して
おり、第1層配線M1は、接続部(プラグ)P2を起点
として右側に延在している。
C2底部のバリア膜PM2aは、底部の中央部から側壁
に向かってその膜厚が増加している。言い換えれば、バ
リア膜PM2aは、コンタクトホールC2の側壁から底
部の中央部に向かって下降する傾斜部を有している。ま
た、図13のコンタクトホールC2の底部の部分拡大図
である図14に示すように、コンタクトホールC2底部
の中央部上のバリア膜PM2aの膜厚Bは、コンタクト
ホールC2の底部の膜厚であって、その側壁方向の端部
の膜厚Aより大きい(A≧B)。この膜厚Aは、例え
ば、コンタクトホールC2底部の角部からバリア膜PM
2aの表面までの最短距離Lの端部からコンタクトホー
ルC2の底部に向かって垂線を降ろすことにより得られ
る。
示すように、コンタクトホールC2の底部の角部におい
て、曲面となっている。また、図16に示すように、コ
ンタクトホールC2の角部が曲面となっている場合に
は、コンタクトホールC2の側部の延長線と底部の延長
線との交点を起点とすることにより、前述の最短距離L
を求めることができる。
第2層配線M2から第1層配線M1へ電流(i)が流れ
る場合、電子(e)は、図17に示すように、接続部
(プラグ)P2の右下から左上に至るルートRu1を経
由して流れる。これは、この経路が幾何学的な最短ルー
トとなるからである。また、電子(e)は、図18に示
すように、接続部(プラグ)P2の中央部を介して第1
層配線M1へ流れる(ルートRu2)。これは、バリア
膜PM2aの薄い部分が、電気的に抵抗が最小となるか
らである。
層配線M2から第1層配線M1への幾何学的な電流の最
短経路(ルートRu1)と、電気的に抵抗が最小となる
バリア膜PM2aの薄い部分が一致しないので、電流経
路を分散することができる。従って、電子(e)の集中
が起こりにくくなり、エレクトロマイグレーション特性
を向上させることができる。
2a’の成膜時には、コンタクトホールC2の内部にお
いて、その膜厚にばらつきが生じ、特に、スパッタ法で
成膜した場合に、そのばらつきが大きい。これは、コン
タクトホールC2がウエハのどこに存在するかによっ
て、ターゲットから飛散するスパッタ粒子(この場合、
Ti粒子)の入り込み方が異なるからである。
がある場合は、図19に示すように、コンタクトホール
C2の左の側壁にバリア膜PM2a’が厚く形成され、
右の側壁には薄くバリア膜PM2a’が形成される。ま
た、コンタクトホールC2の底部においては、左から右
にかけてその膜厚が徐々に小さくなっていく。これは、
ウエハの左端にあるコンタクトホールにおいては、右方
向から飛散してくるスパッタ粒子の方が、左方向から飛
散してくるスパッタ粒子より入り込みやすいため、右方
向から飛散してくるスパッタ粒子と対抗する左の側壁や
底部の左側にバリア膜PM2a’が厚く形成される。逆
に、ウエハの右端にコンタクトホールがある場合は、コ
ンタクトホールの右の側壁や底部の右側にバリア膜が厚
く形成される(前述した日経マイクロデバイス(NIKKEI
MICRODEVICES)、2000年7月号、P.65の図1
(a)参照)。
2を介し第2層配線M2から第1層配線M1に電流が流
れる場合、接続部(プラグ)P2の左上から右下に至る
ルートRu1を経由する経路が幾何学的な最短ルートと
なり、かつ、接続部(プラグ)P2の右下にバリア膜の
薄い部分が存在するため、かかる部分に電子(e)の集
中が起きる。このため、前記部分を通過する電子によっ
て銅膜を構成する銅原子が引っ張られ、かかる部分を起
点に、銅膜(PM2b、PM2c)とバリア膜PM2
a’との界面でこれらの膜の剥がれが生じる。さらに、
電流を流し続けると、銅の流動は大きくなり、空孔がで
き、断線の原因となる。このような導体を流れる電子と
金属イオンとの運動量交換により金属原子が移動する現
象をエレクトロマイグレーションという。
a’の形状では、電流の幾何学的な最短ルートRu1
が、バリア膜の薄い部分(電気的に抵抗が最小となる部
分)を横断するため、エレクトロマイグレーション特性
が劣化する。
ンタクトホールC2の底部のバリア膜PM2aを、底部
の中央部から側壁に向かってその膜厚が増加するよう形
成したので、電流の幾何学的な最短ルートRu1が、バ
リア膜の薄い部分(電気的に抵抗が最小となる部分)を
横断せず、かかる部分への電子の集中を防止することが
できる。その結果、エレクトロマイグレーション特性を
向上させることができる。
よび図13等に示したように、コンタクトホールC2の
底部のバリア膜PM2aを、コンタクトホールC2の底
部の全周に渡って、底部の中央部から側壁に向かってそ
の膜厚が増加するよう構成したので、第2層配線M2に
対し第1層配線M1がどのような方向に延在しても、前
述の効果を得ることができる。
層配線M1のパターンと第2層配線M2のパターンとの
なす角は、種々ある。例えば、図20は、なす角が18
0°の場合、図21は、0(360)°、図22は、9
0°、図23は、270°の場合を示す。これらの図2
0〜図23の各々において、図の上部(a)は、第1層
配線M1のパターンと第2層配線M2のパターンとの関
係を示す平面図であり、図の下部(b)は、前記平面図
(a)のC−C断面図である。
トホールC2の底部の全周に渡って、底部の中央部から
側壁に向かってバリア膜PM2aの膜厚を増加させれ
ば、図20〜図23に示すように、第1層配線M1のパ
ターンと第2層配線M2のパターンとのなす角に関わら
ず、エレクトロマイグレーション特性を向上させること
ができる。もちろん、第1層配線M1のパターンと第2
層配線M2のパターンとのなす角は、図20〜図23に
示す場合に限られず、第1層配線M1のパターンと第2
層配線M2のパターンとが斜めに交差する場合も同様で
ある。これに対して、図19に示したように、コンタク
トホールC2の左側にのみバリア膜PM2aが厚く形成
されている場合には、図24に示すように、第1層配線
の(a1)〜(d1)の延在方向のうち、左方向(b
1)以外の方向(a1、c1、d1)についエレクトロ
マイグレーション特性が劣化してしまう。なお、図24
は、本実施の形態の効果を分かり易く説明するための図
であり、図24において、図の上部(a)は、第1層配
線M1のパターンを示す平面図であり、図の下部(b)
は、前記平面図のC−C断面図である。
すように、第2層配線M2に対して2本の第1層配線M
1が、それぞれ図中の(a1)、(b1)もしくは(c
1)、および(a2)、(b2)もしくは(c2)の方
向に延在している場合であっても、コンタクトホールC
2の底部の全周に渡って、底部の中央部から側壁に向か
ってその膜厚を増加させたので、前述の効果を得ること
ができる。なお、図25は、本実施の形態の効果を分か
り易く説明するための図であり、図25において、図の
上部(a)は、第1層配線M1のパターンと第2層配線
M2のパターンとの関係を示す平面図であり、図の下部
(b)は、前記平面図のC−C断面図である。
4(ソース、ドレイン)およびp+型半導体領域15
(ソース、ドレイン)とプラグP1を介して接続される
複数の第1層配線M1について、第2層配線M2を図2
6に示すように配置した場合でも、各接続部(プラグ)
P2において、エレクトロマイグレーション特性を向上
させることができる。例えば、図11は、この図26の
D−D断面に対応する。
C2の側壁底部のバリア膜PM2aの膜厚Cは、底部の
中央部の膜厚Bより大きい(図8、図14参照)。
C2の底部の角部からバリア膜PM2aの表面までの最
短距離Lの端部からコンタクトホールC2の側壁に向か
って垂線を降ろすことにより得られる。
5に示したように、コンタクトホールの底部C2の角部
において、曲面となっている。また、図16に示したよ
うに、コンタクトホールC2の角部が曲面となっている
場合には、コンタクトホールC2の側部の延長線と底部
の延長線との交点を起点とすることにより、前述の最短
距離Lを求めることができる。
ることにより、コンタクトホールC2の形成の際、膜厚
A以下のオーバーエッチングが行われた場合であって
も、電子の集中を防止することができる。なお、かかる
効果については、実施の形態3において詳細に説明する
ため、ここでの説明を省略する。
PM2aの形成工程、膜厚Aおよび膜厚B等の制御方法
の一例について説明する。
られるイオンバイアススパッタ装置101の概略図を示
す。図27に示すように、図3に示したコンタクトホー
ルC2が形成された基板1(ウエハ)は、支持部Stに
よって支持され、また、交流電圧Evが印加されている
(バイアスされている)。このウエハの上部には、ター
ゲットTa(この場合、Tiよりなるプレート)が位置
する。また、バリア膜の成膜の際は、装置内は、減圧状
態であり、成膜時には、アルゴン(Ar)等の放電用ガ
スが、注入される。このアルゴン雰囲気中に電圧を加え
ると、グロー放電が起こり、プラズマの中のイオンが、
陰極のターゲットTaにぶつかってスパッタ粒子(この
場合Ti粒子)をはじき出す。このはじき出された粒子
が、ウエハの表面のコンタクトホール内に堆積すること
によりバリア膜が形成される。
[a.u.]を変化させた場合の、膜厚Bに対する膜厚
Aの比(A/B)である。図28のグラフ(a)に示す
ように、膜厚比(A/B)は、基板バイアスが大きくな
るに従い、大きくなり、およそ2以上で、膜厚比(A/
B)が1以上となる。即ち、A≧Bとなる。また、点b
は、通常のマグネトロンスパッタで成膜した場合の膜厚
比(A/B)を示す。
成膜圧力は、0.1Pa以下、成膜温度は、室温から4
00℃の範囲であることが望ましい。また、図28は、
配線溝HM2の幅が、0.18μm、コンタクトホール
C2部のアスペクト比(配線の深さと接続部の深さの和
/接続部の径)が、2.8の場合について膜厚比を求め
た。
により膜厚比(A/B)を制御することができ、本実施
の形態で説明した膜厚比(A/B)が1以上となる条件
を選択することができる。また、膜厚比(A/B)が1
以上となる条件は、配線や接続孔の寸法によって異な
る。
[a.u.]を変化させた場合の、膜厚Bに対する膜厚
Cの比(C/B)である。図29のグラフ(c)に示す
ように、膜厚比(C/B)は、バイアスが大きくなるに
従い、大きくなり、およそ3以上で、膜厚比(C/B)
が1以上となる。即ち、C≧Bとなる。また、点dは、
通常のマグネトロンスパッタで成膜した場合の膜厚比
(C/B)を示す。
この場合3以上の基板バイアスで成膜する必要がある。
成膜し、A≦BでかつC≦Bである場合、本実施の形態
で説明したA≧BでかつC≧Bである場合の半導体集積
回路装置の不良率(Cumulative failure[%])とスト
レス時間(Stress time[a.u.])との関係を示し
た図である。グラフ(f)は、A≦BでかつC≦Bであ
る場合を、グラフ(g)は、A≧BでかつC≧Bである
場合を示す。ここで、ストレス時間(Stress time)と
は、例えば、半導体集積回路装置を高温下に置く等、悪
条件下にさらした場合の時間をいう。図示するように、
本実施の形態の構成によれば、エレクトロマイグレーシ
ョン寿命をおよそ1桁改善することができる。
配線(第3〜第5配線)を形成する工程について説明す
る。
2上に、層間絶縁膜TH2と同様に層間絶縁膜TH3
(窒化シリコン膜TH3a、酸化シリコン膜TH3b、
窒化シリコン膜TH3cおよび酸化シリコン膜TH3
d)を形成し、配線溝HM2およびコンタクトホールC
2と同様に、配線溝HM3およびコンタクトホールC3
を形成する。次に、バリア膜PM2a、銅膜PM2bお
よびPM2cと同様に、バリア膜PM3a、銅膜PM3
bおよびPM3cを形成し、熱処理を施した後、CMP
法により研磨することにより第3層配線M3および第2
層配線と第3層配線との接続部(プラグ)P3を形成す
る。即ち、コンタクトホールC3内におけるバリア膜P
M3aの構造は、バリア膜PM2aの構造と同様に構成
される。つまり、コンタクトホールC3の底部のバリア
膜PM3aをコンタクトホールC3の底部の全周に渡っ
て底部の中央部から側壁に向かってその膜厚が増大する
ように構成する。
4、第5層配線M4、M5および接続部(プラグ)P
4、P5も、層間絶縁膜TH3、第3層配線M3および
接続部(プラグ)P3とそれぞれ同様の構造に形成する
ことにより、例えば、図32に示すような、5層の配線
を形成する。即ち、第4層配線M4と第3層配線M3と
を接続するコンタクトホールC4において、コンタクト
ホールC4の底部のバリア膜PM4aを、コンタクトホ
ールC4の底部の全周に渡って底部の中央部から側壁に
向かってその膜厚が増大するように構成される。また、
第5層配線M5と第4層配線M4とを接続するコンタク
トホールC5において、コンタクトホールC5の底部の
バリア膜PM5aを、コンタクトホールC5の底部の全
周に渡って底部の中央部から側壁に向かってその膜厚が
増大するように構成される。なお、PM4b、PM5b
は、PM3b、PM2bと同様な銅膜であり、PM4
c、PM5cは、PM3c、PM2cと同様な銅膜であ
る。
膜として例えば窒化シリコン膜を堆積した後、さらに、
保護膜として酸化シリコン膜と窒化シリコン膜との積層
膜PVを堆積する。
2および第4層配線M4は、主に、X方向に延在するよ
うに構成され、第3層配線M3および第5層配線M5
は、主に、X方向に垂直な方向に延在するように構成さ
れる。また、第1層配線M1から第5層配線M5を用い
てMISFETQn、Qp間が結線され、例えば、マイ
クロプロセッサー等の論理回路が構成される。
線を銅膜M1b等により形成したが、第1層配線として
銅合金(銅の他、マグネシウム(Mg)、銀(Ag)、
白金(Pt)、チタン(Ti)、タンタル(Ta)、ア
ルミニウム(Al)等を含む合金)、銀もしくは銀合
金、金(Au)または、金合金、アルミニウムもしくは
アルミニウム合金(アルミニウムの他、シリコン(S
i)、銅、ニオブ(Nb)、チタン等を含む)等を主材
料に用いてもよい。また、本実施の形態においては、第
1層配線M1をダマシン法で形成したが、層間絶縁膜T
H1上に、前述の材料を堆積した後、ドライエッチング
法等を用いて所望の形状にパターニングすることにより
形成してもよい。
は、デュアルダマシン法を用いて第2層配線M2および
接続部(プラグ)P2を形成したが、以下に示すよう
に、シングルダマシン法を用いてこれらの部分を形成し
てもよい。以下に、本発明の実施の形態である半導体集
積回路装置をその製造方法に従って説明する。図33〜
図42は、本発明の実施の形態2である半導体集積回路
装置の製造方法を示す基板の要部断面図もしくは要部平
面図である。なお、第1層配線M1形成工程までは、図
1および図2を参照しながら説明した実施の形態1の場
合と同様であるためその説明を省略する。
および配線溝用絶縁膜H1上に、絶縁膜として窒化シリ
コン膜TH2a、酸化シリコン膜TH2bを順次CVD
法により堆積することにより層間絶縁膜TH22を形成
する。これらの膜のうち、窒化シリコン膜TH2aは、
第1層配線M1を構成する銅の拡散を防止する機能を有
する。また、後述するコンタクトホールC2を形成する
際のエッチングストッパーとして利用される。
(プラグ)形成予定領域上が開孔したレジスト膜(図示
せず)を形成し、このレジスト膜をマスクに、層間絶縁
膜TH22(窒化シリコン膜TH2a、酸化シリコン膜
TH2b)をエッチングすることにより、コンタクトホ
ールC2を形成する。
PM2aと同様にして、バリア膜P2aを形成する。
このコンタクトホールC2内を含む層間絶縁膜TH22
上に、例えばTi(チタン)膜等の高融点金属を堆積す
ることによりバリア膜P2aを形成する。この際、コン
タクトホールC2内においては、その底部のバリア膜P
2aが、コンタクトホールC2の底部全周に渡って底部
の中央部から側壁に向かってその膜厚が増加するよう形
成する(実施の形態1の図5〜図7参照)。ここで、コ
ンタクトホールC2の底部の中央部上のバリア膜の膜厚
をBとすると、コンタクトホールC2の底部の膜厚であ
って、その側壁方向の端部の膜厚Aを、膜厚Bより大き
くする(A≧B)。また、その側壁底部の膜厚Cを、膜
厚Bより大きくする(C≧B)。図34は、図33のコ
ンタクトホールC2のうち右側のコンタクトホールC2
の近傍の拡大図である。また、図35は、図34のコン
タクトホールC2の底部の部分拡大図である。
2a上に電界メッキ用のシード膜として例えば銅膜P2
bを、スパッタ法もしくはCVD法により形成した後、
この銅膜P2b上に導電性膜として例えば銅膜P2cを
電界メッキ法により形成する。
した後、図37に示すように、コンタクトホールC2外
部の銅膜P2b、P2cおよびバリア膜P2aをCMP
法により除去することにより第1層配線M1と第2層配
線M2との接続部(プラグ)P2を形成する。図38お
よび図40に、図37の3つのコンタクトホールC2の
うち右側のコンタクトホールC2の近傍の拡大図を示
す。また、図39に、図38および図40に示す基板の
要部平面図を示す。図38は、図39のA−A断面に対
応し、図40は、図39のB−B断面に対応する。図示
するように、この接続部(プラグ)P2の構成は、実施
の形態1で説明した接続部(プラグ)P2と同様であ
る。
H22およびプラグP2上に、絶縁膜として窒化シリコ
ン膜TH2cおよび酸化シリコン膜TH2dを順次CV
D法により堆積することにより配線溝用絶縁膜H22を
形成する。これらの膜のうち、窒化シリコン膜TH2c
は、後述する配線溝HM2を形成する際のエッチングス
トッパーとして利用される。
配線形成予定領域上が開孔したレジスト膜(図示せず)
を形成し、このレジスト膜をマスクに、配線溝用絶縁膜
H22(酸化シリコン膜TH2dおよび窒化シリコン膜
TH2c)をエッチングすることにより、配線溝HM2
を形成する。
TH2上に、例えばTi(チタン)膜等の高融点金属を
堆積することによりバリア膜M2aを形成する。
のシード膜として例えば銅膜M2bを、スパッタ法もし
くはCVD法により形成した後、この銅膜M2b上に導
電性膜として例えば銅膜M2cを電界メッキ法により形
成する。
した後、配線溝HM2外部の銅膜M2b、M2cおよび
バリア膜M2aをCMP法により除去することにより第
2層配線M2を形成する。
5)、接続部(P3〜P5)、配線溝用絶縁膜(H23
〜H25)および配線(M3〜M5)の形成を繰り返す
ことにより図42に示すような5層の配線を形成する。
これらは、層間絶縁膜TH2、接続部(プラグ)P2、
配線溝用絶縁膜H22および第2層配線M2と同様に形
成する。
形態1と同様に、銅拡散防止膜として例えば窒化シリコ
ン膜を堆積した後、さらに、保護膜として酸化シリコン
膜と窒化シリコン膜との積層膜PVを堆積する。これに
より、実施の形態1と同様に、コンタクトホールC3,
C4およびC5の各々において、コンタクトホール底部
のバリア膜P3a、P4a、P5aをコンタクトホール
の底部の全周に渡って底部の中央部から側壁に向かって
その膜厚が増大するように構成される。
の形態1で説明したように、コンタクトホールC2の底
部のバリア膜P2aを、コンタクトホールC2の底部の
全周に渡って底部の中央部から側壁に向かってその膜厚
が増加するよう形成したので、第2層配線M2から第1
層配線M1への電流の幾何学的な最短ルートが、バリア
膜の薄い部分(電気的に抵抗が最小となる部分)を横断
せず、かかる部分への電子の集中を防止することができ
る。その結果、エレクトロマイグレーション特性を向上
させることができる。
により、コンタクトホールC2の形成の際、膜厚A以下
のオーバーエッチングが行われた場合であっても、電子
の集中を防止することができる。
る半導体集積回路装置をその製造方法に従って説明す
る。図43〜図51は、本発明の実施の形態3である半
導体集積回路装置の製造方法を示す基板の要部断面図も
しくは要部平面図である。なお、第1層配線M1形成工
程までは、図1および図2を参照しながら説明した実施
の形態1の場合と同様であるためその説明を省略する。
および配線溝用絶縁膜H1上に、絶縁膜として窒化シリ
コン膜TH2a、酸化シリコン膜TH2b、窒化シリコ
ン膜TH2cおよび酸化シリコン膜TH2dを順次CV
D法により堆積することにより層間絶縁膜TH2を形成
する。これらの膜のうち、窒化シリコン膜TH2aは、
第1層配線M1を構成する銅の拡散を防止する機能を有
する。また、後述するコンタクトホールC2を形成する
際のエッチングストッパーとして利用される。また、窒
化シリコン膜TH2cは、後述する配線溝HM2を形成
する際のエッチングストッパーとして利用される。
形成予定領域上が開孔したレジスト膜(図示せず)を形
成し、このレジスト膜をマスクに、層間絶縁膜TH2の
うち、酸化シリコン膜TH2dおよび窒化シリコン膜T
H2cをエッチングすることにより、配線溝HM2を形
成する。
TH2上に、第1レジスト膜(図示せず)を堆積し、エ
ッチバックすることにより配線溝HM2を第1レジスト
膜で埋め込む。さらに、第1レジスト膜上に第1層配線
と第2層配線との接続領域が開口した第2レジスト膜
(図示せず)を形成し、この第2レジスト膜をマスク
に、第1レジスト膜、酸化シリコン膜TH2bおよび窒
化シリコン膜TH2aを、エッチングすることにより、
コンタクトホールC2を形成する。なお、実施の形態1
で説明したように、コンタクトホールC2を形成した
後、配線溝HM2を形成してもよい。
ーバーエッチングが行われると、例えば図43に示すよ
うに、コンタクトホールC2の底部が、第1層配線M1
の表面より深い位置に位置する。
クトホールC2および配線溝HM2内を含む層間絶縁膜
TH2上に、例えばTi(チタン)膜等の高融点金属を
堆積することによりバリア膜PM2aを形成する。
造となるよう形成する。
トホールC2近傍の拡大図である。また、図46は、図
45および図47に示す基板の要部平面図であり、図4
5は、図46のA−A断面に、図47は、図46のB−
B断面に対応する。図45および図47等に示すよう
に、バリア膜PM2aは、配線溝HM2やコンタクトホ
ールC2の底部および側壁に沿って形成される。
は、その底部のバリア膜PM2aを、コンタクトホール
C2の底部の全周に渡って、コンタクトホールC2の底
部の中央部から側壁に向かってその膜厚が増加するよう
形成する。ここで、図47のコンタクトホールC2の底
部の部分拡大図である図48に示すように、コンタクト
ホールC2底部の中央部上のバリア膜の膜厚をBとする
と、コンタクトホールC2の底部の膜厚であって、その
側壁方向の端部の膜厚Aを、膜厚Bより大きくする(A
≧B)。また、その側壁のバリア膜は、第1層配線M1
の表面Fと接する位置より上部からコンタクトホールC
2の底部に向かってその膜厚が増加している。ここで、
その側壁の膜厚であって、第1層配線M1の表面Fと接
するバリア膜PM2aの膜厚Eは、膜厚Bより大きい
(E≧B)。
コンタクトホールC2の側壁上のバリア膜の膜厚Dは、
バリア性を確保できる最小限の膜厚以上とする。
M2a上に電界メッキ用のシード膜として例えば銅膜P
M2bを、スパッタ法もしくはCVD法により形成した
後、この銅膜PM2b上に導電性膜として例えば銅膜P
M2cを電界メッキ法により形成する。
を施した後、配線溝HM2およびコンタクトホールC2
外部の銅膜PM2b、PM2cおよびバリア膜PM2a
をCMP法により除去することにより第2層配線M2お
よび第1層配線と第2層配線との接続部(プラグ)P2
を形成する。図50および図51に、図49のコンタク
トホールC2近傍の拡大図を示す。この図50は、前述
の図46のA−A断面部に対応し、図51は、B−B断
面部に対応する。
グ)P2および第1層配線M1の構造についてまとめて
おく。
グ)P2は、銅膜PM2b、PM2cおよびバリア膜P
M2aから成る。第2層配線M2は、図50に示すよう
に、接続部(プラグ)P2を起点として左側に延在して
おり、第1層配線M1は、接続部(プラグ)P2を起点
として右側に延在している。
C2底部のバリア膜PM2aは、底部の中央部から側壁
に向かってその膜厚が増加している。言い換えれば、バ
リア膜PM2aは、コンタクトホールC2の側壁から底
部の中央部に向かって下降する傾斜部を有している。ま
た、コンタクトホールC2の底部の中央部上のバリア膜
の膜厚をBは、コンタクトホールC2の底部の膜厚であ
って、その側壁方向の端部の膜厚Aより大きい(A≧
B)。この膜厚Aは、例えば、コンタクトホールC2の
底部の角部からバリア膜の表面までの最短距離Lの端部
からコンタクトホールC2の底部に向かって垂線を降ろ
すことにより得られる(図48参照)。
5に示したように、コンタクトホールの底部の角部にお
いて、曲面となっている。また、図16に示したよう
に、コンタクトホールの角部が曲面となっている場合に
は、コンタクトホールの側部の延長線と底部の延長線と
の交点を起点とすることにより、前述の最短距離Lを求
めることができる。
1層配線M1の表面Fよりオーバーエッチング量OEだ
け深い位置にあり、この第1層配線M1の表面Fと接す
る部分のバリア膜PM2aの膜厚Eは、膜厚Bより大き
い(図48参照)。
が、膜厚Bより大きいため、第2層配線M2から第1層
配線M1へ電流が流れる場合の幾何学的な最短ルートR
u1(図52参照)が、電気的に抵抗が最小となるバリ
ア膜の薄い部分を通過しない。
層配線M2から第1層配線M1への幾何学的な電流の最
短経路と、電気的に抵抗が最小となるバリア膜PM2a
の薄い部分が一致しないので、電流経路を分散すること
ができる。従って、コンタクトホールC2形成時にオー
バーエッチングが生じたとしても、電子(e)の集中が
起こりにくくなり、エレクトロマイグレーション特性を
向上させることができる。
ンタクトホールの内部においてバリア膜の膜厚にばらつ
きが有り(図19参照)、さらに、コンタクトホールC
2形成時に、オーバーエッチングが生じた場合は、図5
2に示すように、幾何学的な電流の最短経路(ルートR
u1)がバリア膜PM2a’の側壁を横断する。
リア膜の膜厚がコンタクトホール底部の膜厚より小さい
場合には、幾何学的な電流の最短経路と、電気的に抵抗
が最小となるバリア膜PM2aの薄い部分が一致し、電
子(e)の集中が起こり、エレクトロマイグレーション
特性を劣化させる。
1層配線M1の表面Fと接する部分のバリア膜の膜厚E
を膜厚Bより大きくしたので、前述の効果を得ることが
できる。
ラグ)P2と同様に、第3〜第5層配線M3〜M5およ
び接続部(プラグ)P1〜P5を形成するが、その図示
および詳細な説明は省略する。
ダマシン法を用いて、第2層配線M2および接続部(プ
ラグ)P2を形成したが、実施の形態2で説明したシン
グルダマシン法を用いて第2層配線M2と接続部(プラ
グ)P2とを別工程で形成してもよい。この場合も、接
続部(プラグ)内のバリア膜PM2aの膜厚Eを膜厚B
より大きくすることにより前述の効果を得ることができ
る。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
TQnおよびQpを挙げたが、これらMISFETに限
られず、バイポーラトランジスタ等他の素子を形成する
こともできる。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
に形成された孔の底部および側壁上に形成された導電性
膜を孔の底部の中央部から側壁に向かってその膜厚が増
加するよう形成したので、孔内の幾何学的な電流の最短
経路と、電気的に抵抗が最小となる導電性膜の薄い部分
が一致せず、電流経路を分散することができる。
エレクトロマイグレーション特性を向上させることがで
きる。また、このような導電性膜を有する半導体集積回
路装置の特性を向上させることができる。
ができる。また、製品寿命(エレクトロマイグレーショ
ン寿命)を長くすることができる。
配線の表面より深い位置にある場合には、孔の底部およ
び側壁上に形成された導電性膜を、配線の表面と接する
導線成膜の膜厚Eが、孔の底部の中央部の膜厚Bより大
きくなるよう形成したので、孔内の幾何学的な電流の最
短経路と、電気的に抵抗が最小となる導電性膜の薄い部
分が一致せず、電流経路を分散することができる。
エレクトロマイグレーション特性を向上させることがで
きる。また、このような導電性膜を有する半導体集積回
路装置の特性を向上させることができる。
ができる。また、製品寿命(エレクトロマイグレーショ
ン寿命)を長くすることができる。
置の製造方法を示した基板の要部断面図である。
置の製造方法を示した基板の要部断面図である。
置の製造方法を示した基板の要部断面図である。
置の製造方法を示した基板の要部断面図である。
置の製造方法を示した基板の要部断面図である。
置の製造方法を示した基板の要部平面図である。
置の製造方法を示した基板の要部断面図である。
置の製造方法を示した基板の要部断面図である。
体集積回路装置の基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
導体集積回路装置の基板の要部断面図である。
導体集積回路装置の基板の要部断面図である。
導体集積回路装置の基板の要部断面図である。
体集積回路装置の製造方法を示した基板の要部平面図で
あり、(b)は要部断面図である。
体集積回路装置の製造方法を示した基板の要部平面図で
あり、(b)は、要部断面図である。
体集積回路装置の製造方法を示した基板の要部平面図で
あり、(b)は、要部断面図である。
体集積回路装置の製造方法を示した基板の要部平面図で
あり、(b)は、要部断面図である。
明するための半導体集積回路装置の基板の要部平面図で
あり、(b)は、要部断面図である。
積回路装置を示すの基板の要部平面図であり、(b)
は、要部断面図である。
装置の製造方法を示した基板の要部平面図である。
装置の製造装置の概略を示した図である。
の図である。
の図である。
の図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部平面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部平面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
装置の製造方法を示した基板の要部断面図である。
の半導体集積回路装置の基板の要部断面図である。
Claims (25)
- 【請求項1】 (a)半導体基板上に形成された絶縁膜
中に形成された孔と、 (b)前記孔の底部および側壁上に形成された第1導電
性膜であって、前記孔の底部上に形成された第1導電性
膜は、前記孔の底部の中央部から側壁に向かってその膜
厚が増加している第1導電性膜と、 (c)前記第1導電性膜上であって、前記孔の内部に埋
め込まれた第2導電性膜と、 を有することを特徴とする半導体集積回路装置。 - 【請求項2】 請求項1記載の半導体集積回路装置であ
って、 前記孔の底部上に形成された第1導電性膜は、前記孔の
底部を規定する領域の全周に渡って、底部の中央部から
側壁に向かってその膜厚が増加していることを特徴とす
る半導体集積回路装置。 - 【請求項3】 請求項1記載の半導体集積回路装置であ
って、 前記半導体集積回路装置は、前記孔の底部から露出した
配線を有し、 前記第1導電性膜は、少なくとも前記配線の延在方向に
おいて、前記孔の底部の中央部から側壁に向かってその
膜厚が増加していることを特徴とする半導体集積回路装
置。 - 【請求項4】 (a)半導体基板上に形成された絶縁膜
中に形成された孔と、 (b)前記孔の底部および側壁上に形成された第1導電
性膜であって、前記孔の側壁から底部の中央部に向かっ
て下降する傾斜部を有する第1導電性膜と、 (c)前記第1導電性膜上であって、前記孔の内部に埋
め込まれた第2導電性膜と、 を有することを特徴とする半導体集積回路装置。 - 【請求項5】 請求項4記載の半導体集積回路装置であ
って、 前記孔の底部上に形成された第1導電性膜は、前記孔の
底部を規定する領域の全周に渡って、前記孔の側壁から
底部の中央部に向かって下降する傾斜部を有することを
特徴とする半導体集積回路装置。 - 【請求項6】 請求項4記載の半導体集積回路装置であ
って、 前記半導体集積回路装置は、前記孔の底部から露出した
配線を有し、 前記第1導電性膜は、少なくとも前記配線の延在方向に
おいて、前記孔の側壁から底部の中央部に向かって下降
する傾斜部を有することを特徴とする半導体集積回路装
置。 - 【請求項7】 (a)半導体基板上に形成された絶縁膜
中に形成された孔と、 (b)前記孔の底部および側壁上に形成された第1導電
性膜であって、前記孔の底部の角部から前記第1導電性
膜の表面までの最短地点から前記孔の底部に向かって降
ろした垂線に対応する膜厚Aよりも、前記孔の底部の中
央部の膜厚Bが、小さい第1導電性膜と、 (c)前記第1導電性膜上であって、前記孔の内部に埋
め込まれた第2導電性膜と、 を有することを特徴とする半導体集積回路装置。 - 【請求項8】 請求項7記載の半導体集積回路装置であ
って、 前記孔の底部上に形成された第1導電性膜は、前記孔の
底部を規定する領域の全周に渡って、前記膜厚Aよりも
前記膜厚Bの方が小さいことを特徴とする半導体集積回
路装置。 - 【請求項9】 請求項7記載の半導体集積回路装置であ
って、 前記半導体集積回路装置は、前記孔の底部から露出した
配線を有し、 前記第1導電性膜は、少なくとも前記配線の延在方向に
おいて、前記膜厚Aよりも前記膜厚Bの方が小さいこと
を特徴とする半導体集積回路装置。 - 【請求項10】 (a)半導体基板上に形成された絶縁
膜中に形成された孔と、 (b)前記孔の底部および側壁上に形成された第1導電
性膜であって、前記孔の底部の角部から前記第1導電性
膜の表面までの最短地点から前記孔の底部に向かって降
ろした垂線に対応する部位よりも、前記孔の底部の中央
部の抵抗が低い第1導電性膜と、 (c)前記第1導電性膜上であって、前記孔の内部に埋
め込まれた第2導電性膜と、 を有することを特徴とする半導体集積回路装置。 - 【請求項11】 請求項10記載の半導体集積回路装置
であって、 前記孔の底部上に形成された第1導電性膜は、前記孔の
底部を規定する領域の全周に渡って、前記部位よりも前
記中央部の抵抗が低いことを特徴とする半導体集積回路
装置。 - 【請求項12】 請求項10記載の半導体集積回路装置
であって、 前記半導体集積回路装置は、前記孔の底部から露出した
配線を有し、 前記第1導電性膜は、少なくとも前記配線の延在方向に
おいて、前記部位よりも前記中央部の抵抗が低いことを
特徴とする半導体集積回路装置。 - 【請求項13】 (a)半導体基板上に形成された第1
配線と、 (b)前記第1配線上に形成された絶縁膜中に形成され
た孔であって、その底部に、前記第1配線の表面が露出
した孔と、 (c)前記孔の底部および側壁上に形成された第1導電
性膜と、 (d)前記第1導電性膜上であって、前記孔の内部に埋
め込まれた第2導電性膜と、 (e)前記第2導電性膜上に形成された第2配線と、を
有し、 前記第1配線から第1導電性膜および第2導電性膜を介
して前記第2配線へ到達する最短経路であって、前記最
短経路が前記第1導電性膜を横切る部位と、 前記第1導電性膜の最小抵抗部位と、が異なることを特
徴とする半導体集積回路装置。 - 【請求項14】 (a)半導体基板上に形成された第1
配線と、 (b)前記第1配線上に形成された絶縁膜中の孔であっ
て、その底部に、前記第1配線が露出している孔と、 (c)前記孔の底部および側壁上に形成された第1導電
性膜と、 (d)前記第1導電性膜上であって、前記孔の内部に埋
め込まれた第2導電性膜と、 (e)前記第2導電性膜上に形成された第2配線と、を
有し、 前記第1配線から第1導電性膜および第2導電性膜を介
して前記第2配線へ到達する最短経路であって、前記最
短経路が前記第1導電性膜を横切る部位が、前記第1導
電性膜の最小抵抗部位でないことを特徴とする半導体集
積回路装置。 - 【請求項15】 (a)半導体基板上に形成された絶縁
膜中に形成された孔と、 (b)前記孔の底部および側壁上に形成された第1導電
性膜であって、 (b1)前記孔の底部の角部から前記第1導電性膜の表
面までの最短地点から前記孔の底部に向かって降ろした
垂線に対応する膜厚Aよりも、前記孔の底部の中央部の
膜厚Bが、小さく、 (b2)前記孔の底部の角部から前記第1導電性膜の表
面までの最短地点から前記孔の側壁に向かって降ろした
垂線に対応する膜厚Cよりも、前記孔の底部の中央部の
膜厚Bが、小さい、第1導電性膜と、 (c)前記第1導電性膜上であって、前記孔の内部に埋
め込まれた第2導電性膜と、 を有することを特徴とする半導体集積回路装置。 - 【請求項16】 請求項15記載の半導体集積回路装置
であって、 前記孔の底部上に形成された第1導電性膜は、前記孔の
底部を規定する領域の全周に渡って、前記膜厚Aよりも
前記膜厚Bが小さく、また、前記膜厚Cよりも前記膜厚
Bが小さいことを特徴とする半導体集積回路装置。 - 【請求項17】 請求項15記載の半導体集積回路装置
であって、 前記半導体集積回路装置は、前記孔の底部から露出した
配線を有し、 前記第1導電性膜は、少なくとも前記配線の延在方向に
おいて、前記膜厚Aよりも前記膜厚Bが小さく、また、
前記膜厚Cよりも前記膜厚Bが小さいことを特徴とする
半導体集積回路装置。 - 【請求項18】 (a)半導体基板上に形成された第1
配線と、 (b)前記第1配線上に形成された絶縁膜と、 (c)前記第1配線および前記絶縁膜中に形成された孔
であって、その底部が前記第1配線の表面より深い位置
に位置する孔と、 (d)前記孔の底部および側壁上に形成された第1導電
性膜であって、前記孔の側壁部において、前記第1配線
の表面と接する前記第1導電性膜の側壁部の膜厚Eが、
前記孔の底部の中央部の膜厚Bより大きい第1導電性膜
と、 (e)前記第1導電性膜上であって、前記孔の内部に埋
め込まれた第2導電性膜と、 を有することを特徴とする半導体集積回路装置。 - 【請求項19】 (a)半導体基板上に形成された第1
配線と、 (b)前記第1配線上に形成された絶縁膜と、 (c)前記第1配線および前記絶縁膜中に形成された孔
であって、その底部が前記第1配線の表面より深い位置
に位置する孔と、 (d)前記孔の底部および側壁上に形成された第1導電
性膜であって、前記第1配線の表面と接する側壁上の第
1導電性膜は、孔の底部に向かってその膜厚が増加して
いる第1導電性膜と、 (e)前記第1導電性膜上であって、前記孔の内部に埋
め込まれた第2導電性膜と、 を有することを特徴とする半導体集積回路装置。 - 【請求項20】 請求項19記載の半導体集積回路装置
であって、 前記孔の側壁上に形成された第1導電性膜は、前記第1
配線の表面と接する部分より上部から孔の底部に向かっ
てその膜厚が増加していることを特徴とする半導体集積
回路装置。 - 【請求項21】 請求項1〜20のいずれか一項に記載
の半導体集積回路装置であって、 前記第1導電性膜は、前記第2導電性膜より抵抗値が大
きいことを特徴とする半導体集積回路装置。 - 【請求項22】 請求項1〜20のいずれか一項に記載
の半導体集積回路装置であって、 前記第1導電性膜は、高融点金属膜もしくは高融点金属
膜の窒化物であることを特徴とする半導体集積回路装
置。 - 【請求項23】 請求項1〜20のいずれか一項に記載
の半導体集積回路装置であって、 前記第1導電性膜は、タンタル(Ta)、窒化タンタル
(TaN)、チタン(Ti)、窒化チタン(TiN)、
タングステン(W)、窒化タングステン(WN)、窒化
チタンシリサイド(TiSiN)、窒化タングステンシ
リサイド(WSiN)、もしくはこれらの合金、または
これらの積層膜であることを特徴とする半導体集積回路
装置。 - 【請求項24】 請求項1〜20のいずれか一項に記載
の半導体集積回路装置であって、 前記第2導電性膜は、銅(Cu)膜もしくはこれらの合
金であることを特徴とする半導体集積回路装置。 - 【請求項25】 請求項1〜20のいずれか一項に記載
の半導体集積回路装置であって、 前記第1導電性膜は、前記第2導電性膜と絶縁膜との間
のバリア性を確保するための最小膜厚以上であることを
特徴とする半導体集積回路装置。
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