JP2003115535A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2003115535A
JP2003115535A JP2001309007A JP2001309007A JP2003115535A JP 2003115535 A JP2003115535 A JP 2003115535A JP 2001309007 A JP2001309007 A JP 2001309007A JP 2001309007 A JP2001309007 A JP 2001309007A JP 2003115535 A JP2003115535 A JP 2003115535A
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hole
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film
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circuit device
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Kensuke Ishikawa
憲輔 石川
Tatsuyuki Saito
達之 齋藤
Masataka Miyauchi
正敬 宮内
Toshio Saito
敏男 斎藤
Yoji Ashihara
洋司 芦原
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【課題】 配線と配線を接続する接続部のバリア膜の構
造を最適化し、エレクトロマイグレーション特性を向上
させる。 【解決手段】 半導体基板上の第１層配線Ｍ１上に形成
された層間絶縁膜ＴＨ２中に配線溝ＨＭ２およびコンタ
クトホールＣ２を形成した後、これらの内部にバリア膜
ＰＭ２ａを、コンタクトホールＣ２の底部の全周に渡っ
てコンタクトホールＣ２の底部の中央部から側壁に向か
ってその膜厚が増加するよう形成し、このバリア膜ＰＭ
２ａ上に銅膜（ＰＭ２ｂ、ＰＭ２ｃ）を形成した後、Ｃ
ＭＰ法により研磨することにより第２層配線Ｍ２と接続
部（プラグ）Ｐ２を形成する。その結果、接続部（プラ
グ）Ｐ２を介して第２層配線Ｍ２から第１層配線Ｍ１へ
流れる電流の幾何学的な最短経路と、電気的に抵抗が最
小となるバリア膜ＰＭ２ａの薄い部分が一致せず、電流
経路を分散することができ、電子の集中を起こりにくく
できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、配線間の接続部に適用して有効な技術
に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路装置における配線
の微細化および多層化に伴い、例えば、絶縁膜中に溝を
形成し、導電性膜を溝内部に埋め込むことにより配線等
を形成する、いわゆるダマシン技術が検討されている。
【０００３】このダマシン技術には、配線用の溝と、配
線と配線とを接続する接続部用の溝とを異なる工程で埋
め込むシングルダマシン法と、配線用の溝と接続部用の
溝とを同時に埋め込むデュアルダマシン法がある。
【０００４】これらの溝中に埋め込まれる導電性膜とし
て抵抗値の小さい銅膜等が用いられている。
【０００５】また、この溝の内部には、埋め込まれる導
電性膜を構成する銅等の金属の絶縁膜中への拡散を防止
するため、また、埋め込まれる導電性膜と絶縁膜との接
着性を向上させるために、溝内部に例えば、バリア性を
有する導電性膜（以下、「バリア膜」という）を形成す
る。
【０００６】例えば、日経マイクロデバイス（NIKKEI
MICRODEVICES）、２０００年７月号、Ｐ．６５〜６６に
は、ホールの内壁に下地膜をスパッタ法で形成する際、
ウエーハ周辺部ではスパッタ粒子が斜め方向に進むた
め、ホールの被覆特性が劣化するとの問題点が指摘され
ている。
【０００７】
【発明が解決しようとする課題】本発明者らは、ダマシ
ン技術を用いて形成された配線等の信頼性の向上につい
て検討を行っており、ダマシン配線の信頼性は、溝の内
部のバリア膜の付き方と深く関わっていることを見いだ
した。
【０００８】即ち、バリア膜は、埋め込まれる導電性膜
を構成する銅等の金属の絶縁膜中への拡散の防止のた
め、また、埋め込まれる導電性膜と絶縁膜との接着性を
向上させるために充分な膜厚が必要である。
【０００９】一方、バリア膜のカバレッジ（被覆特性）
が悪い場合には、溝の底部や側壁において、バリア膜の
膜厚のばらつきが生じる。これに対応するため、バリア
膜を全体的に厚く堆積すると、導電性膜を埋め込むため
の孔のアスペクト比が大きくなり、導電性膜の埋め込み
不良が生じる。
【００１０】また、バリア膜は、溝内部に埋め込まれる
導電性膜より高抵抗であるため、バリア膜を必要以上に
厚くすると、配線や接続部の抵抗が大きくなり、半導体
集積回路装置の高速動作を妨げる。
【００１１】一方、このようにバリア膜は、一定の膜厚
以下である必要があるが、その膜厚のばらつきにより、
バリア膜に薄い箇所が存在すると、かかる箇所の抵抗値
が小さくなるため、電流経路となる。特に、コンタクト
ホール部において、電流経路の最短距離とかかる箇所と
が一致すると、電子の集中が起きる。その結果、かかる
箇所の金属原子が電子によって引っ張られる、いわゆ
る、エレクトロマイグレーションが生じる。その結果、
金属原子が移動した箇所に空孔が生じ、接続不良や断線
を生じさせる。
【００１２】本発明の目的は、配線と配線を接続する接
続部の構造を最適化することにより配線のエレクトロマ
イグレーション特性を向上させることにある。
【００１３】また、本発明の他の目的は、配線と配線を
接続する接続部のバリア膜の構造を最適化することによ
り半導体集積回路装置の特性を向上させることにある。
【００１４】本発明の目的ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００１６】（１）本発明の半導体集積回路装置は、半
導体基板上に形成された絶縁膜中に形成された孔と、前
記孔の底部および側壁上に形成された第１導電性膜であ
って、前記孔の底部上に形成された第１導電性膜は、前
記孔の底部の中央部から側壁に向かってその膜厚が増加
している第１導電性膜と、前記第１導電性膜上であっ
て、前記孔の内部に埋め込まれた第２導電性膜と、を有
するものである。
【００１７】（２）本発明の半導体集積回路装置は、半
導体基板上に形成された絶縁膜中に形成された孔と、前
記孔の底部および側壁上に形成された第１導電性膜であ
って、前記孔の底部の角部から前記第１導電性膜の表面
までの最短地点から前記孔の底部に向かって降ろした垂
線に対応する膜厚Ａよりも、前記孔の底部の中央部の膜
厚Ｂが、小さい第１導電性膜と、前記第１導電性膜上で
あって、前記孔の内部に埋め込まれた第２導電性膜と、
を有するものである。
【００１８】（３）本発明の半導体集積回路装置は、半
導体基板上に形成された絶縁膜中に形成された孔と、前
記孔の底部および側壁上に形成された第１導電性膜であ
って、前記孔の底部の角部から前記第１導電性膜の表面
までの最短地点から前記孔の底部に向かって降ろした垂
線に対応する部位よりも、前記孔の底部の中央部の抵抗
が低い第１導電性膜と、前記第１導電性膜上であって、
前記孔の内部に埋め込まれた第２導電性膜と、を有する
ものである。
【００１９】（４）本発明の半導体集積回路装置は、半
導体基板上に形成された第１配線と、前記第１配線上に
形成された絶縁膜中の孔であって、その底部に、前記第
１配線が露出している孔と、前記孔の底部および側壁上
に形成された第１導電性膜と、前記第１導電性膜上であ
って、前記孔の内部に埋め込まれた第２導電性膜と、前
記第２導電性膜上に形成された第２配線と、を有し、前
記第１配線から第１導電性膜および第２導電性膜を介し
て前記第２配線へ到達する最短経路であって、前記最短
経路が前記第１導電性膜を横切る部位が、前記第１導電
性膜の最小抵抗部位でないものである。
【００２０】（５）本発明の半導体集積回路装置は、半
導体基板上に形成された第１配線と、前記第１配線上に
形成された絶縁膜と、前記第１配線および前記絶縁膜中
に形成された孔であって、その底部が前記第１配線の表
面より深い位置に位置する孔と、前記孔の底部および側
壁上に形成された第１導電性膜であって、前記第１配線
の表面と接する孔の側壁部の膜厚Ｅが、前記孔の底部の
中央部の膜厚Ｂより大きい第１導電性膜と、前記第１導
電性膜上であって、前記孔の内部に埋め込まれた第２導
電性膜と、を有するものである。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
【００２２】（実施の形態１）本発明の実施の形態であ
る半導体集積回路装置をその製造方法に従って説明す
る。図１〜図１８、図２０〜図２６、図３１および図３
２は、本発明の実施の形態１である半導体集積回路装置
の製造方法を示す基板の要部断面図もしくは要部平面図
である。
【００２３】まず、図１に示すように、例えば、半導体
素子の一例としてｎチャネル型ＭＩＳＦＥＴ（Metal In
sulator Semiconductor Field Effect Transistor）Ｑ
ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成する。
【００２４】これらのＭＩＳＦＥＴ形成プロセスの一例
を以下に示す。
【００２５】まず、例えばｐ型の単結晶シリコンからな
る半導体基板１をエッチングすることにより溝を形成
し、溝の内部に絶縁膜として例えば酸化シリコン膜７を
埋め込むことにより素子分離領域２を形成する。素子分
離領域２により、ＭＩＳＦＥＴが形成される活性領域が
規定される。
【００２６】次に、例えば半導体基板（以下、単に「基
板」という）１にｐ型不純物およびｎ型不純物をイオン
打ち込みした後、熱処理により不純物を拡散させること
によって、ｐ型ウエル３およびｎ型ウエル４を形成し、
その後、例えば熱酸化することにより、ｐ型ウエル３お
よびｎ型ウエル４のそれぞれの表面に清浄なゲート絶縁
膜８を形成する。
【００２７】次に、ゲート絶縁膜８の上部に、例えば導
電性膜として、リン（Ｐ）をドープした低抵抗多結晶シ
リコン膜９ａ、薄いＷＮ（窒化タングステン）膜（図示
せず）およびＷ（タングステン）膜９ｃを順次堆積し、
さらにその上部に絶縁膜として例えば窒化シリコン膜１
０を堆積する。
【００２８】次に、例えば、窒化シリコン膜１０をドラ
イエッチング技術等を用いてエッチングすることによ
り、ゲート電極を形成する領域に窒化シリコン膜１０を
残し、窒化シリコン膜１０をマスクにしてＷ膜９ｃ、Ｗ
Ｎ膜（図示せず）および多結晶シリコン膜９ａをドライ
エッチング技術等を用いてエッチングする。これによ
り、多結晶シリコン膜９ａ、ＷＮ膜（図示せず）および
Ｗ膜９ｃからなるゲート電極９が形成される。
【００２９】次に、ゲート電極９の両側のｐ型ウエル３
にｎ型不純物をイオン打ち込みすることによってｎ-型
半導体領域１１を形成し、ｎ型ウエル４にｐ型不純物を
イオン打ち込みすることによってｐ-型半導体領域１２
を形成する。
【００３０】次に、基板１上に絶縁膜として例えば窒化
シリコン膜を堆積した後、異方的にエッチングすること
によって、ゲート電極９の側壁にサイドウォールスペー
サ１３を形成する。
【００３１】次に、ｐ型ウエル３にｎ型不純物をイオン
打ち込みすることによってｎ-型半導体領域１１よりも
不純物濃度の高いｎ+型半導体領域１４（ソース、ドレ
イン）を形成し、ｎ型ウエル４にｐ型不純物をイオン打
ち込みすることによってｐ-型半導体領域１２よりも不
純物濃度の高いｐ+型半導体領域１５（ソース、ドレイ
ン）を形成する。
【００３２】ここまでの工程で、ＬＤＤ(Lightly Doped
Drain)構造のソース、ドレインを備えたｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
が形成される。
【００３３】この後、ＭＩＳＦＥＴＱｎおよびＱｐと電
気的に接続される配線を形成するのであるが、以下、そ
の工程について説明する。
【００３４】まず、図１に示すようにＭＩＳＦＥＴＱｎ
およびＱｐ上に、絶縁膜として例えば酸化シリコン膜を
ＣＶＤ（Chemical Vapor deposition）法で堆積した
後、例えば酸化シリコン膜の表面を化学的機械研磨（Ｃ
ＭＰ；Chemical Mechanical Polishing）法で研磨して
その表面を平坦化することによって層間絶縁膜ＴＨ１を
形成する。
【００３５】次に、例えば層間絶縁膜ＴＨ１上にフォト
レジスト膜（図示せず、以下単に「レジスト膜」とい
う）を形成し、このレジスト膜をマスクに層間絶縁膜Ｔ
Ｈ１をエッチングすることにより半導体基板１主面のｎ
+型半導体領域１４およびｐ+型半導体領域１５上にコン
タクトホールＣ１を形成する。
【００３６】次いで、例えばコンタクトホールＣ１内を
含む層間絶縁膜ＴＨ１上に、導電性膜として例えば、タ
ングステン（Ｗ）膜をＣＶＤ法で堆積し、このタングス
テン膜を層間絶縁膜ＴＨ１が露出するまでＣＭＰ法によ
り研磨することによってコンタクトホールＣ１内にプラ
グＰ１を形成する。なお、プラグＰ１を、例えば窒化チ
タン（ＴｉＮ）膜、チタン（Ｔｉ）膜等の単層膜又はそ
れらの積層膜からなるバリア膜とタングステン膜との積
層構造としてもよい。
【００３７】次いで、図２に示すように、層間絶縁膜Ｔ
Ｈ１およびプラグＰ１上に、絶縁膜として例えばエッチ
ングストッパ膜である窒化シリコン膜Ｈ１ａおよび酸化
シリコン膜Ｈ１ｂをＣＶＤ法により順次堆積し、これら
の膜から成る配線溝用絶縁膜Ｈ１を形成する。次いで、
第１層配線形成予定領域の配線溝用絶縁膜Ｈ１をエッチ
ングすることにより配線溝ＨＭ１を形成する。なお、酸
化シリコン膜Ｈ１ｂの代わりに、低誘電率の絶縁膜とし
てフッ素（Ｆ）を含有する酸化シリコン膜を用いてもよ
い。また、他の低誘電率の絶縁膜や塗布系絶縁膜を用い
てもよい。また、窒化シリコン膜Ｈ１ａは、前記エッチ
ングの際のエッチングストッパーとして利用される。
【００３８】次に、配線溝ＨＭ１内を含む配線溝用絶縁
膜Ｈ１上に、例えば窒化チタンからなるバリア膜Ｍ１ａ
をスパッタ法により堆積する。次いで、バリア膜Ｍ１ａ
上に、導電性膜として例えば銅膜Ｍ１ｂを例えば電解メ
ッキ法により形成する。なお、銅膜Ｍ１ｂを電界メッキ
法で形成する前に、電界メッキ用のシード膜として例え
ば薄い銅膜をスパッタ法もしくはＣＶＤ法で形成しても
よい。
【００３９】次に、銅膜Ｍ１ｂに熱処理を施した後、配
線溝ＨＭ１外部の銅膜Ｍ１ｂおよびバリア膜Ｍ１ａをＣ
ＭＰ法により除去することにより銅膜Ｍ１ｂおよびバリ
ア膜Ｍ１ａから成る第１層配線Ｍ１を形成する。
【００４０】次に、図３に示すように第１層配線Ｍ１上
に、例えば絶縁膜として窒化シリコン膜ＴＨ２ａ、酸化
シリコン膜ＴＨ２ｂ、窒化シリコン膜ＴＨ２ｃおよび酸
化シリコン膜ＴＨ２ｄを順次ＣＶＤ法により堆積するこ
とにより層間絶縁膜ＴＨ２を形成する。これらの膜のう
ち、窒化シリコン膜ＴＨ２ａは、第１層配線Ｍ１を構成
する銅の拡散を防止する機能を有する。また、窒化シリ
コン膜ＴＨ２ａは、銅の拡散を防止する機能を有してい
れば窒化シリコン膜以外の絶縁膜を用いてもよい。ま
た、窒化シリコン膜ＴＨ２ａは、後述するコンタクトホ
ールＣ２を形成する際のエッチングストッパーとして利
用される。また、窒化シリコン膜ＴＨ２ｃは、後述する
配線溝ＨＭ２を形成する際のエッチングストッパーとし
て利用される。
【００４１】次いで、層間絶縁膜ＴＨ２上に第２層配線
形成予定領域上が開孔したレジスト膜（図示せず）を形
成し、このレジスト膜をマスクに、層間絶縁膜ＴＨ２の
うち、酸化シリコン膜ＴＨ２ｄおよび窒化シリコン膜Ｔ
Ｈ２ｃをエッチングすることにより、配線溝ＨＭ２を形
成する。
【００４２】次いで、配線溝ＨＭ２内を含む層間絶縁膜
ＴＨ２上に、第１レジスト膜（図示せず）を堆積し、エ
ッチバックすることにより配線溝ＨＭ２を第１レジスト
膜で埋め込む。さらに、第１レジスト膜上に第１層配線
と第２層配線との接続領域が開口した第２レジスト膜
（図示せず）を形成し、この第２レジスト膜をマスク
に、第１レジスト膜、酸化シリコン膜ＴＨ２ｂおよび窒
化シリコン膜ＴＨ２ａを、エッチングすることにより、
コンタクトホール（孔）Ｃ２を形成する。
【００４３】なお、ここでは、配線溝ＨＭ２を形成した
後、コンタクトホールＣ２を形成したが、第１層配線と
第２層配線との接続領域の窒化シリコン膜ＴＨ２ａ、酸
化シリコン膜ＴＨ２ｂ、窒化シリコン膜ＴＨ２ｃおよび
酸化シリコン膜ＴＨ２ｄをエッチングすることによりコ
ンタクトホールＣ２を形成した後、第２層配線形成予定
領域の酸化シリコン膜ＴＨ２ｄおよび窒化シリコン膜Ｔ
Ｈ２ｃをエッチングすることにより配線溝ＨＭ２を形成
してもよい。
【００４４】次いで、図４に示すように、このコンタク
トホールＣ２および配線溝ＨＭ２内を含む層間絶縁膜Ｔ
Ｈ２上に、例えばチタン（Ｔｉ）膜等、以下に示す高融
点金属を堆積することによりバリア膜ＰＭ２ａを形成す
る。即ち、チタンの他、タンタル（Ｔａ）、窒化タンタ
ル（ＴａＮ）、窒化チタン（ＴｉＮ）、タングステン
（Ｗ）、窒化タングステン、窒化チタンシリサイドおよ
び窒化タングステンシリサイドの少なくとも一つ、もし
くはこれらの合金、またはこれらの膜を複数積層した積
層膜を用いてもよい。
【００４５】この際、バリア膜ＰＭ２ａを以下に示す構
造となるよう形成する。
【００４６】図５および図７は、図４の３つのコンタク
トホールＣ２のうち右側に位置するコンタクトホールＣ
２の近傍の拡大図である。また、図６は、図５および図
７に示す基板の要部平面図であり、図５は、図６のＡ−
Ａ断面に、図７は、図６のＢ−Ｂ断面に対応する。な
お、本実施の形態において、特に限定されないが、配線
溝ＨＭ２の幅は、配線溝ＨＭ１の幅と実質的に等しく構
成されるが、図６において図面を見易くするため配線溝
ＨＭ１の幅を配線溝ＨＭ２の幅よりも小さく示してい
る。
【００４７】図５および図７等に示すように、バリア膜
ＰＭ２ａは、配線溝ＨＭ２やコンタクトホールＣ２の底
部および側壁に沿って形成される。
【００４８】この際、コンタクトホールＣ２内において
は、その底部のバリア膜ＰＭ２ａが、底部の中央部から
側壁に向かってその膜厚が増加するよう形成する。ま
た、コンタクトホールＣ２内の底部のバリア膜ＰＭ２ａ
を、コンタクトホールＣ２の底部の全周に渡って、底部
の中央部から側壁に向かってその膜厚を増加させるよう
に構成する。ここで、図７のコンタクトホールＣ２の底
部の部分拡大図である図８に示すように、コンタクトホ
ールＣ２底部の中央部上のバリア膜の膜厚をＢとする
と、コンタクトホールＣ２の底部の膜厚であって、その
側壁方向の端部の膜厚Ａをこの膜厚Ｂより大きくする
（Ａ≧Ｂ）。また、その側壁底部の膜厚Ｃをこの膜厚Ｂ
より大きくする（Ｃ≧Ｂ）。
【００４９】この際、膜厚ＢやコンタクトホールＣ２の
側壁上のバリア膜の膜厚Ｄは、バリア性を確保できる最
小限の膜厚以上とする。なお、コンタクトホールＣ２の
底部のバリア膜ＰＭ２ａ下には、第１層配線Ｍ１が形成
されているため、かかる箇所のバリア膜ＰＭ２ａについ
ては、バリア性を確保するに充分な膜厚でなくてもよい
が、図９に示すように、マスクずれ等により第１層配線
Ｍ１と、コンタクトホールＣ２との位置がずれる場合が
あるため、膜厚Ｂはバリア性を確保できる最小限の膜厚
以上であることが望ましい。なお、図９のＰＭ２ｂおよ
びＰＭ２ｃは、バリア膜ＰＭ２ａ上の銅膜（これらの境
界は図中では省略されている）を示す。また、ＴＨ３ａ
およびＴＨ３ｂは、前記銅膜（ＰＭ２ｂ、ＰＭ２ｃ）上
の絶縁膜を示す。
【００５０】次いで、図１０に示すように、例えばバリ
ア膜ＰＭ２ａ上に電界メッキ用のシード膜として銅膜Ｐ
Ｍ２ｂを、スパッタ法もしくはＣＶＤ法により形成した
後、例えば銅膜ＰＭ２ｂ上に導電性膜として銅膜ＰＭ２
ｃを電界メッキ法により形成する。
【００５１】次いで、銅膜ＰＭ２ｂ、ＰＭ２ｃに熱処理
を施した後、図１１に示すように、配線溝ＨＭ２および
コンタクトホールＣ２外部の銅膜ＰＭ２ｂ、ＰＭ２ｃお
よびバリア膜ＰＭ２ａをＣＭＰ法により除去することに
より第２層配線Ｍ２および第１層配線と第２層配線との
接続部（プラグ）Ｐ２を形成する。図１２および図１３
は、図１１のコンタクトホールＣ２近傍の拡大図であ
る。この図１２および図１３は、それぞれ、前述の図６
のＡ−Ａ断面部およびＢ−Ｂ断面部に対応する。
【００５２】ここで、第２層配線Ｍ２、接続部（プラ
グ）Ｐ２および第１層配線Ｍ１の構造についてまとめて
おく。
【００５３】まず、第２層配線Ｍ２および接続部（プラ
グ）Ｐ２は、銅膜ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜Ｐ
Ｍ２ａから成る。第２層配線Ｍ２は、図１２に示すよう
に、接続部（プラグ）Ｐ２を起点として左側に延在して
おり、第１層配線Ｍ１は、接続部（プラグ）Ｐ２を起点
として右側に延在している。
【００５４】また、前述したように、コンタクトホール
Ｃ２底部のバリア膜ＰＭ２ａは、底部の中央部から側壁
に向かってその膜厚が増加している。言い換えれば、バ
リア膜ＰＭ２ａは、コンタクトホールＣ２の側壁から底
部の中央部に向かって下降する傾斜部を有している。ま
た、図１３のコンタクトホールＣ２の底部の部分拡大図
である図１４に示すように、コンタクトホールＣ２底部
の中央部上のバリア膜ＰＭ２ａの膜厚Ｂは、コンタクト
ホールＣ２の底部の膜厚であって、その側壁方向の端部
の膜厚Ａより大きい（Ａ≧Ｂ）。この膜厚Ａは、例え
ば、コンタクトホールＣ２底部の角部からバリア膜ＰＭ
２ａの表面までの最短距離Ｌの端部からコンタクトホー
ルＣ２の底部に向かって垂線を降ろすことにより得られ
る。
【００５５】なお、実際のバリア膜の表面は、図１５に
示すように、コンタクトホールＣ２の底部の角部におい
て、曲面となっている。また、図１６に示すように、コ
ンタクトホールＣ２の角部が曲面となっている場合に
は、コンタクトホールＣ２の側部の延長線と底部の延長
線との交点を起点とすることにより、前述の最短距離Ｌ
を求めることができる。
【００５６】このような接続部（プラグ）Ｐ２を介し、
第２層配線Ｍ２から第１層配線Ｍ１へ電流（ｉ）が流れ
る場合、電子（ｅ）は、図１７に示すように、接続部
（プラグ）Ｐ２の右下から左上に至るルートＲｕ１を経
由して流れる。これは、この経路が幾何学的な最短ルー
トとなるからである。また、電子（ｅ）は、図１８に示
すように、接続部（プラグ）Ｐ２の中央部を介して第１
層配線Ｍ１へ流れる（ルートＲｕ２）。これは、バリア
膜ＰＭ２ａの薄い部分が、電気的に抵抗が最小となるか
らである。
【００５７】このように、本実施の形態によれば、第２
層配線Ｍ２から第１層配線Ｍ１への幾何学的な電流の最
短経路（ルートＲｕ１）と、電気的に抵抗が最小となる
バリア膜ＰＭ２ａの薄い部分が一致しないので、電流経
路を分散することができる。従って、電子（ｅ）の集中
が起こりにくくなり、エレクトロマイグレーション特性
を向上させることができる。
【００５８】即ち、図１９に示すように、バリア膜ＰＭ
２ａ’の成膜時には、コンタクトホールＣ２の内部にお
いて、その膜厚にばらつきが生じ、特に、スパッタ法で
成膜した場合に、そのばらつきが大きい。これは、コン
タクトホールＣ２がウエハのどこに存在するかによっ
て、ターゲットから飛散するスパッタ粒子（この場合、
Ｔｉ粒子）の入り込み方が異なるからである。
【００５９】例えば、ウエハの左端にコンタクトホール
がある場合は、図１９に示すように、コンタクトホール
Ｃ２の左の側壁にバリア膜ＰＭ２ａ’が厚く形成され、
右の側壁には薄くバリア膜ＰＭ２ａ’が形成される。ま
た、コンタクトホールＣ２の底部においては、左から右
にかけてその膜厚が徐々に小さくなっていく。これは、
ウエハの左端にあるコンタクトホールにおいては、右方
向から飛散してくるスパッタ粒子の方が、左方向から飛
散してくるスパッタ粒子より入り込みやすいため、右方
向から飛散してくるスパッタ粒子と対抗する左の側壁や
底部の左側にバリア膜ＰＭ２ａ’が厚く形成される。逆
に、ウエハの右端にコンタクトホールがある場合は、コ
ンタクトホールの右の側壁や底部の右側にバリア膜が厚
く形成される（前述した日経マイクロデバイス（NIKKEI
MICRODEVICES）、２０００年７月号、Ｐ．６５の図１
（ａ）参照）。
【００６０】従って、図１９に示す接続部（プラグ）Ｐ
２を介し第２層配線Ｍ２から第１層配線Ｍ１に電流が流
れる場合、接続部（プラグ）Ｐ２の左上から右下に至る
ルートＲｕ１を経由する経路が幾何学的な最短ルートと
なり、かつ、接続部（プラグ）Ｐ２の右下にバリア膜の
薄い部分が存在するため、かかる部分に電子（ｅ）の集
中が起きる。このため、前記部分を通過する電子によっ
て銅膜を構成する銅原子が引っ張られ、かかる部分を起
点に、銅膜（ＰＭ２ｂ、ＰＭ２ｃ）とバリア膜ＰＭ２
ａ’との界面でこれらの膜の剥がれが生じる。さらに、
電流を流し続けると、銅の流動は大きくなり、空孔がで
き、断線の原因となる。このような導体を流れる電子と
金属イオンとの運動量交換により金属原子が移動する現
象をエレクトロマイグレーションという。
【００６１】このように、図１９に示すバリア膜ＰＭ２
ａ’の形状では、電流の幾何学的な最短ルートＲｕ１
が、バリア膜の薄い部分（電気的に抵抗が最小となる部
分）を横断するため、エレクトロマイグレーション特性
が劣化する。
【００６２】これに対し、本実施の形態においては、コ
ンタクトホールＣ２の底部のバリア膜ＰＭ２ａを、底部
の中央部から側壁に向かってその膜厚が増加するよう形
成したので、電流の幾何学的な最短ルートＲｕ１が、バ
リア膜の薄い部分（電気的に抵抗が最小となる部分）を
横断せず、かかる部分への電子の集中を防止することが
できる。その結果、エレクトロマイグレーション特性を
向上させることができる。
【００６３】また、本実施の形態においては、図１２お
よび図１３等に示したように、コンタクトホールＣ２の
底部のバリア膜ＰＭ２ａを、コンタクトホールＣ２の底
部の全周に渡って、底部の中央部から側壁に向かってそ
の膜厚が増加するよう構成したので、第２層配線Ｍ２に
対し第１層配線Ｍ１がどのような方向に延在しても、前
述の効果を得ることができる。
【００６４】即ち、図２０〜図２３に示すように、第１
層配線Ｍ１のパターンと第２層配線Ｍ２のパターンとの
なす角は、種々ある。例えば、図２０は、なす角が１８
０°の場合、図２１は、０（３６０）°、図２２は、９
０°、図２３は、２７０°の場合を示す。これらの図２
０〜図２３の各々において、図の上部（ａ）は、第１層
配線Ｍ１のパターンと第２層配線Ｍ２のパターンとの関
係を示す平面図であり、図の下部（ｂ）は、前記平面図
（ａ）のＣ−Ｃ断面図である。
【００６５】従って、本実施の形態にように、コンタク
トホールＣ２の底部の全周に渡って、底部の中央部から
側壁に向かってバリア膜ＰＭ２ａの膜厚を増加させれ
ば、図２０〜図２３に示すように、第１層配線Ｍ１のパ
ターンと第２層配線Ｍ２のパターンとのなす角に関わら
ず、エレクトロマイグレーション特性を向上させること
ができる。もちろん、第１層配線Ｍ１のパターンと第２
層配線Ｍ２のパターンとのなす角は、図２０〜図２３に
示す場合に限られず、第１層配線Ｍ１のパターンと第２
層配線Ｍ２のパターンとが斜めに交差する場合も同様で
ある。これに対して、図１９に示したように、コンタク
トホールＣ２の左側にのみバリア膜ＰＭ２ａが厚く形成
されている場合には、図２４に示すように、第１層配線
の（ａ１）〜（ｄ１）の延在方向のうち、左方向（ｂ
１）以外の方向（ａ１、ｃ１、ｄ１）についエレクトロ
マイグレーション特性が劣化してしまう。なお、図２４
は、本実施の形態の効果を分かり易く説明するための図
であり、図２４において、図の上部（ａ）は、第１層配
線Ｍ１のパターンを示す平面図であり、図の下部（ｂ）
は、前記平面図のＣ−Ｃ断面図である。
【００６６】また、本実施の形態によれば、図２５に示
すように、第２層配線Ｍ２に対して２本の第１層配線Ｍ
１が、それぞれ図中の（ａ１）、（ｂ１）もしくは（ｃ
１）、および（ａ２）、（ｂ２）もしくは（ｃ２）の方
向に延在している場合であっても、コンタクトホールＣ
２の底部の全周に渡って、底部の中央部から側壁に向か
ってその膜厚を増加させたので、前述の効果を得ること
ができる。なお、図２５は、本実施の形態の効果を分か
り易く説明するための図であり、図２５において、図の
上部（ａ）は、第１層配線Ｍ１のパターンと第２層配線
Ｍ２のパターンとの関係を示す平面図であり、図の下部
（ｂ）は、前記平面図のＣ−Ｃ断面図である。
【００６７】また、図１１に示したｎ+型半導体領域１
４（ソース、ドレイン）およびｐ+型半導体領域１５
（ソース、ドレイン）とプラグＰ１を介して接続される
複数の第１層配線Ｍ１について、第２層配線Ｍ２を図２
６に示すように配置した場合でも、各接続部（プラグ）
Ｐ２において、エレクトロマイグレーション特性を向上
させることができる。例えば、図１１は、この図２６の
Ｄ−Ｄ断面に対応する。
【００６８】一方、前述したように、コンタクトホール
Ｃ２の側壁底部のバリア膜ＰＭ２ａの膜厚Ｃは、底部の
中央部の膜厚Ｂより大きい（図８、図１４参照）。
【００６９】この膜厚Ｃは、例えば、コンタクトホール
Ｃ２の底部の角部からバリア膜ＰＭ２ａの表面までの最
短距離Ｌの端部からコンタクトホールＣ２の側壁に向か
って垂線を降ろすことにより得られる。
【００７０】なお、実際のバリア膜表面は、前述の図１
５に示したように、コンタクトホールの底部Ｃ２の角部
において、曲面となっている。また、図１６に示したよ
うに、コンタクトホールＣ２の角部が曲面となっている
場合には、コンタクトホールＣ２の側部の延長線と底部
の延長線との交点を起点とすることにより、前述の最短
距離Ｌを求めることができる。
【００７１】このように、膜厚Ｃを膜厚Ｂより大きくす
ることにより、コンタクトホールＣ２の形成の際、膜厚
Ａ以下のオーバーエッチングが行われた場合であって
も、電子の集中を防止することができる。なお、かかる
効果については、実施の形態３において詳細に説明する
ため、ここでの説明を省略する。
【００７２】次に、本実施の形態で説明した、バリア膜
ＰＭ２ａの形成工程、膜厚Ａおよび膜厚Ｂ等の制御方法
の一例について説明する。
【００７３】図２７に、バリア膜ＰＭ２ａの形成に用い
られるイオンバイアススパッタ装置１０１の概略図を示
す。図２７に示すように、図３に示したコンタクトホー
ルＣ２が形成された基板１（ウエハ）は、支持部Ｓｔに
よって支持され、また、交流電圧Ｅｖが印加されている
（バイアスされている）。このウエハの上部には、ター
ゲットＴａ（この場合、Ｔｉよりなるプレート）が位置
する。また、バリア膜の成膜の際は、装置内は、減圧状
態であり、成膜時には、アルゴン（Ａｒ）等の放電用ガ
スが、注入される。このアルゴン雰囲気中に電圧を加え
ると、グロー放電が起こり、プラズマの中のイオンが、
陰極のターゲットＴａにぶつかってスパッタ粒子（この
場合Ｔｉ粒子）をはじき出す。このはじき出された粒子
が、ウエハの表面のコンタクトホール内に堆積すること
によりバリア膜が形成される。
【００７４】図２８は、基板１に印加する基板バイアス
［ａ．ｕ．］を変化させた場合の、膜厚Ｂに対する膜厚
Ａの比（Ａ／Ｂ）である。図２８のグラフ（ａ）に示す
ように、膜厚比（Ａ／Ｂ）は、基板バイアスが大きくな
るに従い、大きくなり、およそ２以上で、膜厚比（Ａ／
Ｂ）が１以上となる。即ち、Ａ≧Ｂとなる。また、点ｂ
は、通常のマグネトロンスパッタで成膜した場合の膜厚
比（Ａ／Ｂ）を示す。
【００７５】この際、堆積速度は、５０ｎｍ／ｍｉｎ、
成膜圧力は、０．１Ｐａ以下、成膜温度は、室温から４
００℃の範囲であることが望ましい。また、図２８は、
配線溝ＨＭ２の幅が、０．１８μｍ、コンタクトホール
Ｃ２部のアスペクト比（配線の深さと接続部の深さの和
／接続部の径）が、２．８の場合について膜厚比を求め
た。
【００７６】このように、基板バイアスを制御すること
により膜厚比（Ａ／Ｂ）を制御することができ、本実施
の形態で説明した膜厚比（Ａ／Ｂ）が１以上となる条件
を選択することができる。また、膜厚比（Ａ／Ｂ）が１
以上となる条件は、配線や接続孔の寸法によって異な
る。
【００７７】図２９は、基板１に印加する基板バイアス
［ａ．ｕ．］を変化させた場合の、膜厚Ｂに対する膜厚
Ｃの比（Ｃ／Ｂ）である。図２９のグラフ（ｃ）に示す
ように、膜厚比（Ｃ／Ｂ）は、バイアスが大きくなるに
従い、大きくなり、およそ３以上で、膜厚比（Ｃ／Ｂ）
が１以上となる。即ち、Ｃ≧Ｂとなる。また、点ｄは、
通常のマグネトロンスパッタで成膜した場合の膜厚比
（Ｃ／Ｂ）を示す。
【００７８】従って、Ａ≧ＢかつＣ≧Ｂを満たすには、
この場合３以上の基板バイアスで成膜する必要がある。
【００７９】図３０は、通常のマグネトロンスパッタで
成膜し、Ａ≦ＢでかつＣ≦Ｂである場合、本実施の形態
で説明したＡ≧ＢでかつＣ≧Ｂである場合の半導体集積
回路装置の不良率（Cumulative failure［％］）とスト
レス時間（Stress time［ａ．ｕ．］）との関係を示し
た図である。グラフ（ｆ）は、Ａ≦ＢでかつＣ≦Ｂであ
る場合を、グラフ（ｇ）は、Ａ≧ＢでかつＣ≧Ｂである
場合を示す。ここで、ストレス時間（Stress time）と
は、例えば、半導体集積回路装置を高温下に置く等、悪
条件下にさらした場合の時間をいう。図示するように、
本実施の形態の構成によれば、エレクトロマイグレーシ
ョン寿命をおよそ１桁改善することができる。
【００８０】次に、第２層配線Ｍ２上に、さらに上層の
配線（第３〜第５配線）を形成する工程について説明す
る。
【００８１】まず、図３１に示すように、第２層配線Ｍ
２上に、層間絶縁膜ＴＨ２と同様に層間絶縁膜ＴＨ３
（窒化シリコン膜ＴＨ３ａ、酸化シリコン膜ＴＨ３ｂ、
窒化シリコン膜ＴＨ３ｃおよび酸化シリコン膜ＴＨ３
ｄ）を形成し、配線溝ＨＭ２およびコンタクトホールＣ
２と同様に、配線溝ＨＭ３およびコンタクトホールＣ３
を形成する。次に、バリア膜ＰＭ２ａ、銅膜ＰＭ２ｂお
よびＰＭ２ｃと同様に、バリア膜ＰＭ３ａ、銅膜ＰＭ３
ｂおよびＰＭ３ｃを形成し、熱処理を施した後、ＣＭＰ
法により研磨することにより第３層配線Ｍ３および第２
層配線と第３層配線との接続部（プラグ）Ｐ３を形成す
る。即ち、コンタクトホールＣ３内におけるバリア膜Ｐ
Ｍ３ａの構造は、バリア膜ＰＭ２ａの構造と同様に構成
される。つまり、コンタクトホールＣ３の底部のバリア
膜ＰＭ３ａをコンタクトホールＣ３の底部の全周に渡っ
て底部の中央部から側壁に向かってその膜厚が増大する
ように構成する。
【００８２】さらに、層間絶縁膜ＴＨ４、ＴＨ５、第
４、第５層配線Ｍ４、Ｍ５および接続部（プラグ）Ｐ
４、Ｐ５も、層間絶縁膜ＴＨ３、第３層配線Ｍ３および
接続部（プラグ）Ｐ３とそれぞれ同様の構造に形成する
ことにより、例えば、図３２に示すような、５層の配線
を形成する。即ち、第４層配線Ｍ４と第３層配線Ｍ３と
を接続するコンタクトホールＣ４において、コンタクト
ホールＣ４の底部のバリア膜ＰＭ４ａを、コンタクトホ
ールＣ４の底部の全周に渡って底部の中央部から側壁に
向かってその膜厚が増大するように構成される。また、
第５層配線Ｍ５と第４層配線Ｍ４とを接続するコンタク
トホールＣ５において、コンタクトホールＣ５の底部の
バリア膜ＰＭ５ａを、コンタクトホールＣ５の底部の全
周に渡って底部の中央部から側壁に向かってその膜厚が
増大するように構成される。なお、ＰＭ４ｂ、ＰＭ５ｂ
は、ＰＭ３ｂ、ＰＭ２ｂと同様な銅膜であり、ＰＭ４
ｃ、ＰＭ５ｃは、ＰＭ３ｃ、ＰＭ２ｃと同様な銅膜であ
る。
【００８３】次いで、第５層配線Ｍ５上に、銅拡散防止
膜として例えば窒化シリコン膜を堆積した後、さらに、
保護膜として酸化シリコン膜と窒化シリコン膜との積層
膜ＰＶを堆積する。
【００８４】なお、特に限定されないが、第２層配線Ｍ
２および第４層配線Ｍ４は、主に、Ｘ方向に延在するよ
うに構成され、第３層配線Ｍ３および第５層配線Ｍ５
は、主に、Ｘ方向に垂直な方向に延在するように構成さ
れる。また、第１層配線Ｍ１から第５層配線Ｍ５を用い
てＭＩＳＦＥＴＱｎ、Ｑｐ間が結線され、例えば、マイ
クロプロセッサー等の論理回路が構成される。
【００８５】なお、本実施の形態においては、第１層配
線を銅膜Ｍ１ｂ等により形成したが、第１層配線として
銅合金（銅の他、マグネシウム（Ｍｇ）、銀（Ａｇ）、
白金（Ｐｔ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ア
ルミニウム（Ａｌ）等を含む合金）、銀もしくは銀合
金、金（Ａｕ）または、金合金、アルミニウムもしくは
アルミニウム合金（アルミニウムの他、シリコン（Ｓ
ｉ）、銅、ニオブ（Ｎｂ）、チタン等を含む）等を主材
料に用いてもよい。また、本実施の形態においては、第
１層配線Ｍ１をダマシン法で形成したが、層間絶縁膜Ｔ
Ｈ１上に、前述の材料を堆積した後、ドライエッチング
法等を用いて所望の形状にパターニングすることにより
形成してもよい。
【００８６】（実施の形態２）実施の形態１において
は、デュアルダマシン法を用いて第２層配線Ｍ２および
接続部（プラグ）Ｐ２を形成したが、以下に示すよう
に、シングルダマシン法を用いてこれらの部分を形成し
てもよい。以下に、本発明の実施の形態である半導体集
積回路装置をその製造方法に従って説明する。図３３〜
図４２は、本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図もしくは要部平
面図である。なお、第１層配線Ｍ１形成工程までは、図
１および図２を参照しながら説明した実施の形態１の場
合と同様であるためその説明を省略する。
【００８７】次に、図３３に示すように第１層配線Ｍ１
および配線溝用絶縁膜Ｈ１上に、絶縁膜として窒化シリ
コン膜ＴＨ２ａ、酸化シリコン膜ＴＨ２ｂを順次ＣＶＤ
法により堆積することにより層間絶縁膜ＴＨ２２を形成
する。これらの膜のうち、窒化シリコン膜ＴＨ２ａは、
第１層配線Ｍ１を構成する銅の拡散を防止する機能を有
する。また、後述するコンタクトホールＣ２を形成する
際のエッチングストッパーとして利用される。
【００８８】次いで、層間絶縁膜ＴＨ２２上に接続部
（プラグ）形成予定領域上が開孔したレジスト膜（図示
せず）を形成し、このレジスト膜をマスクに、層間絶縁
膜ＴＨ２２（窒化シリコン膜ＴＨ２ａ、酸化シリコン膜
ＴＨ２ｂ）をエッチングすることにより、コンタクトホ
ールＣ２を形成する。
【００８９】次いで、実施の形態１で説明したバリア膜
ＰＭ２ａと同様にして、バリア膜Ｐ２ａを形成する。
【００９０】即ち、図３４および図３５に示すように、
このコンタクトホールＣ２内を含む層間絶縁膜ＴＨ２２
上に、例えばＴｉ（チタン）膜等の高融点金属を堆積す
ることによりバリア膜Ｐ２ａを形成する。この際、コン
タクトホールＣ２内においては、その底部のバリア膜Ｐ
２ａが、コンタクトホールＣ２の底部全周に渡って底部
の中央部から側壁に向かってその膜厚が増加するよう形
成する（実施の形態１の図５〜図７参照）。ここで、コ
ンタクトホールＣ２の底部の中央部上のバリア膜の膜厚
をＢとすると、コンタクトホールＣ２の底部の膜厚であ
って、その側壁方向の端部の膜厚Ａを、膜厚Ｂより大き
くする（Ａ≧Ｂ）。また、その側壁底部の膜厚Ｃを、膜
厚Ｂより大きくする（Ｃ≧Ｂ）。図３４は、図３３のコ
ンタクトホールＣ２のうち右側のコンタクトホールＣ２
の近傍の拡大図である。また、図３５は、図３４のコン
タクトホールＣ２の底部の部分拡大図である。
【００９１】次いで、図３６に示すように、バリア膜Ｐ
２ａ上に電界メッキ用のシード膜として例えば銅膜Ｐ２
ｂを、スパッタ法もしくはＣＶＤ法により形成した後、
この銅膜Ｐ２ｂ上に導電性膜として例えば銅膜Ｐ２ｃを
電界メッキ法により形成する。
【００９２】次いで、銅膜Ｐ２ｂ、Ｐ２ｃに熱処理を施
した後、図３７に示すように、コンタクトホールＣ２外
部の銅膜Ｐ２ｂ、Ｐ２ｃおよびバリア膜Ｐ２ａをＣＭＰ
法により除去することにより第１層配線Ｍ１と第２層配
線Ｍ２との接続部（プラグ）Ｐ２を形成する。図３８お
よび図４０に、図３７の３つのコンタクトホールＣ２の
うち右側のコンタクトホールＣ２の近傍の拡大図を示
す。また、図３９に、図３８および図４０に示す基板の
要部平面図を示す。図３８は、図３９のＡ−Ａ断面に対
応し、図４０は、図３９のＢ−Ｂ断面に対応する。図示
するように、この接続部（プラグ）Ｐ２の構成は、実施
の形態１で説明した接続部（プラグ）Ｐ２と同様であ
る。
【００９３】次いで、図４１に示すように層間絶縁膜Ｔ
Ｈ２２およびプラグＰ２上に、絶縁膜として窒化シリコ
ン膜ＴＨ２ｃおよび酸化シリコン膜ＴＨ２ｄを順次ＣＶ
Ｄ法により堆積することにより配線溝用絶縁膜Ｈ２２を
形成する。これらの膜のうち、窒化シリコン膜ＴＨ２ｃ
は、後述する配線溝ＨＭ２を形成する際のエッチングス
トッパーとして利用される。
【００９４】次いで、配線溝用絶縁膜Ｈ２２上に第２層
配線形成予定領域上が開孔したレジスト膜（図示せず）
を形成し、このレジスト膜をマスクに、配線溝用絶縁膜
Ｈ２２（酸化シリコン膜ＴＨ２ｄおよび窒化シリコン膜
ＴＨ２ｃ）をエッチングすることにより、配線溝ＨＭ２
を形成する。
【００９５】次いで、配線溝ＨＭ２内を含む層間絶縁膜
ＴＨ２上に、例えばＴｉ（チタン）膜等の高融点金属を
堆積することによりバリア膜Ｍ２ａを形成する。
【００９６】次いで、バリア膜Ｍ２ａ上に電界メッキ用
のシード膜として例えば銅膜Ｍ２ｂを、スパッタ法もし
くはＣＶＤ法により形成した後、この銅膜Ｍ２ｂ上に導
電性膜として例えば銅膜Ｍ２ｃを電界メッキ法により形
成する。
【００９７】次いで、銅膜Ｍ２ｂ、Ｍ２ｃに熱処理を施
した後、配線溝ＨＭ２外部の銅膜Ｍ２ｂ、Ｍ２ｃおよび
バリア膜Ｍ２ａをＣＭＰ法により除去することにより第
２層配線Ｍ２を形成する。
【００９８】以降、層間絶縁膜（ＴＨ２３〜ＴＨ２
５）、接続部（Ｐ３〜Ｐ５）、配線溝用絶縁膜（Ｈ２３
〜Ｈ２５）および配線（Ｍ３〜Ｍ５）の形成を繰り返す
ことにより図４２に示すような５層の配線を形成する。
これらは、層間絶縁膜ＴＨ２、接続部（プラグ）Ｐ２、
配線溝用絶縁膜Ｈ２２および第２層配線Ｍ２と同様に形
成する。
【００９９】また、第５層配線Ｍ５の上部には、実施の
形態１と同様に、銅拡散防止膜として例えば窒化シリコ
ン膜を堆積した後、さらに、保護膜として酸化シリコン
膜と窒化シリコン膜との積層膜ＰＶを堆積する。これに
より、実施の形態１と同様に、コンタクトホールＣ３，
Ｃ４およびＣ５の各々において、コンタクトホール底部
のバリア膜Ｐ３ａ、Ｐ４ａ、Ｐ５ａをコンタクトホール
の底部の全周に渡って底部の中央部から側壁に向かって
その膜厚が増大するように構成される。
【０１００】このように、本実施の形態によれば、実施
の形態１で説明したように、コンタクトホールＣ２の底
部のバリア膜Ｐ２ａを、コンタクトホールＣ２の底部の
全周に渡って底部の中央部から側壁に向かってその膜厚
が増加するよう形成したので、第２層配線Ｍ２から第１
層配線Ｍ１への電流の幾何学的な最短ルートが、バリア
膜の薄い部分（電気的に抵抗が最小となる部分）を横断
せず、かかる部分への電子の集中を防止することができ
る。その結果、エレクトロマイグレーション特性を向上
させることができる。
【０１０１】また、膜厚Ｃを膜厚Ｂより大きくすること
により、コンタクトホールＣ２の形成の際、膜厚Ａ以下
のオーバーエッチングが行われた場合であっても、電子
の集中を防止することができる。
【０１０２】（実施の形態３）本発明の実施の形態であ
る半導体集積回路装置をその製造方法に従って説明す
る。図４３〜図５１は、本発明の実施の形態３である半
導体集積回路装置の製造方法を示す基板の要部断面図も
しくは要部平面図である。なお、第１層配線Ｍ１形成工
程までは、図１および図２を参照しながら説明した実施
の形態１の場合と同様であるためその説明を省略する。
【０１０３】まず、図４３に示すように第１層配線Ｍ１
および配線溝用絶縁膜Ｈ１上に、絶縁膜として窒化シリ
コン膜ＴＨ２ａ、酸化シリコン膜ＴＨ２ｂ、窒化シリコ
ン膜ＴＨ２ｃおよび酸化シリコン膜ＴＨ２ｄを順次ＣＶ
Ｄ法により堆積することにより層間絶縁膜ＴＨ２を形成
する。これらの膜のうち、窒化シリコン膜ＴＨ２ａは、
第１層配線Ｍ１を構成する銅の拡散を防止する機能を有
する。また、後述するコンタクトホールＣ２を形成する
際のエッチングストッパーとして利用される。また、窒
化シリコン膜ＴＨ２ｃは、後述する配線溝ＨＭ２を形成
する際のエッチングストッパーとして利用される。
【０１０４】次いで、層間絶縁膜ＴＨ２上に第２層配線
形成予定領域上が開孔したレジスト膜（図示せず）を形
成し、このレジスト膜をマスクに、層間絶縁膜ＴＨ２の
うち、酸化シリコン膜ＴＨ２ｄおよび窒化シリコン膜Ｔ
Ｈ２ｃをエッチングすることにより、配線溝ＨＭ２を形
成する。
【０１０５】次いで、配線溝ＨＭ２内を含む層間絶縁膜
ＴＨ２上に、第１レジスト膜（図示せず）を堆積し、エ
ッチバックすることにより配線溝ＨＭ２を第１レジスト
膜で埋め込む。さらに、第１レジスト膜上に第１層配線
と第２層配線との接続領域が開口した第２レジスト膜
（図示せず）を形成し、この第２レジスト膜をマスク
に、第１レジスト膜、酸化シリコン膜ＴＨ２ｂおよび窒
化シリコン膜ＴＨ２ａを、エッチングすることにより、
コンタクトホールＣ２を形成する。なお、実施の形態１
で説明したように、コンタクトホールＣ２を形成した
後、配線溝ＨＭ２を形成してもよい。
【０１０６】このコンタクトホールＣ２の形成の際、オ
ーバーエッチングが行われると、例えば図４３に示すよ
うに、コンタクトホールＣ２の底部が、第１層配線Ｍ１
の表面より深い位置に位置する。
【０１０７】次いで、図４４に示すように、このコンタ
クトホールＣ２および配線溝ＨＭ２内を含む層間絶縁膜
ＴＨ２上に、例えばＴｉ（チタン）膜等の高融点金属を
堆積することによりバリア膜ＰＭ２ａを形成する。
【０１０８】この際、バリア膜ＰＭ２ａを以下に示す構
造となるよう形成する。
【０１０９】図４５および図４７は、図４４のコンタク
トホールＣ２近傍の拡大図である。また、図４６は、図
４５および図４７に示す基板の要部平面図であり、図４
５は、図４６のＡ−Ａ断面に、図４７は、図４６のＢ−
Ｂ断面に対応する。図４５および図４７等に示すよう
に、バリア膜ＰＭ２ａは、配線溝ＨＭ２やコンタクトホ
ールＣ２の底部および側壁に沿って形成される。
【０１１０】この際、コンタクトホールＣ２内において
は、その底部のバリア膜ＰＭ２ａを、コンタクトホール
Ｃ２の底部の全周に渡って、コンタクトホールＣ２の底
部の中央部から側壁に向かってその膜厚が増加するよう
形成する。ここで、図４７のコンタクトホールＣ２の底
部の部分拡大図である図４８に示すように、コンタクト
ホールＣ２底部の中央部上のバリア膜の膜厚をＢとする
と、コンタクトホールＣ２の底部の膜厚であって、その
側壁方向の端部の膜厚Ａを、膜厚Ｂより大きくする（Ａ
≧Ｂ）。また、その側壁のバリア膜は、第１層配線Ｍ１
の表面Ｆと接する位置より上部からコンタクトホールＣ
２の底部に向かってその膜厚が増加している。ここで、
その側壁の膜厚であって、第１層配線Ｍ１の表面Ｆと接
するバリア膜ＰＭ２ａの膜厚Ｅは、膜厚Ｂより大きい
（Ｅ≧Ｂ）。
【０１１１】実施の形態１で説明したように、膜厚Ｂや
コンタクトホールＣ２の側壁上のバリア膜の膜厚Ｄは、
バリア性を確保できる最小限の膜厚以上とする。
【０１１２】次いで、図４９に示すように、バリア膜Ｐ
Ｍ２ａ上に電界メッキ用のシード膜として例えば銅膜Ｐ
Ｍ２ｂを、スパッタ法もしくはＣＶＤ法により形成した
後、この銅膜ＰＭ２ｂ上に導電性膜として例えば銅膜Ｐ
Ｍ２ｃを電界メッキ法により形成する。
【０１１３】次いで、銅膜ＰＭ２ｂ、ＰＭ２ｃに熱処理
を施した後、配線溝ＨＭ２およびコンタクトホールＣ２
外部の銅膜ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜ＰＭ２ａ
をＣＭＰ法により除去することにより第２層配線Ｍ２お
よび第１層配線と第２層配線との接続部（プラグ）Ｐ２
を形成する。図５０および図５１に、図４９のコンタク
トホールＣ２近傍の拡大図を示す。この図５０は、前述
の図４６のＡ−Ａ断面部に対応し、図５１は、Ｂ−Ｂ断
面部に対応する。
【０１１４】ここで、第２層配線Ｍ２、接続部（プラ
グ）Ｐ２および第１層配線Ｍ１の構造についてまとめて
おく。
【０１１５】まず、第２層配線Ｍ２および接続部（プラ
グ）Ｐ２は、銅膜ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜Ｐ
Ｍ２ａから成る。第２層配線Ｍ２は、図５０に示すよう
に、接続部（プラグ）Ｐ２を起点として左側に延在して
おり、第１層配線Ｍ１は、接続部（プラグ）Ｐ２を起点
として右側に延在している。
【０１１６】また、前述したように、コンタクトホール
Ｃ２底部のバリア膜ＰＭ２ａは、底部の中央部から側壁
に向かってその膜厚が増加している。言い換えれば、バ
リア膜ＰＭ２ａは、コンタクトホールＣ２の側壁から底
部の中央部に向かって下降する傾斜部を有している。ま
た、コンタクトホールＣ２の底部の中央部上のバリア膜
の膜厚をＢは、コンタクトホールＣ２の底部の膜厚であ
って、その側壁方向の端部の膜厚Ａより大きい（Ａ≧
Ｂ）。この膜厚Ａは、例えば、コンタクトホールＣ２の
底部の角部からバリア膜の表面までの最短距離Ｌの端部
からコンタクトホールＣ２の底部に向かって垂線を降ろ
すことにより得られる（図４８参照）。
【０１１７】なお、実際のバリア膜表面は、前述の図１
５に示したように、コンタクトホールの底部の角部にお
いて、曲面となっている。また、図１６に示したよう
に、コンタクトホールの角部が曲面となっている場合に
は、コンタクトホールの側部の延長線と底部の延長線と
の交点を起点とすることにより、前述の最短距離Ｌを求
めることができる。
【０１１８】また、接続部（プラグ）Ｐ２の底部は、第
１層配線Ｍ１の表面Ｆよりオーバーエッチング量ＯＥだ
け深い位置にあり、この第１層配線Ｍ１の表面Ｆと接す
る部分のバリア膜ＰＭ２ａの膜厚Ｅは、膜厚Ｂより大き
い（図４８参照）。
【０１１９】従って、本実施の形態によれば、膜厚Ｅ
が、膜厚Ｂより大きいため、第２層配線Ｍ２から第１層
配線Ｍ１へ電流が流れる場合の幾何学的な最短ルートＲ
ｕ１（図５２参照）が、電気的に抵抗が最小となるバリ
ア膜の薄い部分を通過しない。
【０１２０】このように、本実施の形態によれば、第２
層配線Ｍ２から第１層配線Ｍ１への幾何学的な電流の最
短経路と、電気的に抵抗が最小となるバリア膜ＰＭ２ａ
の薄い部分が一致しないので、電流経路を分散すること
ができる。従って、コンタクトホールＣ２形成時にオー
バーエッチングが生じたとしても、電子（ｅ）の集中が
起こりにくくなり、エレクトロマイグレーション特性を
向上させることができる。
【０１２１】即ち、実施の形態１で説明したように、コ
ンタクトホールの内部においてバリア膜の膜厚にばらつ
きが有り（図１９参照）、さらに、コンタクトホールＣ
２形成時に、オーバーエッチングが生じた場合は、図５
２に示すように、幾何学的な電流の最短経路（ルートＲ
ｕ１）がバリア膜ＰＭ２ａ’の側壁を横断する。
【０１２２】従って、第１層配線Ｍ１の表面と接するバ
リア膜の膜厚がコンタクトホール底部の膜厚より小さい
場合には、幾何学的な電流の最短経路と、電気的に抵抗
が最小となるバリア膜ＰＭ２ａの薄い部分が一致し、電
子（ｅ）の集中が起こり、エレクトロマイグレーション
特性を劣化させる。
【０１２３】これに対し、本実施の形態においては、第
１層配線Ｍ１の表面Ｆと接する部分のバリア膜の膜厚Ｅ
を膜厚Ｂより大きくしたので、前述の効果を得ることが
できる。
【０１２４】この後、第２層配線Ｍ２および接続部（プ
ラグ）Ｐ２と同様に、第３〜第５層配線Ｍ３〜Ｍ５およ
び接続部（プラグ）Ｐ１〜Ｐ５を形成するが、その図示
および詳細な説明は省略する。
【０１２５】なお、本実施の形態においては、デュアル
ダマシン法を用いて、第２層配線Ｍ２および接続部（プ
ラグ）Ｐ２を形成したが、実施の形態２で説明したシン
グルダマシン法を用いて第２層配線Ｍ２と接続部（プラ
グ）Ｐ２とを別工程で形成してもよい。この場合も、接
続部（プラグ）内のバリア膜ＰＭ２ａの膜厚Ｅを膜厚Ｂ
より大きくすることにより前述の効果を得ることができ
る。
【０１２６】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１２７】例えば、半導体素子の例としてＭＩＳＦＥ
ＴＱｎおよびＱｐを挙げたが、これらＭＩＳＦＥＴに限
られず、バイポーラトランジスタ等他の素子を形成する
こともできる。
【０１２８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０１２９】（１）半導体基板上に形成された絶縁膜中
に形成された孔の底部および側壁上に形成された導電性
膜を孔の底部の中央部から側壁に向かってその膜厚が増
加するよう形成したので、孔内の幾何学的な電流の最短
経路と、電気的に抵抗が最小となる導電性膜の薄い部分
が一致せず、電流経路を分散することができる。
【０１３０】従って、電子の集中が起こりにくくなり、
エレクトロマイグレーション特性を向上させることがで
きる。また、このような導電性膜を有する半導体集積回
路装置の特性を向上させることができる。
【０１３１】その結果、製品歩留まりを向上させること
ができる。また、製品寿命（エレクトロマイグレーショ
ン寿命）を長くすることができる。
【０１３２】（２）また、孔の底部がその下に延在する
配線の表面より深い位置にある場合には、孔の底部およ
び側壁上に形成された導電性膜を、配線の表面と接する
導線成膜の膜厚Ｅが、孔の底部の中央部の膜厚Ｂより大
きくなるよう形成したので、孔内の幾何学的な電流の最
短経路と、電気的に抵抗が最小となる導電性膜の薄い部
分が一致せず、電流経路を分散することができる。
【０１３３】従って、電子の集中が起こりにくくなり、
エレクトロマイグレーション特性を向上させることがで
きる。また、このような導電性膜を有する半導体集積回
路装置の特性を向上させることができる。
【０１３４】その結果、製品歩留まりを向上させること
ができる。また、製品寿命（エレクトロマイグレーショ
ン寿命）を長くすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部平面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示した基板の要部断面図である。
【図９】本発明の実施の形態１の効果を示すための半導
体集積回路装置の基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図１７】本発明の実施の形態１の効果を示すための半
導体集積回路装置の基板の要部断面図である。
【図１８】本発明の実施の形態１の効果を示すための半
導体集積回路装置の基板の要部断面図である。
【図１９】本発明の実施の形態１の効果を示すための半
導体集積回路装置の基板の要部断面図である。
【図２０】（ａ）は、本発明の実施の形態１である半導
体集積回路装置の製造方法を示した基板の要部平面図で
あり、（ｂ）は要部断面図である。
【図２１】（ａ）は、本発明の実施の形態１である半導
体集積回路装置の製造方法を示した基板の要部平面図で
あり、（ｂ）は、要部断面図である。
【図２２】（ａ）は、本発明の実施の形態１である半導
体集積回路装置の製造方法を示した基板の要部平面図で
あり、（ｂ）は、要部断面図である。
【図２３】（ａ）は、本発明の実施の形態１である半導
体集積回路装置の製造方法を示した基板の要部平面図で
あり、（ｂ）は、要部断面図である。
【図２４】（ａ）は、本発明の実施の形態１の効果を説
明するための半導体集積回路装置の基板の要部平面図で
あり、（ｂ）は、要部断面図である。
【図２５】（ａ）は、本発明の実施の形態１の半導体集
積回路装置を示すの基板の要部平面図であり、（ｂ）
は、要部断面図である。
【図２６】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部平面図である。
【図２７】本発明の実施の形態１である半導体集積回路
装置の製造装置の概略を示した図である。
【図２８】本発明の実施の形態１の効果を説明するため
の図である。
【図２９】本発明の実施の形態１の効果を説明するため
の図である。
【図３０】本発明の実施の形態１の効果を説明するため
の図である。
【図３１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図３２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図３３】本発明の実施の形態２である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図３４】本発明の実施の形態２である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図３５】本発明の実施の形態２である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図３６】本発明の実施の形態２である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図３７】本発明の実施の形態２である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図３８】本発明の実施の形態２である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図３９】本発明の実施の形態２である半導体集積回路
装置の製造方法を示した基板の要部平面図である。
【図４０】本発明の実施の形態２である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図４１】本発明の実施の形態２である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図４２】本発明の実施の形態２である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図４３】本発明の実施の形態３である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図４４】本発明の実施の形態３である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図４５】本発明の実施の形態３である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図４６】本発明の実施の形態３である半導体集積回路
装置の製造方法を示した基板の要部平面図である。
【図４７】本発明の実施の形態３である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図４８】本発明の実施の形態３である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図４９】本発明の実施の形態３である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図５０】本発明の実施の形態３である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図５１】本発明の実施の形態３である半導体集積回路
装置の製造方法を示した基板の要部断面図である。
【図５２】本発明の実施の形態３の効果を説明するため
の半導体集積回路装置の基板の要部断面図である。
【符号の説明】
１ 半導体基板 ２ 素子分離 ３ ｐ型ウエル ４ ｎ型ウエル ７ 酸化シリコン膜 ８ ゲート絶縁膜 ９ ゲート電極 ９ａ 多結晶シリコン膜 ９ｃ Ｗ膜 １０ 窒化シリコン膜 １１ ｎ-型半導体領域 １２ ｐ-型半導体領域 １３ サイドウォールスペーサ １４ ｎ+型半導体領域 １５ ｐ+型半導体領域 Ｃ１ コンタクトホール Ｃ２ コンタクトホール Ｃ３〜Ｃ４ コンタクトホール ＨＭ１ 配線溝 ＨＭ２ 配線溝 ＨＭ３〜ＨＭ５ 配線溝 Ｈ１ 配線溝用絶縁膜 Ｈ１ａ 窒化シリコン膜 Ｈ１ｂ 酸化シリコン膜 ＴＨ１〜ＴＨ５ 層間絶縁膜 ＴＨ２２〜ＴＨ２５ 層間絶縁膜 Ｈ２２〜Ｈ２５ 配線溝用絶縁膜 ＴＨ２ａ 窒化シリコン膜 ＴＨ２ｂ 酸化シリコン膜 ＴＨ２ｃ 窒化シリコン膜 ＴＨ２ｄ 酸化シリコン膜 ＴＨ３ａ 窒化シリコン膜 ＴＨ３ｂ 酸化シリコン膜 ＴＨ３ｃ 窒化シリコン膜 ＴＨ３ｄ 酸化シリコン膜 ＴＨ４ａ 窒化シリコン膜 ＴＨ４ｂ 酸化シリコン膜 ＴＨ４ｃ 窒化シリコン膜 ＴＨ４ｄ 酸化シリコン膜 ＴＨ５ａ 窒化シリコン膜 ＴＨ５ｂ 酸化シリコン膜 ＴＨ５ｃ 窒化シリコン膜 ＴＨ５ｄ 酸化シリコン膜５ Ｍ１ 第１層配線 Ｍ１ａ バリア膜 Ｍ１ｂ 銅膜 Ｍ２ 第２層配線 Ｍ２ａ バリア膜 Ｍ２ｂ 銅膜 Ｍ２ｃ 銅膜 Ｍ３〜Ｍ５ 第３〜第５層配線 Ｐ１ プラグ Ｐ２ プラグ Ｐ２ａ バリア膜 Ｐ２ｂ 銅膜 Ｐ２ｃ 銅膜 Ｐ３〜Ｐ５ プラグ ＰＭ２ａ バリア膜 ＰＭ２ｂ 銅膜 ＰＭ２ｃ 銅膜 ＰＭ３ａ バリア膜 ＰＭ３ｂ 銅膜 ＰＭ３ｃ 銅膜 ＰＭ２ａ’ バリア膜 ＯＥ オーバーエッチング量 ＰＶ 積層膜 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｒｕ１ ルート Ｒｕ２ ルート １０１ イオンバイアススパッタ装置 Ｅｖ 交流電圧 Ｔａ ターゲット Ｓｔ 支持部 Ａ〜Ｅ 膜厚 Ｌ 距離 Ｆ 第１層配線の表面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮内 正敬 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 斎藤 敏男 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 芦原 洋司 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F033 HH12 HH18 HH19 HH21 HH27 HH28 HH32 HH33 HH34 JJ12 JJ18 JJ19 JJ21 JJ27 JJ28 JJ32 JJ33 JJ34 KK01 KK08 KK09 KK10 KK11 KK12 KK13 KK14 KK19 KK21 KK27 KK28 KK32 KK33 KK34 MM12 MM13 NN06 NN07 PP06 PP15 PP17 PP23 PP27 PP28 QQ25 QQ48 RR04 RR06 RR11 TT02 XX05

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）半導体基板上に形成された絶縁膜
    中に形成された孔と、 （ｂ）前記孔の底部および側壁上に形成された第１導電
    性膜であって、前記孔の底部上に形成された第１導電性
    膜は、前記孔の底部の中央部から側壁に向かってその膜
    厚が増加している第１導電性膜と、 （ｃ）前記第１導電性膜上であって、前記孔の内部に埋
    め込まれた第２導電性膜と、 を有することを特徴とする半導体集積回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置であ
    って、 前記孔の底部上に形成された第１導電性膜は、前記孔の
    底部を規定する領域の全周に渡って、底部の中央部から
    側壁に向かってその膜厚が増加していることを特徴とす
    る半導体集積回路装置。
  3. 【請求項３】 請求項１記載の半導体集積回路装置であ
    って、 前記半導体集積回路装置は、前記孔の底部から露出した
    配線を有し、 前記第１導電性膜は、少なくとも前記配線の延在方向に
    おいて、前記孔の底部の中央部から側壁に向かってその
    膜厚が増加していることを特徴とする半導体集積回路装
    置。
  4. 【請求項４】 （ａ）半導体基板上に形成された絶縁膜
    中に形成された孔と、 （ｂ）前記孔の底部および側壁上に形成された第１導電
    性膜であって、前記孔の側壁から底部の中央部に向かっ
    て下降する傾斜部を有する第１導電性膜と、 （ｃ）前記第１導電性膜上であって、前記孔の内部に埋
    め込まれた第２導電性膜と、 を有することを特徴とする半導体集積回路装置。
  5. 【請求項５】 請求項４記載の半導体集積回路装置であ
    って、 前記孔の底部上に形成された第１導電性膜は、前記孔の
    底部を規定する領域の全周に渡って、前記孔の側壁から
    底部の中央部に向かって下降する傾斜部を有することを
    特徴とする半導体集積回路装置。
  6. 【請求項６】 請求項４記載の半導体集積回路装置であ
    って、 前記半導体集積回路装置は、前記孔の底部から露出した
    配線を有し、 前記第１導電性膜は、少なくとも前記配線の延在方向に
    おいて、前記孔の側壁から底部の中央部に向かって下降
    する傾斜部を有することを特徴とする半導体集積回路装
    置。
  7. 【請求項７】 （ａ）半導体基板上に形成された絶縁膜
    中に形成された孔と、 （ｂ）前記孔の底部および側壁上に形成された第１導電
    性膜であって、前記孔の底部の角部から前記第１導電性
    膜の表面までの最短地点から前記孔の底部に向かって降
    ろした垂線に対応する膜厚Ａよりも、前記孔の底部の中
    央部の膜厚Ｂが、小さい第１導電性膜と、 （ｃ）前記第１導電性膜上であって、前記孔の内部に埋
    め込まれた第２導電性膜と、 を有することを特徴とする半導体集積回路装置。
  8. 【請求項８】 請求項７記載の半導体集積回路装置であ
    って、 前記孔の底部上に形成された第１導電性膜は、前記孔の
    底部を規定する領域の全周に渡って、前記膜厚Ａよりも
    前記膜厚Ｂの方が小さいことを特徴とする半導体集積回
    路装置。
  9. 【請求項９】 請求項７記載の半導体集積回路装置であ
    って、 前記半導体集積回路装置は、前記孔の底部から露出した
    配線を有し、 前記第１導電性膜は、少なくとも前記配線の延在方向に
    おいて、前記膜厚Ａよりも前記膜厚Ｂの方が小さいこと
    を特徴とする半導体集積回路装置。
  10. 【請求項１０】 （ａ）半導体基板上に形成された絶縁
    膜中に形成された孔と、 （ｂ）前記孔の底部および側壁上に形成された第１導電
    性膜であって、前記孔の底部の角部から前記第１導電性
    膜の表面までの最短地点から前記孔の底部に向かって降
    ろした垂線に対応する部位よりも、前記孔の底部の中央
    部の抵抗が低い第１導電性膜と、 （ｃ）前記第１導電性膜上であって、前記孔の内部に埋
    め込まれた第２導電性膜と、 を有することを特徴とする半導体集積回路装置。
  11. 【請求項１１】 請求項１０記載の半導体集積回路装置
    であって、 前記孔の底部上に形成された第１導電性膜は、前記孔の
    底部を規定する領域の全周に渡って、前記部位よりも前
    記中央部の抵抗が低いことを特徴とする半導体集積回路
    装置。
  12. 【請求項１２】 請求項１０記載の半導体集積回路装置
    であって、 前記半導体集積回路装置は、前記孔の底部から露出した
    配線を有し、 前記第１導電性膜は、少なくとも前記配線の延在方向に
    おいて、前記部位よりも前記中央部の抵抗が低いことを
    特徴とする半導体集積回路装置。
  13. 【請求項１３】 （ａ）半導体基板上に形成された第１
    配線と、 （ｂ）前記第１配線上に形成された絶縁膜中に形成され
    た孔であって、その底部に、前記第１配線の表面が露出
    した孔と、 （ｃ）前記孔の底部および側壁上に形成された第１導電
    性膜と、 （ｄ）前記第１導電性膜上であって、前記孔の内部に埋
    め込まれた第２導電性膜と、 （ｅ）前記第２導電性膜上に形成された第２配線と、を
    有し、 前記第１配線から第１導電性膜および第２導電性膜を介
    して前記第２配線へ到達する最短経路であって、前記最
    短経路が前記第１導電性膜を横切る部位と、 前記第１導電性膜の最小抵抗部位と、が異なることを特
    徴とする半導体集積回路装置。
  14. 【請求項１４】 （ａ）半導体基板上に形成された第１
    配線と、 （ｂ）前記第１配線上に形成された絶縁膜中の孔であっ
    て、その底部に、前記第１配線が露出している孔と、 （ｃ）前記孔の底部および側壁上に形成された第１導電
    性膜と、 （ｄ）前記第１導電性膜上であって、前記孔の内部に埋
    め込まれた第２導電性膜と、 （ｅ）前記第２導電性膜上に形成された第２配線と、を
    有し、 前記第１配線から第１導電性膜および第２導電性膜を介
    して前記第２配線へ到達する最短経路であって、前記最
    短経路が前記第１導電性膜を横切る部位が、前記第１導
    電性膜の最小抵抗部位でないことを特徴とする半導体集
    積回路装置。
  15. 【請求項１５】 （ａ）半導体基板上に形成された絶縁
    膜中に形成された孔と、 （ｂ）前記孔の底部および側壁上に形成された第１導電
    性膜であって、 （ｂ1）前記孔の底部の角部から前記第１導電性膜の表
    面までの最短地点から前記孔の底部に向かって降ろした
    垂線に対応する膜厚Ａよりも、前記孔の底部の中央部の
    膜厚Ｂが、小さく、 （ｂ2）前記孔の底部の角部から前記第１導電性膜の表
    面までの最短地点から前記孔の側壁に向かって降ろした
    垂線に対応する膜厚Ｃよりも、前記孔の底部の中央部の
    膜厚Ｂが、小さい、第１導電性膜と、 （ｃ）前記第１導電性膜上であって、前記孔の内部に埋
    め込まれた第２導電性膜と、 を有することを特徴とする半導体集積回路装置。
  16. 【請求項１６】 請求項１５記載の半導体集積回路装置
    であって、 前記孔の底部上に形成された第１導電性膜は、前記孔の
    底部を規定する領域の全周に渡って、前記膜厚Ａよりも
    前記膜厚Ｂが小さく、また、前記膜厚Ｃよりも前記膜厚
    Ｂが小さいことを特徴とする半導体集積回路装置。
  17. 【請求項１７】 請求項１５記載の半導体集積回路装置
    であって、 前記半導体集積回路装置は、前記孔の底部から露出した
    配線を有し、 前記第１導電性膜は、少なくとも前記配線の延在方向に
    おいて、前記膜厚Ａよりも前記膜厚Ｂが小さく、また、
    前記膜厚Ｃよりも前記膜厚Ｂが小さいことを特徴とする
    半導体集積回路装置。
  18. 【請求項１８】 （ａ）半導体基板上に形成された第１
    配線と、 （ｂ）前記第１配線上に形成された絶縁膜と、 （ｃ）前記第１配線および前記絶縁膜中に形成された孔
    であって、その底部が前記第１配線の表面より深い位置
    に位置する孔と、 （ｄ）前記孔の底部および側壁上に形成された第１導電
    性膜であって、前記孔の側壁部において、前記第１配線
    の表面と接する前記第１導電性膜の側壁部の膜厚Ｅが、
    前記孔の底部の中央部の膜厚Ｂより大きい第１導電性膜
    と、 （ｅ）前記第１導電性膜上であって、前記孔の内部に埋
    め込まれた第２導電性膜と、 を有することを特徴とする半導体集積回路装置。
  19. 【請求項１９】 （ａ）半導体基板上に形成された第１
    配線と、 （ｂ）前記第１配線上に形成された絶縁膜と、 （ｃ）前記第１配線および前記絶縁膜中に形成された孔
    であって、その底部が前記第１配線の表面より深い位置
    に位置する孔と、 （ｄ）前記孔の底部および側壁上に形成された第１導電
    性膜であって、前記第１配線の表面と接する側壁上の第
    １導電性膜は、孔の底部に向かってその膜厚が増加して
    いる第１導電性膜と、 （ｅ）前記第１導電性膜上であって、前記孔の内部に埋
    め込まれた第２導電性膜と、 を有することを特徴とする半導体集積回路装置。
  20. 【請求項２０】 請求項１９記載の半導体集積回路装置
    であって、 前記孔の側壁上に形成された第１導電性膜は、前記第１
    配線の表面と接する部分より上部から孔の底部に向かっ
    てその膜厚が増加していることを特徴とする半導体集積
    回路装置。
  21. 【請求項２１】 請求項１〜２０のいずれか一項に記載
    の半導体集積回路装置であって、 前記第１導電性膜は、前記第２導電性膜より抵抗値が大
    きいことを特徴とする半導体集積回路装置。
  22. 【請求項２２】 請求項１〜２０のいずれか一項に記載
    の半導体集積回路装置であって、 前記第１導電性膜は、高融点金属膜もしくは高融点金属
    膜の窒化物であることを特徴とする半導体集積回路装
    置。
  23. 【請求項２３】 請求項１〜２０のいずれか一項に記載
    の半導体集積回路装置であって、 前記第１導電性膜は、タンタル（Ｔａ）、窒化タンタル
    （ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、
    タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化
    チタンシリサイド（ＴｉＳｉＮ）、窒化タングステンシ
    リサイド（ＷＳｉＮ）、もしくはこれらの合金、または
    これらの積層膜であることを特徴とする半導体集積回路
    装置。
  24. 【請求項２４】 請求項１〜２０のいずれか一項に記載
    の半導体集積回路装置であって、 前記第２導電性膜は、銅（Ｃｕ）膜もしくはこれらの合
    金であることを特徴とする半導体集積回路装置。
  25. 【請求項２５】 請求項１〜２０のいずれか一項に記載
    の半導体集積回路装置であって、 前記第１導電性膜は、前記第２導電性膜と絶縁膜との間
    のバリア性を確保するための最小膜厚以上であることを
    特徴とする半導体集積回路装置。
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