JP2755592B2

JP2755592B2 - 半導体記憶装置およびその製造方法

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Publication number: JP2755592B2
Application number: JP63069642A
Authority: JP
Inventors: 晃寛仁田山; 克彦稗田; 富士雄舛岡; 文男堀口; 重佳渡辺
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-02-23
Filing date: 1988-03-25
Publication date: 1998-05-20
Anticipated expiration: 2013-05-20
Also published as: JPH021163A; DE3905634C2; DE3905634A1

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体記憶装置に係り、特にダイナミック
型RAM（DRAM）のセル構造およびその製造方法に関す
る。

（従来の技術）一個のMOSトランジスタと一個のキャパシタによりメ
モリセルを構成する、いわゆるMOS型DRAMは、高集積化
の一途を辿っている。高集積化に伴って情報を記憶する
キャパシタの面積が減少し、従って蓄積される電荷量が
減少する。この結果、メモリ内容が誤って読み出された
り、α線によりメモリ内容が破壊されるといった問題
（ソフト・エラー）が生じている。

このような問題を解決するため、多結晶シリコン等で
形成されたストレージ・ノードを、シリコン基板上に形
成し、キャパシタの占有面積を拡大して、キャパシタの
容量をふやし、蓄積される電荷量を増大させる方法が提
案されている。

このスタックト・キャパシタ・セルによれば、ストレ
ージ・ノード電極を素子分離領域の上まで拡大でき、ま
た、ストレージ・ノード電極の段差を利用できることか
ら、キャパシタ容量をプレーナ構造のDRAMより数倍以上
に高めることができる。これにより、メモリセル占有面
積を縮小しても蓄積電荷量の減少を防止することができ
る。また、さらに、ストレージ・ノード部の拡散層は、
ストレージ・ノード電極の下の拡散層の領域だけとな
り、α線により発生した電荷を収集する拡散層の面積が
極めて小さく、リフト・エラーに強いセル構造となって
いる。

しかし、このセル構造では、以下に述べる欠点があ
る。

即ち、MOSトランジスタの縮小化の困難さである。

従来一般的なDRAMではMOSキャパシタを形成してか
ら、ゲート電極を形成し、ソース，ドレイン拡散層を作
ることができる。しかしこのセル構造ではMOSトランジ
スタは、一番下の層で構成されている。従ってキャパシ
タ部はMOSトランジスタ形成後形成することになり、ス
トレージノード電極の形成、キャパシタ絶縁膜の形成、
プレート電極の形成、そしてビット線の形成、層間絶縁
膜の形成における各熱工程全て（例えば900℃430分）
を、MOSトランジスタは、受けることになる。そうする
と、MOSトランジスタのソース，ドレイン拡散層中の不
純物は、この熱工程により大きく拡散し、拡散層のxj
は、大変大きな値になってしまう。xjが大きくなるとMO
Sトランジスタの短チャネル効果が強く利いてきて、MOS
トランジスタのゲート電極のゲート長を縮小化すること
ができない。また、素子分離領域のチャネル・ストッパ
不純物層も、この熱工程によりチャネル方向に大きく拡
散してくる。すると、MOSトランジスタの狭チャネル効
果が強く利いていて、MOSトランジスタのチャネル幅を
縮小化できない。この２つの作用が、MOSトランジスタ
の縮小化を困難にし、セルの占有面積の縮小化を妨げて
しまう。

（発明が解決しようとする課題）以上のように、従来のスタックト・キャパシタ・セル
構造をもつDRAMでは、MOSトランジスタの短チャネル効
果及び狭チャネル効果により、MOSトランジスタの縮小
化が困難である等の問題点があった。

本発明は、この様な問題点を解決したDRAMとその製造
方法を提供する。

［発明の構成］（課題を解決するための手段）本発明のメモリセルでは、スタックト・キャパシタ・
セル構造において、MOSトランジスタが溝掘り型MOSFET
によって形成されている。この溝掘り型MOSFETは、半導
体基板に形成されたソース，ドレイン拡散層と、基板に
掘られた溝に形成されたゲート絶縁膜と、この溝に埋め
込まれたゲート電極とから構成されている。また本発明
はその製造方法と自己整合技術を用いた製造方法を提供
する。

（作用）本発明のメモリセル構造を用いると、スタックト・キ
ャパシタ・セルの問題点を解決することができる。

溝掘り型MOSFETは、ゲート電極が、半導体基板中に埋
め込まれている構造のため、第16図（ａ），（ｂ）に示
すようにソース，ドレイン拡散層からのびる空乏層は、
従来MOSFET（ａ）のように、チャネル中に深く侵入する
ことはない（ｂ）。したがって、たとえ、スタックト・
キャパシタ・セルの熱工程により、ソース，ドレイン拡
散層のxjがのびてもソース，ドレイン拡散層からのびる
空乏層の拡がりに伴う短チャネル効果の影響を極力抑制
することが可能で、第16図（ｃ）に示すように従来MOSF
ETに比べてずっと短いゲート長のトランジスタが実現で
きる。

また、第17図に示すように、従来MOSFET（ａ）では、
スタックト・キャパシタ・セルの熱工程によって、素子
分離のチャネルストッパ不純物が、MOSFETのチャネル領
域まで大きく横に拡散してきて、狭チャネル効果が大き
くあらわれてチャネル幅Ｗの減少にともなって急激にMO
SFETの閾値ＶTが増加してしまう。一方、溝掘り型MOSFE
Tの場合（ｂ）は、チャネル・ストッパ不純物のこのよ
うな横への拡散部分は、溝によって削り取られているた
め、狭チャネル効果は抑制され、第17図（ｃ）に示した
ように、より狭いチャネル幅のトランジスタが実現でき
る。

以上示したように、短チャネル効果及び狭チャネル効
果を抑制し、スタックト・キャパシタ・セル構造におい
ても、微細なMOSトランジスタが可能となる。

（実施例）以下、本発明の実施例を説明する。

第１図（ａ），（ｂ），（ｃ）は、一実施例のDRAMの
ビット線方向に隣接する２ビット分を示す平面図とその
Ａ−Ａ′断面図、Ｂ−Ｂ′断面図である。

Ｐ型Si基板１の素子分離絶縁膜５で分離されたメモリ
セル領域内に、ｎ型拡散層７が形成されていて、その中
に溝９が掘られている。溝９の中は、ゲート絶縁膜９′
を介してゲート電極10が埋め込まれていて、溝掘りMOSF
ETが構成されている。したがって、実効的にソース・ド
レイン拡散装置xjが減少し、短チャネル効果に強い構造
になっている。また第１図（ｃ）のＢ−Ｂ′断面でみる
ように、チャネル・ストッパ不純物６のチャネル部への
横方向拡散した領域が、溝９によって削り取られるた
め、狭チャネル効果にも強い構造になっている。ゲート
電極上に、層間絶縁膜11が形成され、その一部にストレ
ージ・ノード・コンタクト12が開口され、これを介して
多結晶シリコンによるストレージ・ノード電極13が形成
されている。この表面にキャパシタ絶縁膜14が形成さ
れ、ストレージ・ノード電極13の対向キャパシタ電極と
してのプレート電極15が、キャパシタ絶縁膜14を介して
ストレージ・ノード電極13上に形成される。さらに全面
に層間絶縁膜16が形成され、その一部にビット線コンタ
クト17が開口され、その上に多結晶シリコンまたはアル
ミニウム配置によるビット線18が配設され、その上に層
間絶縁膜19が形成されている。

この実施例のスタックト・キャパシタの部分、ビット
線の部分は、スタックト・キャパシタ・セルの典型例を
示しているが、その他の構造のものでもかまわない。例
えば、ストレージ・ノード13やビット線18の下に、接続
用の多結晶シリコン層をひいた構造でもかまわない。ま
た、その他のセルフ・アライン技術を用いてもかまわな
い。さらに、溝の深さは、第１図（ｃ）に示すように、
チャネル・ストッパ不純物の深さと同程度だが、これ以
上深くすることも可能で、そうすることにって、MOSFET
の実効的なチャネル幅が増加し、駆動能力が増加する。
また、溝は拡散層上だけでなく、素子分離絶縁膜上に形
成してもかまわず、そうすることによって、ゲート電極
の段差はさらに減少し、上の層の加工がさらに容易とな
る。

第２図〜第10図は、第１図の実施例の製造工程を示す
平面図とＡ−Ａ′断面図及びＢ−Ｂ′断面図である。こ
れらの図面を用いて、具体的にその製造工程を説明す
る。

まずす第２図に示すように、比抵抗５Ωcm程度のＰ方
Si基板１に、50nmの酸化膜２を形成し、シリコン窒化膜
３をパターニングし、これをマスクにチャネルストッパ
不純物となるボロンを領域４に80Ke Vで２×10¹³cm^-2イ
オン注入する。

次に、第３図に示すように、選択酸化法により例えば
1000℃O₂／H₂O雰囲気で酸化して形成した厚さ700nmのシ
リコン酸化膜により素子分離絶縁膜５を形成する。この
時の酸化により、チャネル・ストッパ不純物４は、６の
ように素子分離絶縁膜の下及び横方向に200nm程度拡散
して領域６を形成する。この素子分離形成法は、一例で
あって、他の素子分離形成法を用いてもかまわない。こ
の素子分離絶縁膜５をマスクに全面に例えばヒ素（また
はリンの）イオン注入を50Ke Vで５×10¹⁵cm^-2行ない、
ｎ型拡散層７を形成する。

次に、第４図に示すように、全面にレジスト８を堆積
し、ホトリソグラフィによりパターニングし、これをマ
スクに塩素系又は弗素系ガスを用いた反応性イオンエッ
チングなどにより溝９を拡散層中に例えば200〜500nmの
深さ、巾0.3〜0.8μｍ掘る。レジスト８は、この反応性
イオンエッチングのマスク材になれば良いので、シリコ
ン窒化膜やシリコン酸化膜で置換してもかまわない。ま
た、溝９は拡散層上だけでなく、素子分離絶縁膜上も掘
ってもかまわない。こうすることにより、ゲート電極の
段差をより緩和することができる。

次に第５図に示すように、溝９の中にゲート絶縁膜
９″を例えば熱酸化900℃10分により10nm程度形成し、
多結晶シリコンを700℃，SiH₂Cl₂雰囲気で300nm程度全
面にCVD堆積し900℃,50分のリン拡散を行ない、ホトリ
ソグラフィ技術と反応性イオンエッチング技術により、
ゲート電極10をパターニングする。その後900℃60分の
後酸化を行なう。素子分離絶縁膜上も溝９を掘れば、ゲ
ート電極10は、素子分離絶縁膜５の中にめり込んで、ゲ
ート電極の段差が緩和する。本実施例では、MOSトラン
ジスタはｎチャネル・トランジスタの例を示している
が、Ｐチャネル・トランジスタにしてもかまわない。

次に、第６図に示すように、CVD法等により、300nm程
度の層間絶縁膜11（SiO₂）を全面に形成した後、ホトリ
ソグラフイ技術と反応性イオンエッチング技術により、
ストレージ・ノード・コンタクト12を開口する。ゲート
電極上の層間絶縁膜としては、第５図の工程で、全面に
つけた多結晶シリコン10の上にCVDシリコン酸化膜を全
面にデポし、それをゲート電極10のパターニングの時に
同時に加工することによって残した酸化膜をその一部に
用いてもかまわない。

次に、第７図に示すように、全面に多結晶シリコンを
700℃，SiH₂Cl₂雰囲気で100〜400nmCVD堆積し900℃50分
のリン拡散等により、ドーピングをした後、ホトリソグ
ラフィ技術と反応性イオンエッチング技術により、スト
レージ・ノード電極13を加工する。多結晶シリコン10,1
3へのドーピングはヒ素やリンのイオン注入、アニール
で行なってもよい。アニールは例えば900℃で行なう。

次に、第８図に示すように、CVD法によりシリコン窒
化膜を全面に10nm程度堆積し、次に950℃のO₂／H₂O雰囲
気中で30分程度酸化し、キャパシタ絶縁膜14を形成す
る。この例では、キャパシタ絶縁膜14は、シリコン窒化
膜とシリコン酸化膜の積層構造になるが、シリコン熱酸
化膜単層や、シリコン窒化膜とTa₂O₅膜の積層構造等、
キャパシタ絶縁膜として利用できる他の材料でもかまわ
ない。この場合は例えばSiH₂Cl₂＋NH₄雰囲気中で窒化シ
リコン膜を例えば750℃でCVD形成後、Ta₂O₃をCVD或るい
はスパッタ形成し、600℃でアニールすれば良い。

次に第９図に示すように、全面に多結晶シリコンを堆
積し、900℃50分のリン拡散や、イオン注入及びアニー
ル等によりドーピングした後、ホトリソグラフィ技術に
とRIEまたはCDE等のエッチング技術により、プレート電
極15を加工する。その後、キャパシタ部以外のキャパシ
タ絶縁膜14をエッチングにより除去する。キャパシタ
は、ストレージ・ノード電極13と、キャパシタ絶縁膜14
を介して対向しているプレート電極15とで構成されてい
る。

次に第10図に示すように、全面に層間絶縁膜CVD SiO₂
/BPSGを600nm程度堆積し、900℃80分のBPSGメルト工程
を行ないビット線コクタクト17をホトリソグラフィ技術
と反応性イオンエッチング技術で開口する。

最後に第１図で示すように、多結晶シリコンまたはア
ルミニウムを全面に堆積し、ホトリソグラフィ技術と反
応性イオンエッチング技術によりビット線18をパターニ
ングし、その上に層間絶縁膜19を堆積して、セル部の基
本構造が完了する。

以上示した本実施例の製造方法においては、ソース・
ドレイン拡散層７を溝９を掘る前に形成する工程になっ
ているが、これを、溝９の中にゲート電極を先に形成し
た後に、ゲート電極をマスクにしてイオン注入によっ
て、または、ストレージノード電極やビット線中の不純
物の拡散によってソース・ドレイン拡散層７を形成して
もかまわない。また、ゲート電極10は、溝の中に完全に
埋め込まれていないので、端の部分がシリコン基板上に
出ている。（第１図（ｂ）参照）がゲート電極10を完全
に溝９の中に埋め込んでもかまわない。そうすることに
よって、段差を減少させ、平坦性が向上し、上の層の加
工をより容易にする。このように、溝掘りトランジスタ
によりスタックセルの熱工程の影響を無くすことができ
高密度なDRAMが実現できる。

第11図〜第13図は、本発明の他の実施例のDRAMのビッ
ト線方向に隣接する２ビット分を示す平面図とそのＡ−
Ａ′断面図及びＢ−Ｂ′断面図である。

まず第11図の実施例について説明する。第１図の実施
例では、溝９の側面部の薄いゲート絶縁膜９′を介して
ゲート電極10がソース・ドレイン拡散層７と隣接してい
るが、第11図に示すように、例えばゲート電極10を形成
した後で、例えば水蒸気雰囲気中で酸化して、ｎ型拡散
層の側面だけ厚い絶縁膜９″を形成することもできる。
また、第12図に示すように、溝９の側面全体に厚い絶縁
膜９″を、側壁残し技術により側面にCVD酸化膜を形成
し、しかる後熱酸化するとなにより残してもかまわな
い。第10,11図で断面図（ｃ）に示すようにチャネル幅
方向断面の側壁酸化膜９が薄い場合は、側面にボロン不
純物を再にドーピングしても良い。以上、第11図，第12
図の実施例を用いれば、ゲートとソース・ドレイン拡散
層のオーバーラップ容量を低減でき、回路のスピードを
速めることが可能となる。

次に第13図の実施例について説明する。第１図の実施
例では、素子分離絶縁膜として、選択酸化法により形成
したフィールド絶縁膜を用いた。しかし、素子分離はこ
の手段にこだわる必要はない。第13図は、Si基板に溝20
を形成した後、素子分離堆積絶縁膜５′を埋め込んだト
レンチ型の素子分離を用いた実施例を示している。素子
分離絶縁膜としては、シリコン酸化膜、または、ノンド
ープ多結晶シリコン膜等を用いる。これらの素子分離法
を用いると、素子分離形状が平坦であるため、上の層の
加工が極めて容易になる。また、MOSトランジスタの溝
９を素子分離絶縁膜状にも掘って、ゲート電極10を完全
に、またはその一部を、素子分離絶縁膜中に埋め込む
と、より平坦性が向上し、さらに加工性が向上する。

第14図は、本発明のその他の実施例のDRAMのビット線
方向に隣接する２ビット分を示す平面図とそのＡ−Ａ′
断面図及びDRAMの周辺CMOS回路のｎチャネルMOSトラン
ジスタ部とｐチャネルMOSトランジスタ部の平面図と、
そのＣ−Ｃ′断面図を示している。この実施例につい説
明する。第１図の実施例で用いた溝掘りMOSFETを、セル
部だけでなく、周辺回路のCMOSトラナジスタにも適用し
た場合（ｃ），（ｄ）を、この実施例は示している。こ
うすることにより、スタックト・キャパシタ・セル工程
の長時間の熱工程により周辺CMOSトランジスタのソース
・ドレイン拡散層の深さxjが大きくなっても、短チャネ
ル効果に影響されずに、また、チャネル・ストッパ不純
物の横方向の拡がりがあっても、狭チャネル効果に影響
されずに微細なCMOS周辺回路が実現する。特に周辺回路
のＰチャネル・トランジスタに対して大きな威力を発揮
する。

第15図は他の実施例を示し、ゲート電極を溝内に溝と
自己整合して完全に埋込んだ状態を示している。この埋
込みは多結晶シリコンをCVD堆積後、全体を反応性イオ
ンエッチングでエッチバックすることにより実現でき
る。またここでは素子分離領域にもゲート溝と連続して
溝が掘られている。この溝は基板上にストライプ状のエ
ッチングマスクをゲート電極の配設方向に形成してシリ
コン基板及びフィールド酸化膜をエッチングして形成す
るが、このエッチングマスクを載せたまま多結晶シリコ
ンを堆積して全体を反応性イオンエッチングなどでマス
クが露出するまでエッチングバックし、しかる後、この
エッチングマスクを除去すれば溝にセルフアラインし
て、溝上に一部が突出したゲート電極を形成することも
できる。

発明の他の実施例第18図〜第25図は本実施例の製造工程を示すメモリセ
ル部の平面図（ａ）,A−Ａ′断面図（ｂ）,B−Ｂ′断面
図（ｃ），周辺回路のＮチャネルMOSFETの平面図
（ｄ）,C−Ｃ′断面図（ｅ），及びＤ−Ｄ′断面図
（ｆ），である。これらの図面を用いて具体的にその製
造工程を示す。

まず第19図に示すように比抵抗５Ωcm程度のＰ型Si基
板101のメモリセル領域、およびＮチャネルMOSFET領域
に表面不純物濃度１×10¹⁷cm^-3程度のＰウェル102をＰ
チャネルMOSFET領域に表面不純物濃度８×10¹⁶cm^-3程度
のＮウェル103を例えば通常のホトリソグラフィ技術と
イオン注入法，熱拡散法を用いて形成し、さらに素子領
域に薄いシリコン酸化膜を介してシリコン窒化膜を形成
しチャネル・ストッパ不純物をＮチャネル領域にはＰ型
不純物104,Pチャネル領域にはＮ型不純物層105を選択形
成する。そして、選択酸化法により例えば1000℃O₂／H₂
O雰囲気で酸化して形成した厚さ700nm程度のSiO₂膜によ
り素子分離用のフィールド絶縁膜106を形成する。さら
に素子形成領域の薄いシリコン酸化膜，シリコン窒化膜
を除去し、再び素子形成領域に例えば20nm程度の酸化膜
107を形成した後、通常のフォトリソグラフィ技術を用
いて、Ｎチャネル素子形成領域には例えばリン（Ｐ）の
イオン注入を100Ke Vで１×10¹⁴cm^-2行ない、ｎ型拡散
層108を選択形成し、またＰチャネル素子形成領域に
は、例えばボロン（Ｂ）のイオン注入を30Ke Vで１×10
¹⁴cm^-2行ないＰ型拡散層109を形成する。このあと例え
ば900℃，N₂雰囲気で60分程度活性化アニールを行なっ
た後、全面に耐酸化性膜として例えばシリコン窒化膜11
0を例えばCVD法により約150nm程度堆積する。このと
き、選択酸化時に用いたシリコン窒化膜をそのまま残し
ておき、シリコン窒化膜110の代わりに用いることも可
能である。

次に第20図に示すように全面にレジストを塗布し、ホ
トリソグラフィによりパターニングしこれをマスクに塩
素系またはフッ素系ガスを用いた反応性イオンエッチン
グ等によりSi₃N₄膜110酸化膜107,および基板シリコンを
エッチングし、溝111を例えば500〜800nmの深さ、巾0.3
〜0.8μｍ掘る。レジストは、この反応性イオンエッチ
ングのマスク材になれば良いので酸化膜で置換しても良
い。また溝111はシリコン基板中だけでなく、フィール
ド酸化膜106上にも掘ってもかまわない。このとき、MOS
FETのチャネル長方向（Ｌ方向）の寸法はホトリソグラ
フィにより定まるが、チャネル幅方向（Ｗ方向）の寸法
は、フィールド酸化膜６のエッヂによって定まる。これ
については、第26図を用いて説明する。（ａ）はMOSFET
の平面図，（ｂ）はＬ方向を示すそのＡ−Ａ′断面図，
（ｃ）はソース・ドレイン領域となる拡散層領域を示す
Ｃ−Ｃ′断面図，（ｄ）はＷ方向を示すＢ−Ｂ′断面図
である。第26図のようにチャネル長方向（Ｌ方向）はレ
ジスト寸法で規定されるが、チャネル幅（Ｗ方向）はフ
ィールド酸化膜のエッヂによって規定され、エッチング
の進行によりフィールド酸化膜のエッヂは後退し、最初
のチャネル幅Ｗは、最終のチャネル幅Ｗ′に変化する。
例えばＷ＝0.4μｍ程度であった寸法がＷ′＝0.8μｍに
変化する。この変化量のコントロールは、フィールド酸
化膜106のエッヂの形状の制御とSi₃N₄膜110 SiO₂膜107
のエッチング時間の制御によって行なうことが可能であ
る。この工程により最初に形成したｎ型拡散層108,およ
びＰ型拡散層109をチャネル領域で確実に切断してい
る。さらに第20図の工程では、通常のホトリソグラフィ
技術を用いて選択的にＮチャネルMOSFET部およびＰ−チ
ャネルMOSFET部にそれぞれ例えばボロン（B⁺），リン
（P⁺）をイオン注入し112₁,112₂それぞれのしきい値電
圧の制御を行なう。例えばイオンの入射角度を僅かに傾
け、ステップ的あるいは連続的に基板を回転して注入を
行なう。

このとき、Ｎ型拡散層108およびＰ型拡散層109領域は
厚いSi₂N₄ 110でおおわれているのでこれがマスク材と
なりチャネルイオン層112₁,112₂は自己整合的に溝111の
内壁のみに形成される。このため、ソース，ドレインの
拡散層108,109と、チャネルイオン注入層112の接触面積
が著しく小さくなりソース，ドレイン耐圧が著しく向上
する。

次に第21図に示すように、溝111の中にゲート絶縁膜1
13を例えば熱酸化900℃,10分により10nm程度形成し、不
純物としてリン（Ｐ）をドープした第１の多結晶シリコ
ン膜を全面にCVD法により約300nm程度堆積し、ホトリソ
グラフィ技術と反応性イオンエッチング技術によりゲー
ト電極114をパターニングする。このとき、シリコン基
板の表面はSi₃N₄膜110でおおわれているか、ゲート電極
114が露出しているかのどちらかとなっている。

次に第22図に示すように露出したゲート電極114の表
面を例えば850℃,10分のO₂／H₂O雰囲気で熱酸化するこ
とにより約100nmの酸化膜115でおおう。この時Si₃N₄膜
表面にはほとんど酸化膜は形成されない。この後、通常
のホトリソグラフィ技術を用いてMOSFETのソース・ドレ
インおよびストレージ・ノード・コンタクト部を除い
て、レジスト膜116でおおう。この後、例えばCF₄ガスを
含むCDE（ケミカル・ドライ・エッチング）法などによ
り等方的に，あるいは、反応性エッチング法を用いて露
出したSi₃N₄膜110を選択除去する。

さらに、レジスト膜116,及びSi₃N₄膜110をマスクとし
て、MOSFETのソース，ドレイン及びストレージ・ノード
領域の酸化膜107を例えばNH₄F液等を用いて選択除去
し、拡散層108及び拡散層109からなる基板シリコン面を
露出させる。このとき、メモリセル部のストレージ・ノ
ード及びMOSFETのソース、ドレイン領域はレジスト膜11
6で規定されるのではなく、フィールド酸化膜106とゲー
ト電極114によっ自己整合的に決まる。このためストレ
ージ・ノード及び、MOSFETのソース・ドレインの窓開け
を最大限に行なうことが可能となる。

次に第23図に示すように、全面に不純物をドープして
いない第２の多結晶シリコンを約400nm程度CVD法により
堆積し、通常のホトリソグラフィ技術と、イオン注入法
により第２の多結晶シリコン膜に選択的に不純物をドー
ピングする。すなわち、Ｎ型不純物層108には、Ｎ型不
純物例えばヒ素（As）を60Ke V,1×10¹⁶cm^-2程度イオン
注入して選択的にＮ型不純物をドープした第２の多結晶
シリコン膜117₁を形成する。またＰ型不純物層109上に
は、Ｐ型不純物例えばボロン（Ｂ）を50Ke V,1×10¹⁶cm
^-2程度イオン注入して選択的にＰ型不純物をドープした
第２の多結晶シリコン膜117₂を形成する。この後、全面
にCVD酸化膜を除去し、通常のホトリソグラフィ技術と
反応性イオンエッチング技術により、ストレージ・ノー
ド電極117₁,NチャネルMOSFETのソース，ドレイン電極11
7₁，およびＰチャネルMOSFETのソース，ドレイン電極11
7₂を加工する。このとき、第２の多結晶シリコン膜から
それぞれの不純物が基板に拡散し、N⁺型拡散層118,P⁺型
拡散層９を形成する。

次に第24図に示すように、CVD法によりSi₃N₄膜を全面
に10nm程度堆積し、次に950℃のO₂／H₂O雰囲気中で30分
程度酸化し、キャパシタ絶縁膜120を形成する。この例
では、キャパシタ絶縁膜120は、Si₃N₄膜とSiO₂膜の積層
構造としたが、SiO₂膜単層やSi₃N₄膜とTa₂O₅膜の積層構
造等、キャパシタ絶縁膜として利用できる他の材料でも
かまわない。次に全面に第３の多結晶シリコン膜を例え
ば膜圧400nm程度堆積し、900℃50分のリン拡散やイオン
注入およびアニール等によりＮ型不純物をドーピングし
た後、ホトリソグラフィ技術とRIE法またはCDE等のエッ
チング技術によりプレート電極121を加工する。

次に第25図に示すように、プレート電極121の表面を
例えば850℃,10分のO₂／H₂O雰囲気で熱酸化することに
より膜圧約100nmの酸化膜122でおおう。露出したSi₃N₄
膜の表面には、ほとんど酸化膜は形成されない。この
後、通常のホトリソグラフィ技術を用いて少なくともビ
ット線コンタクト部を除いて、レジスト膜123でおお
う。この後、レジスト膜23と他の酸化膜122等をマスク
として例えばCF₄ガスを含むCDE法あるいはRIE法により
露出したSi₃N₄膜110を選択的に除去し、さらにNF₄F液な
どを用いてSi₃N₄膜110下の酸化膜107を選択的に除去
し、シリコン基板を露出させる。このとき他の領域は厚
い酸化膜等におおわれているので他の電極等が露出する
ことはない。このとき、ビット線コンタクト領域はレジ
スト膜123で規定されるのでなく、フィールド酸化膜106
とゲート電極114上の酸化膜115,あるいはプレート電極1
21上の酸化膜122によって自己整合的に決まる。このた
め、ビット線コンタクトのパターニングをレジスト膜を
用いて行なう必要がなく、このホトレジスト工程は省略
することも可能である。

もし、例え行なうとしても、非常にラフなパターニン
グで良く、従来のビット線コンタクトの場合のように最
小のサイズを使い、パターンの合せ精度も非常に良いこ
とが要求されることはない。これによりビット線コンタ
クトの形成歩留りが大幅に向上している。

次に第18図に示すように露出したシリコン面を含んで
全面に第４の多結晶シリコン膜124をCVD法により約400m
m程度堆積する。この多結晶シリコン膜124は、減圧CVD
法を用いて堆積を行なうと、ステップカバレッジが非常
に良好で段差の大きな細い溝状のところにも容易に均一
な膜厚に堆積することができる。

また、ビット線コンタクトのコンタクト特性を良くす
るために、例えばヒ素（As）やアルゴン（Ar）などを用
いて多結晶シリコン膜と基板との自然酸化膜を破壊する
方法は、有効である。また、ヒ素（As）を用いれば同時
に不純物のドーピングも兼ねることが可能である。Ｎ型
不純物のドーピングには900℃50分のリン拡散や、イオ
ン注入およびアニール等により行なうことができる。次
に通常のホトリソグラフィ技術とRIEまたはCDE等のエッ
チング技術により、ビット線電極124を加工する。この
ときビット線電極124からＮ型不純物の再拡散がおこ
り、基板シリコンのＮ型不純物層108と電気的により確
実に接続される。

最後に第18図に示すように全面に層間絶縁膜として例
えばCVD SiO₂膜/BPSG膜を約600nm程度堆積し、900℃80
分のBPSGメルト工程を行ない、通常のホトリソグラフィ
技術とRIE法を用いてコンタクトホールを形成する。こ
のとき、コンタクトホールは、メモリセル部、周辺CMOS
FET部の主要な部分は全部多結晶シリコン上にコンタク
トを取るのでリソグラフィ時の段差も少なく均一にコン
タクトホールを開口できる。このため著しくコンタクト
ホールの開口歩留りが向上する。この後、例えばAl-Si-
Cu等を用いた金属配線を配設して、メモリセル部、周辺
CMOSFET部の基本構造が完成する。

以上示した本実施例の製造方法においては、周辺CMOS
FETのソース，ドレイン部に多結晶シリコン膜を用いた
が、これを用いない従来通りの方法でも良いことはいう
までもない。

尚、上記実施例では、ゲート電極114,下地電極117,プ
レート電極121,ビット線電極124にそれぞれ多結晶シリ
コン膜を用いたが、例えば多結晶シリコンとモリブデン
シリサイドの積層膜やタングステンなどの高融点金属
や、あるいは、それらのシリサイド膜であっても良く、
それらを組み合せた積層膜であっても良い。

この実施例によれば次の様な効果がある。

メモリセル部においては、ストレージ・ノードのコン
タクト寸法はフィールド酸化膜とゲート電極によって決
まりストレージ・ノードのホトレジスト工程に厳しい寸
法管理や他の層との厳しい合せ精度管理を行なう必要が
ないため、余裕をもったホトレジスト工程となり、製品
の歩留りが向上する。

また、メモリセル部においては、ビット線コンタクト
の寸法は、フィールド酸化膜とゲート電極によって決ま
り、ビット線コンタクトのホトレジスト工程はより製品
の歩留りを向上させるために用いられるがこれを完全に
省略し、自己整合的にビット線コンタクトを開けること
も可能である。

またメモセル部においてはプレート電極とビット線電
極との分離が自己整合的におこなわれるので同じ面積で
比較するとビット線コンタクト領域を小さくでき、この
ため、キャバシタ領域を大きくとれ、いわゆるDRAMの蓄
積電荷量を大きくできて、メモリセルの動作上の信頼性
が著しく向上する。

また、平坦化した後でも、アスペクト比の大きいコン
タクトを取る必要はなく、配線／コンタクトの信頼性が
著しく向上する。これは、メモリセル部及び周辺CMOSFE
T部共に主要部は、たとえば多結晶シリコン膜を用い
て、一旦ソース・ドレイン部から配線を引き出し、それ
にコンタクトを開けるため段差が緩和されていることに
よっている。さらにまた、フィールド領域上にまで引き
出したりしているので他の領域上で各種コンタクトを取
ることが可能となり集積度も向上している。

また、チャネルイオン注入層をソース・ドレイン不純
物層と分離して自己整合的に形成できるため、ソース・
ドレイン耐圧が著しく向上し、ソース・ドレイン層の拡
散層容量が減少し、メモリセル、周辺CMOSFETの高速動
作が可能となる。

上記実施例ではゲート電極表面を酸化したが、第21図
の工程でゲート電極のパターニングに用いたCVD SiO₂膜
115′を残しておき、更に全面にCVD SiO₂膜115″を被せ
て全面を反応性イオンエッチング等によりエッチバック
してゲート電極の側壁に自己整合して残置し第22図の工
程に移ってもよい。このようにして形成した場合を第27
図に示す。

同様に、第二のキャパシタ電極を酸化する代わりに第
24図の工程で第二のキャパシタ電極についてもそのパタ
ーニングに用いたCVD SiO₂膜を残しておき、更に側壁に
自己整合してエッチバックでCVD SiO₂膜を残し、第25の
工程に移ってもよい。第27図で示した変形例について更
にこれを適用してもよい。

以上、本発明の実施例は、その他その趣旨を逸脱しな
い範囲で種々変形して実施することができる。

［発明の効果］本発明のメモリセル構造を用いると、従来のスタック
ト・キャパシタ・セルの問題点を極めて改善し、より微
細なメモリセルを可能とする効果がある。従来のスタッ
クト・キャパシタ・セル構造のMOSトランジスタは長時
間の熱工程を受けるために、ソース・ドレイン拡散層の
xjが増加して、短チャネル効果により、微細なゲート長
が実現できない。また、長時間の熱工程によりチャネル
・ストッパ不純物のチャネル部への横方向拡散が起き
て、狭チャネル効果によって微細なチャネル幅のトラン
ジスタが実現できない。一方、本発明のように、MOSト
ランジスタに溝掘りMOSFETを用いると、溝によってシリ
コン基板を削り取っていることから、ソース・ドレイン
拡散層ののびや、チャネルストッパ不純物ののびに影響
することなく、短チャネル効果や狭チャネル効果を抑制
することができ、微細なゲート長やチャネル幅のMOSト
ランジスタが実現できる。また、ゲート電極を半導体基
板中の溝に埋め込むことによって、平坦性が確保され、
その上の層の電極や配線の加工を容易にすることができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例のDRAMの隣接する２ビット分
を示す平面とそのＡ−Ａ′及びＢ−Ｂ′断面を示す図、
第２図，第３図，第４図，第５図，第６図，第７図，第
８図，第９図，第10図は、その製造工程例を説明するた
めの図、第11図，第12図，第13図，第14図，第15図は本
発明のその他の実施例を示す図、第16図及び第17図は本
実施例のMOSFETを比較して示す図、第18図，第19図，第
20図，第21図，第22図，第23図，第24図，第25図，第26
図，第27図は本発明の他の実施例を説明する図である。
図において、 1,101……Ｐ型Si基板、２……シリコン酸化膜、３……
シリコン窒化膜、４……インプラ直後ボロン不純物、5,
5′,105……素子分離絶縁膜、6,106……チャネル・スト
ッパ不純物、7,7′,107……ｎ型拡散層領域、８……レ
ジストまたはシリコン窒化膜、９……溝、９′,109……
ゲート絶縁膜、10,110……ゲート電極、11,16,19,111,1
16,119……層間絶縁膜、12,112……ストレージ・ノード
・コンタクト、13,113……ストレージ・ノード電極、1
4,114……キャパシタ絶縁膜、15,115……プレート電
極、17,117……ビット線コンタクト、18,118……ビット
線、７″……Ｐ型拡散層領域、９″,9″……溝側面絶縁
膜、20……素子分離溝、21……コンタクト、22……Al配
線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者堀口文男神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (72)発明者渡辺重佳神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (56)参考文献特開昭62−66663（ＪＰ，Ａ) 特開昭62−264645（ＪＰ，Ａ) 日経マイクロデバイス1987年１月号ｐｐ．61−73 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/8242 H01L 27/108

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板にMOSトランジスタとキャパシ
タからなるメモリセルが配列形成された半導体記憶装置
において、前記MOSトランジスタは、半導体基板上に形
成されたソース・ドレイン層と、該半導体基板に掘られ
た溝の中に形成されたゲート絶縁膜と、前記溝に形成さ
れたゲート電極から構成され、前記キャパシタは、半導
体基板上に形成された第一のキャパシタ電極と、この電
極に重ねてその表面に絶縁膜を介して形成された第二の
キャパシタ電極とから構成され、かつ、前記ゲート絶縁
膜のうち前記ソース・ドレイン層と前記ゲート電極間の
部分が、その他の部分よりも厚く形成されていることを
特徴とする半導体記憶装置。
【請求項２】前記ゲート電極が前記溝に対して自己整合
して設けられていることを特徴とする請求項１記載の半
導体記憶装置。
【請求項３】半導体基板にMOSトランジスタとキャパシ
タからなるメモリセルが配列形成された半導体記憶装置
を製造する方法であって、基板の素子分離された各メモ
リセル領域にソース・ドレイン層を形成する工程と、前
記半導体基板に、前記ソース・ドレイン層以上に深い溝
を形成する工程と、前記溝の中にゲート絶縁膜を形成
し、ソース・ドレイン層の側面のゲート絶縁膜を厚くす
る工程と、前記溝にゲート電極を形成する工程と、前記
半導体基板上に第一のキャパシタ電極を形成する工程
と、該キャパシタ電極の表面に絶縁膜を介して第二のキ
ャパシタ電極を形成する工程とを備えたことを特徴とす
る半導体記憶装置の製造方法。
【請求項４】ソース、ドレイン層を形成してから溝を形
成する請求項３記載の半導体記憶装置の製造方法。
【請求項５】溝を形成した後、ソース、ドレイン層を形
成する請求項３記載の半導体記憶装置の製造方法。
【請求項６】半導体基板のフイールド酸化膜で分離され
たメモリセル領域にソース・ドレイン層を形成する工程
と、前記半導体基板上に耐酸化膜を形成し、これをマス
クとして前記ソース・ドレイン層より深い溝を形成する
工程と、この溝にゲート絶縁膜を介してゲート電極を形
成する工程と、このゲート電極表面を酸化する工程と、
この酸化膜及びフイルード酸化膜をマスクとして前記耐
酸化膜をエッチングし、露出した半導体基板上に第一の
キャパシタ電極を形成する工程と、このキャパシタ電極
の表面に絶縁膜を介して第二のキャパシタ電極を形成す
る工程と、この第二のキャパシタ電極の表面を酸化する
工程と、この酸化膜をマスクとして前記耐酸化膜をエッ
チングしビット線コンタクト領域の基板を露出する工程
と、この領域にビット線をコンタクトして形成する工程
とを備えたことを特徴とする半導体記憶装置の製造方
法。
【請求項７】半導体基板のフイールド酸化膜で分離され
たメモリセル領域にソース・ドレイン層を形成する工程
と、前記半導体基板上に耐酸化膜を形成し、これをマス
クとして前記ソース・ドレイン層より深い溝を形成する
工程と、この溝にゲート絶縁膜を介してゲート電極及び
酸化膜を形成する工程と、このゲート電極側面に酸化膜
を、ゲート電極に対して自己整合して形成する工程と、
このゲート電極上面及び側面の酸化膜及びフイルード酸
化膜をマスクとして前記耐酸化膜をエッチングし、露出
した半導体基板上に第一のキャパシタ電極を形成する工
程と、このキャパシタ電極の表面に絶縁膜を介して第二
のキャパシタ電極を形成する工程と、この第二のキャパ
シタ電極の表面を酸化する工程と、この酸化膜をマスク
として前記耐酸化膜をエッチングしビット線コンタクト
領域の基板を露出する工程と、この領域にビット線をコ
ンタクトして形成する工程とを備えたことを特徴とする
半導体記憶装置の製造方法。
【請求項８】半導体基板のフイールド酸化膜で分離され
たメモリセル領域にソース・ドレイン層を形成する工程
と、前記半導体基板上に耐酸化膜を形成し、これをマス
クとして前記ソース・ドレイン層より深い溝を形成する
工程と、この溝にゲート絶縁膜を介してゲート電極を形
成する工程と、このゲート電極表面を酸化する工程と、
この酸化膜及びフイールド酸化膜をマスクとして前記耐
酸化膜をエッチングし、露出した半導体基板上に第一の
キャパシタ電極を形成する工程と、このキャパシタ電極
の表面に絶縁膜を介して第二のキャパシタ電極及び酸化
膜を形成する工程と、このキャパシタ電極側面に酸化膜
を、前記第二のキャパシタ電極に対して自己整合して形
成する工程と、このキャパシタ電極上面及び側面の酸化
膜をマスクして前記耐酸化膜をエッチングしビット線コ
ンタクト領域の基板を露出する工程と、この領域にビッ
ト線をコンタクトして形成する工程とを備えたことを特
徴とする半導体記憶装置の製造方法。
【請求項９】半導体基板のフイールド酸化膜で分離され
たメモリセル領域にソース・ドレイン層を形成する工程
と、前記半導体基板上に耐酸化膜を形成し、これをマス
クとして前記ソース・ドレイン層より深い溝を形成する
工程と、この溝にゲート絶縁膜を介してゲート電極側面
に酸化膜を、前記ゲート電極に対して自己整合して形成
する工程と、このゲート電極上面及び側面の酸化膜及び
フイールド酸化膜をマスクとして前記耐酸化膜をエッチ
ングし、露出した半導体基板上に第一のキャパシタを形
成する工程と、このキャパシタ電極側面に酸化膜を、前
記第一のキャパシタに対して自己整合して形成する工程
と、このキャパシタ電極上面及び側面の酸化膜をマスク
として前記耐酸化膜をエッチングしビット線コンタクト
領域の基板を露出する工程と、この領域にビット線をコ
ンタクトして形成する工程とを備えたことを特徴とする
半導体記憶装置の製造方法。