JPS63273363A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63273363A JPS63273363A JP10830987A JP10830987A JPS63273363A JP S63273363 A JPS63273363 A JP S63273363A JP 10830987 A JP10830987 A JP 10830987A JP 10830987 A JP10830987 A JP 10830987A JP S63273363 A JPS63273363 A JP S63273363A
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- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 8
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に微小ゲート
長を有する半導体装置の製造方法に関する。
長を有する半導体装置の製造方法に関する。
マイクロ波デバイスにおけるGaAs MESFET
やICは数十GHzの超高周波帯で高利得を得るために
0.25〜0.5μmのゲート長寸法が要求され、この
ゲート電極はW、Ta、Moなどの高融点金属あるいは
高融点金属硅化物に低抵抗化のAuを積層した構成が採
用されている。
やICは数十GHzの超高周波帯で高利得を得るために
0.25〜0.5μmのゲート長寸法が要求され、この
ゲート電極はW、Ta、Moなどの高融点金属あるいは
高融点金属硅化物に低抵抗化のAuを積層した構成が採
用されている。
第2図は従来の半導体装置の一例を説明するための半導
体チップの断面図である。
体チップの断面図である。
第2図に示すように、半絶縁性GaAs基板1の上に設
けられたN型活性層2の表面に膜厚t1が0.5μmの
酸化シリコン膜3を設け、酸化シリコン膜3を選択的に
エツチングしてゲート長LG=0.5μmの開口部を設
ける。次に、前記開口部を含む表面にゲート電極を構成
する材料のWS i 、Ti 、Pt、Auを順次堆積
し、これを選択的にエツチングして前記開口部に膜厚0
.7μmのゲート電極7を形成する。このとき開口部の
縦横比t / L oが1以上になると開口部上端でシ
ャドウィング効果を生じゲート電極7に空洞8を生ずる
ことがある。
けられたN型活性層2の表面に膜厚t1が0.5μmの
酸化シリコン膜3を設け、酸化シリコン膜3を選択的に
エツチングしてゲート長LG=0.5μmの開口部を設
ける。次に、前記開口部を含む表面にゲート電極を構成
する材料のWS i 、Ti 、Pt、Auを順次堆積
し、これを選択的にエツチングして前記開口部に膜厚0
.7μmのゲート電極7を形成する。このとき開口部の
縦横比t / L oが1以上になると開口部上端でシ
ャドウィング効果を生じゲート電極7に空洞8を生ずる
ことがある。
上述した従来の半導体装置の製造方法は、ゲート長を短
縮していくとゲート電極に空洞を生じてゲート電極の抵
抗の増大や、後工程における熱処理でゲート電極の膨れ
を生じるという問題点がある。
縮していくとゲート電極に空洞を生じてゲート電極の抵
抗の増大や、後工程における熱処理でゲート電極の膨れ
を生じるという問題点がある。
本発明は、微小ゲート長のゲート電極を精度よく形成で
きる半導体装置の製造方法を提供することにある。
きる半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、活性層を有する砒化
ガリウム基板上に第1の絶縁膜を堆積し該第1の絶縁膜
に選択的に開口部を設ける工程と、該開口部を含む表面
に第2の絶縁膜を堆積し異方性エツチング法により前記
第2の絶縁膜を前記開口部の前記第1の絶縁膜側壁の一
部にのみ前記第2の絶縁膜を残して前記開口部が階段状
になるように前記第2の絶縁膜を除去する工程と、前期
開口部を含む表面に導電膜を堆積し該導電膜を選択的に
エツチングして除去しゲート電極を形成する工程とを含
んで構成される。
ガリウム基板上に第1の絶縁膜を堆積し該第1の絶縁膜
に選択的に開口部を設ける工程と、該開口部を含む表面
に第2の絶縁膜を堆積し異方性エツチング法により前記
第2の絶縁膜を前記開口部の前記第1の絶縁膜側壁の一
部にのみ前記第2の絶縁膜を残して前記開口部が階段状
になるように前記第2の絶縁膜を除去する工程と、前期
開口部を含む表面に導電膜を堆積し該導電膜を選択的に
エツチングして除去しゲート電極を形成する工程とを含
んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図(a)〜(d)は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第1図(a)に示すように、半絶縁性GaAs基
板1の上に形成したN型活性層2の表面に酸化シリコン
層3を厚さtt=0.5μmに形成し、酸化シリコン層
3の表面に1.0.ttm幅の開ロバターンを有するホ
トレジスト膜4を設け、ホトレジスト膜4をマスクとし
てCF4系ガスの反応性イオンエツチング法(以下RI
E法と記す)により酸化シリコンWA4を垂直にエツチ
ングして除去し、開口部5を設ける。
板1の上に形成したN型活性層2の表面に酸化シリコン
層3を厚さtt=0.5μmに形成し、酸化シリコン層
3の表面に1.0.ttm幅の開ロバターンを有するホ
トレジスト膜4を設け、ホトレジスト膜4をマスクとし
てCF4系ガスの反応性イオンエツチング法(以下RI
E法と記す)により酸化シリコンWA4を垂直にエツチ
ングして除去し、開口部5を設ける。
次に、第1図(b)に示すように、ホトレジスト膜4を
除去した後、開口部5を含む表面にスパッタリング法に
より窒化シリコン膜6を堆積する。このとき、窒化シリ
コン膜6の平坦部の膜厚t2と開口部5の側壁部の膜厚
Lswの関係をあらかじめ実験的に把握しておき、実施
例では12=0.4μmのときL sw= 0.25μ
mを得た。
除去した後、開口部5を含む表面にスパッタリング法に
より窒化シリコン膜6を堆積する。このとき、窒化シリ
コン膜6の平坦部の膜厚t2と開口部5の側壁部の膜厚
Lswの関係をあらかじめ実験的に把握しておき、実施
例では12=0.4μmのときL sw= 0.25μ
mを得た。
次に、第1図(C)に示すように、RIE法や反応性イ
オンビームエツチング法により、エツチングガスとして
CF J +02又はCF4+82等を用いて異方性エ
ツチングを行い、開口部5の側壁に窒化シリコン膜6の
高さが約t1/2になるように残して窒化シリコン膜6
を除去する。ここで、酸化シリコン膜3に対する窒化シ
リコン膜6のエツチング速度が3倍以上になるようにC
F4ガスに対する02ガスあるいはH2ガスの分圧を調
整することにより、開口部側壁の窒化シリコン膜6の高
さを0゜25μmに減らしても酸化シリコン膜3の膜厚
の減少は800Å以下に抑えることができる。
オンビームエツチング法により、エツチングガスとして
CF J +02又はCF4+82等を用いて異方性エ
ツチングを行い、開口部5の側壁に窒化シリコン膜6の
高さが約t1/2になるように残して窒化シリコン膜6
を除去する。ここで、酸化シリコン膜3に対する窒化シ
リコン膜6のエツチング速度が3倍以上になるようにC
F4ガスに対する02ガスあるいはH2ガスの分圧を調
整することにより、開口部側壁の窒化シリコン膜6の高
さを0゜25μmに減らしても酸化シリコン膜3の膜厚
の減少は800Å以下に抑えることができる。
次に、第1図(d)に示すように、開口部5を含む表面
にスパッタリング法でWSi(膜厚0.2μm)、Ti
、Pt、Auを順次堆積して、これを選択的にエツチ
ングし膜厚0.7μmでゲート長0.5μmのT字型ゲ
ート電極7を形成する。このように、開口部側壁が段階
状になっているためゲート電極7はゲート長が0,5μ
mと小さいにもがかわらず見かけ上の縦横比が1以下に
なり、ゲート電極に空洞を生じ難くすることができる。
にスパッタリング法でWSi(膜厚0.2μm)、Ti
、Pt、Auを順次堆積して、これを選択的にエツチ
ングし膜厚0.7μmでゲート長0.5μmのT字型ゲ
ート電極7を形成する。このように、開口部側壁が段階
状になっているためゲート電極7はゲート長が0,5μ
mと小さいにもがかわらず見かけ上の縦横比が1以下に
なり、ゲート電極に空洞を生じ難くすることができる。
以上説明したように本発明は、ゲート電極を形成するた
めの第1の絶縁膜の開口部側壁に階段状の第2の絶縁膜
を設けることにより、0.5μmレベルのゲート長にお
いても空洞なきゲート電極を形成できるという効果を有
する。
めの第1の絶縁膜の開口部側壁に階段状の第2の絶縁膜
を設けることにより、0.5μmレベルのゲート長にお
いても空洞なきゲート電極を形成できるという効果を有
する。
第1図(a)〜(d)は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第2図は従
来の半導体装置の一例を説明するための半導体チップの
断面図である。 1・・・半絶縁性GaAs基板、2・・・N型活性層、
3・・・酸化シリコン膜、4・・・ホトレジスト膜、5
・・・開口部、6・・・窒化シリコン膜、7・・・ゲー
ト電極、8・・・空洞、1..12・・・第1、第2の
絶縁膜の膜厚、Lsw・・・開口部側壁の第2の絶縁膜
の膜厚、LG・・・ゲート長。 ”1゜
めの工程順に示した半導体チップの断面図、第2図は従
来の半導体装置の一例を説明するための半導体チップの
断面図である。 1・・・半絶縁性GaAs基板、2・・・N型活性層、
3・・・酸化シリコン膜、4・・・ホトレジスト膜、5
・・・開口部、6・・・窒化シリコン膜、7・・・ゲー
ト電極、8・・・空洞、1..12・・・第1、第2の
絶縁膜の膜厚、Lsw・・・開口部側壁の第2の絶縁膜
の膜厚、LG・・・ゲート長。 ”1゜
Claims (1)
- 活性層を有する砒化ガリウム基板上に第1の絶縁膜を
堆積し該第1の絶縁膜に選択的に開口部を設ける工程と
、該開口部を含む表面に第2の絶縁膜を堆積し異方性エ
ッチング法により前記第2の絶縁膜を前記開口部の前記
第1の絶縁膜側壁の一部にのみ前記第2の絶縁膜を残し
て前記開口部が階段状になるように前記第2の絶縁膜を
除去する工程と、前記開口部を含む表面に導電膜を堆積
し該導電膜を選択的にエッチングして除去しゲート電極
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10830987A JPS63273363A (ja) | 1987-04-30 | 1987-04-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10830987A JPS63273363A (ja) | 1987-04-30 | 1987-04-30 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63273363A true JPS63273363A (ja) | 1988-11-10 |
Family
ID=14481439
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10830987A Pending JPS63273363A (ja) | 1987-04-30 | 1987-04-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63273363A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03218626A (ja) * | 1989-11-14 | 1991-09-26 | Mitsubishi Electric Corp | 半導体装置の配線接触構造 |
DE4138842A1 (de) * | 1990-12-26 | 1992-07-02 | Mitsubishi Electric Corp | Gateelektrode einer halbleitervorrichtung und verfahren zu deren herstellung |
US6087256A (en) * | 1996-12-18 | 2000-07-11 | Nec Corporation | Method for manufacturing modified T-shaped gate electrode |
DE102016122399A1 (de) * | 2016-11-21 | 2018-05-24 | Forschungsverbund Berlin E.V. | Gate-Struktur und Verfahren zu dessen Herstellung |
-
1987
- 1987-04-30 JP JP10830987A patent/JPS63273363A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03218626A (ja) * | 1989-11-14 | 1991-09-26 | Mitsubishi Electric Corp | 半導体装置の配線接触構造 |
DE4138842A1 (de) * | 1990-12-26 | 1992-07-02 | Mitsubishi Electric Corp | Gateelektrode einer halbleitervorrichtung und verfahren zu deren herstellung |
US5288654A (en) * | 1990-12-26 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Method of making a mushroom-shaped gate electrode of semiconductor device |
DE4138842C2 (de) * | 1990-12-26 | 1998-07-09 | Mitsubishi Electric Corp | Gateelektrode und Verfahren zu deren Herstellung |
US6087256A (en) * | 1996-12-18 | 2000-07-11 | Nec Corporation | Method for manufacturing modified T-shaped gate electrode |
DE102016122399A1 (de) * | 2016-11-21 | 2018-05-24 | Forschungsverbund Berlin E.V. | Gate-Struktur und Verfahren zu dessen Herstellung |
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