JP2583891B2 - アクテイブマトリクス表示装置の製造方法 - Google Patents
アクテイブマトリクス表示装置の製造方法Info
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- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、アクティブマトリクスアレー基板、及び大
容量で高画質な表示が得られるアクティブマトリクス型
の液晶等による表示装置の製造方法に関する。
容量で高画質な表示が得られるアクティブマトリクス型
の液晶等による表示装置の製造方法に関する。
（従来の技術） 第４図にアクティブマトリクスアレー基板上の電気的
配線模式図の一例を示す。８行９列のマトリクスの場合
を示し、a1〜a9が列電極線であり、b1〜b8が行電極線で
ある。また、各々の交点にc11で代表的に示される薄膜
トランジスタ等のスイッチング素子、ならびにd11で代
表的に示される絵素電極が設置される。以上のような電
気配線を施されたアクティブマトリクスアレー基板と、
主面上の一部に透明電極が形成された別の基板（対向基
板と以後称する）とを平行対峙させ、その間に液晶を封
入することにより液晶表示装置が製造される。
配線模式図の一例を示す。８行９列のマトリクスの場合
を示し、a1〜a9が列電極線であり、b1〜b8が行電極線で
ある。また、各々の交点にc11で代表的に示される薄膜
トランジスタ等のスイッチング素子、ならびにd11で代
表的に示される絵素電極が設置される。以上のような電
気配線を施されたアクティブマトリクスアレー基板と、
主面上の一部に透明電極が形成された別の基板（対向基
板と以後称する）とを平行対峙させ、その間に液晶を封
入することにより液晶表示装置が製造される。
第５図に液晶表示装置の一般的な製造工程のフローチ
ャートを示す。アレー基板製作工程（１）が完了後、断
線や短絡等の不良に関する検査工程（２）が入り、次に
対向基板とアレー基板を貼り合せて液晶を挟持させて成
るパネル組立工程（３）を行なう。パネル組立工程
（３）完了後、画像の検査工程（４）が入り、不良のも
のは救済工程（５）後、出荷検査（６）を行なって出荷
される。
ャートを示す。アレー基板製作工程（１）が完了後、断
線や短絡等の不良に関する検査工程（２）が入り、次に
対向基板とアレー基板を貼り合せて液晶を挟持させて成
るパネル組立工程（３）を行なう。パネル組立工程
（３）完了後、画像の検査工程（４）が入り、不良のも
のは救済工程（５）後、出荷検査（６）を行なって出荷
される。
（発明が解決しようとする問題点） ところが、上述したようなアレー基板製作工程（１）
やパネル組立工程（３）及び救済工程（５）等の製造工
程においては、静電気が発生する機会が多く、アレー基
板の取り扱い時や移載に際して、特定の行電極線または
列電極線に静電気の充・放電が生じる。静電気の充・放
電の生じた特定の行電極線または列電極線に接続された
薄膜トラジスタ等のスイッチング素子は、静電気の充・
放電が生じなかった他の行電極線または列電極線との間
の静電気による大きな電位差に晒され、本来の性能が劣
化してしまうことが多かった。特にアクティブマトリク
スアレー基板と対向基板とに液晶配向処理をした後に貼
り合せて液晶を注入し、偏向板を貼添するというパネル
に組立てる工程（３）において、アレー基板が静電気で
破壊されることが多かった。
やパネル組立工程（３）及び救済工程（５）等の製造工
程においては、静電気が発生する機会が多く、アレー基
板の取り扱い時や移載に際して、特定の行電極線または
列電極線に静電気の充・放電が生じる。静電気の充・放
電の生じた特定の行電極線または列電極線に接続された
薄膜トラジスタ等のスイッチング素子は、静電気の充・
放電が生じなかった他の行電極線または列電極線との間
の静電気による大きな電位差に晒され、本来の性能が劣
化してしまうことが多かった。特にアクティブマトリク
スアレー基板と対向基板とに液晶配向処理をした後に貼
り合せて液晶を注入し、偏向板を貼添するというパネル
に組立てる工程（３）において、アレー基板が静電気で
破壊されることが多かった。
これらの問題を解決するために、特公昭60−209780号
や特公昭61−12268号では、第６図に示すように、列電
極線a1〜a9と行電極線b1〜b8をA1,A2,B1,B2,C,D,E,F部
において電気的に短絡させることにより、静電対策パタ
ーンを形成し、行と列間に静電的電圧が印加されないよ
うにして、アレー基板の静電気による破壊を防いでい
た。
や特公昭61−12268号では、第６図に示すように、列電
極線a1〜a9と行電極線b1〜b8をA1,A2,B1,B2,C,D,E,F部
において電気的に短絡させることにより、静電対策パタ
ーンを形成し、行と列間に静電的電圧が印加されないよ
うにして、アレー基板の静電気による破壊を防いでい
た。
しかし、このような静電対策パターンでは、線端部を
すべて接続してあり、行と列に別々に信号を載せること
ができないので、トランジスタの特性検査や短絡不良検
査及び画像検査等の検査がこのままでは不可能であり、
第５図に示すような静電対策パターンは、必要に応じて
最高３回の形成−除去を繰り返す必要があった。
すべて接続してあり、行と列に別々に信号を載せること
ができないので、トランジスタの特性検査や短絡不良検
査及び画像検査等の検査がこのままでは不可能であり、
第５図に示すような静電対策パターンは、必要に応じて
最高３回の形成−除去を繰り返す必要があった。
本発明は、以上のような欠点を除去したものである。
（問題点を解決するための手段） 本発明のアクティブマトリクスアレー基板は、複数本
の列電極線、前記列電極線と交差する複数本の行電極
線、及び前記列電極線と前記行電極線との交点にスイッ
チング素子及び絵素電極を有し、前記列電極線の端部の
一方または両方に、前記列電極線の内奇数番目の電極線
ごとと偶数番目の電極線ごととに電気的に並列に、直接
または所定の抵抗体を介して短絡した列短絡部と、前記
行電極線の端部の一方または両方に、前記行電極線の内
奇数番目の電極線ごとと偶数番目の電極線ごととに電気
的に並列に、直接または所定の抵抗体を介して短絡し、
前記列短絡部とは短絡しない行短絡部とを備えたもので
あり、 また、本発明のアクティブマトリクス表示装置の製造
方法は、複数本の列電極線、前記列電極線と交差する複
数本の行電極線、及び前記列電極線と前記行電極線との
交点にスイッチング素子及び絵素電極を有するアクティ
ブマトリクスアレー基板と、少なくとも一部に透明電極
を有する対向基板と、前記基板間に挟持された液晶を有
してなるアクティブマトリクス表示装置の製造方法にお
いて、前記アレー基板の作製中または作製が終了した後
に、前記列電極線の端部の一方または両方に、前記列電
極線の内奇数番目の電極線ごとと偶数番目の電極線ごと
とに電気的に並列に、直接または所定の抵抗体を介して
短絡した列短絡部と、前記行電極線の端部の一方または
両方に、前記行電極線の内奇数番目の電極線ごとと偶数
番目の電極線ごととに電気的に並列に、直接または所定
の低抗体を介して短絡し、前記列短絡部とは短絡しない
行短絡部とを形成し、その後に前記アレー基板と前記対
向基板とを貼り合わせて前記液晶を挟持させた後に、前
記列短絡部と前記列電極線及び前記行短絡部と前記行電
極線とを切り離すものである。
の列電極線、前記列電極線と交差する複数本の行電極
線、及び前記列電極線と前記行電極線との交点にスイッ
チング素子及び絵素電極を有し、前記列電極線の端部の
一方または両方に、前記列電極線の内奇数番目の電極線
ごとと偶数番目の電極線ごととに電気的に並列に、直接
または所定の抵抗体を介して短絡した列短絡部と、前記
行電極線の端部の一方または両方に、前記行電極線の内
奇数番目の電極線ごとと偶数番目の電極線ごととに電気
的に並列に、直接または所定の抵抗体を介して短絡し、
前記列短絡部とは短絡しない行短絡部とを備えたもので
あり、 また、本発明のアクティブマトリクス表示装置の製造
方法は、複数本の列電極線、前記列電極線と交差する複
数本の行電極線、及び前記列電極線と前記行電極線との
交点にスイッチング素子及び絵素電極を有するアクティ
ブマトリクスアレー基板と、少なくとも一部に透明電極
を有する対向基板と、前記基板間に挟持された液晶を有
してなるアクティブマトリクス表示装置の製造方法にお
いて、前記アレー基板の作製中または作製が終了した後
に、前記列電極線の端部の一方または両方に、前記列電
極線の内奇数番目の電極線ごとと偶数番目の電極線ごと
とに電気的に並列に、直接または所定の抵抗体を介して
短絡した列短絡部と、前記行電極線の端部の一方または
両方に、前記行電極線の内奇数番目の電極線ごとと偶数
番目の電極線ごととに電気的に並列に、直接または所定
の低抗体を介して短絡し、前記列短絡部とは短絡しない
行短絡部とを形成し、その後に前記アレー基板と前記対
向基板とを貼り合わせて前記液晶を挟持させた後に、前
記列短絡部と前記列電極線及び前記行短絡部と前記行電
極線とを切り離すものである。
（作 用） 本発明によれば、行電極線または列電極線を、正の所
定本数ごとの列は列同士、行は行同士、正の偶数本ごと
の列は列同士、行は行同士、互いに電気的に並列に直接
または所定の低抗体を介して短絡して液晶を挟持させる
ため、静電気による破壊をなくすることができるととも
に、その状態で表示装置の画像による検査を行なうこと
が可能となる。
定本数ごとの列は列同士、行は行同士、正の偶数本ごと
の列は列同士、行は行同士、互いに電気的に並列に直接
または所定の低抗体を介して短絡して液晶を挟持させる
ため、静電気による破壊をなくすることができるととも
に、その状態で表示装置の画像による検査を行なうこと
が可能となる。
さらに、電気検査ならびに電子ビームテスター等によ
る行・列間の短絡不良や非線形素子不良等に関する検査
が可能となる。
る行・列間の短絡不良や非線形素子不良等に関する検査
が可能となる。
なお、行は行同士、列は列同士、その一端のみを電気
的に並列に短絡する構成の場合、電気検査ならびに画像
検査において、断線不良に関する検査も可能となる。
的に並列に短絡する構成の場合、電気検査ならびに画像
検査において、断線不良に関する検査も可能となる。
（実施例） 上記の問題点を解決するために行なった本発明の表示
装置の製造方法の一実施例を、第１図を用いて説明す
る。
装置の製造方法の一実施例を、第１図を用いて説明す
る。
本発明は、アクティブマトリクスアレー基板製作中ま
たは製作を完了した後に、a1〜a9で示される複数本の列
電極線と、b1〜b8で示される複数本の行電極線の少なく
とも一方または両方を、各々正の整数Ｎ及びＭ本毎に行
は行同士、列は列同士を導電材料を用いてA1,A1′,A2,A
2′,B1,B1′,B2,B2′のように電気的に並列に短絡す
る。第１図では、正の整数N,Mが共に１の場合を示して
いる。この状態のままで以後の工程を流し、最終的に
A1,A1′,A2,A2′,B1,B1′,B2,B2′の導電材料の一部ま
たは全部を除去することにより、a1〜a9,b1〜b8の複数
本の行・列電極線を電気的短絡状態から切り離すという
表示装置の製造方法である。
たは製作を完了した後に、a1〜a9で示される複数本の列
電極線と、b1〜b8で示される複数本の行電極線の少なく
とも一方または両方を、各々正の整数Ｎ及びＭ本毎に行
は行同士、列は列同士を導電材料を用いてA1,A1′,A2,A
2′,B1,B1′,B2,B2′のように電気的に並列に短絡す
る。第１図では、正の整数N,Mが共に１の場合を示して
いる。この状態のままで以後の工程を流し、最終的に
A1,A1′,A2,A2′,B1,B1′,B2,B2′の導電材料の一部ま
たは全部を除去することにより、a1〜a9,b1〜b8の複数
本の行・列電極線を電気的短絡状態から切り離すという
表示装置の製造方法である。
本発明の効果のうちの耐静電気能力が最大限に発揮さ
れる構成は、第１図に示すごとく、行同士A1とA1′,A2
とA2′のごとく１本毎に両端で並列に電気的短絡を行な
い、かつ列においてもB1とB2′,B2とB2′のごとく両端
で並列に電気的に短絡を行なうものである。一方、第１
図のA1′,A2′,B1′,B2′の部分の短絡のための導電材
料をなくした構成（破線の接続のない構成）において
も、耐静電気能力が充分であり、かつこの場合一端が開
放されているため、電気検査や画像検査において断線不
良の検査も施せる利点がある。以下、電気的短絡のため
の導電材料としては、A1,A2,B1,B2のみで本発明の詳細
な説明を行なう。
れる構成は、第１図に示すごとく、行同士A1とA1′,A2
とA2′のごとく１本毎に両端で並列に電気的短絡を行な
い、かつ列においてもB1とB2′,B2とB2′のごとく両端
で並列に電気的に短絡を行なうものである。一方、第１
図のA1′,A2′,B1′,B2′の部分の短絡のための導電材
料をなくした構成（破線の接続のない構成）において
も、耐静電気能力が充分であり、かつこの場合一端が開
放されているため、電気検査や画像検査において断線不
良の検査も施せる利点がある。以下、電気的短絡のため
の導電材料としては、A1,A2,B1,B2のみで本発明の詳細
な説明を行なう。
以上のことを一般的に表現すると、次のようになる。
ただし、正の整数M,Nとしては１の場合で示す。本発明
は、ｍ本の行電極線とｎ本の列電極線を、第１図に示す
ように各々１本毎に並列に短絡し、m1本及びm2本の電気
的に短絡された行電極線群と、n1及びn2本の電気的に短
絡された列電極線群とを形成する。行電極線，列電極線
各々の１本当たりの固有の容量をCa,Cbとした場合、行
電極線群のA1,A2各々で短絡されたものの容量はm1Ca,m2
Caであり、列電極線群のそれはn1Cb,n2Cbとなり、一本
の時と比べてm1,m2,n1,n2倍大きな容量となる。このよ
うに、大きな容量にすることによって静電気の影響を低
減し、静電気でアレー基板が破壊されることを低減する
ものである。
ただし、正の整数M,Nとしては１の場合で示す。本発明
は、ｍ本の行電極線とｎ本の列電極線を、第１図に示す
ように各々１本毎に並列に短絡し、m1本及びm2本の電気
的に短絡された行電極線群と、n1及びn2本の電気的に短
絡された列電極線群とを形成する。行電極線，列電極線
各々の１本当たりの固有の容量をCa,Cbとした場合、行
電極線群のA1,A2各々で短絡されたものの容量はm1Ca,m2
Caであり、列電極線群のそれはn1Cb,n2Cbとなり、一本
の時と比べてm1,m2,n1,n2倍大きな容量となる。このよ
うに、大きな容量にすることによって静電気の影響を低
減し、静電気でアレー基板が破壊されることを低減する
ものである。
つまり、静電気の充・放電を行電極線または列電極線
のそれぞれ切り離された状態で特定の電極線において生
じた場合は、静電気の電荷量をＱとした場合、行電極線
及び列電極線に生じる電位は各々 Va＝Q/Ca ……（１） Vb＝Q/Cb ……（２） となる。一方、各々の電極線が並列に短絡された場合
は、行電極線及び列電極線に生じる電位は、静電気の電
荷が全体に分散され、各々 Va′＝Q/m1CaまたはQ/m2Ca ……（３） Vb′＝Q/n1CbまたはQ/n2Cb ……（４） となり、静電気に対するアレー基板への影響が、行・列
電極線各々において、行・列電極線の短絡した数の逆数
だけ低減される。
のそれぞれ切り離された状態で特定の電極線において生
じた場合は、静電気の電荷量をＱとした場合、行電極線
及び列電極線に生じる電位は各々 Va＝Q/Ca ……（１） Vb＝Q/Cb ……（２） となる。一方、各々の電極線が並列に短絡された場合
は、行電極線及び列電極線に生じる電位は、静電気の電
荷が全体に分散され、各々 Va′＝Q/m1CaまたはQ/m2Ca ……（３） Vb′＝Q/n1CbまたはQ/n2Cb ……（４） となり、静電気に対するアレー基板への影響が、行・列
電極線各々において、行・列電極線の短絡した数の逆数
だけ低減される。
一方、本発明は、パネル組立後の画像的検査において
も、A1またはA2,B1またはB2各々に液晶表示装置を動作
させるのに近い信号を印加することによって画像模擬検
査が行なえるため、パネルの選別を行なった後よりり表
示装置として組立てるまでの取り扱い時に発生する静電
気による破壊を防止することができる。
も、A1またはA2,B1またはB2各々に液晶表示装置を動作
させるのに近い信号を印加することによって画像模擬検
査が行なえるため、パネルの選別を行なった後よりり表
示装置として組立てるまでの取り扱い時に発生する静電
気による破壊を防止することができる。
さらに、本発明は、アレー電気検査の段階において、
行電極線及び列電極線がA1及びA2,B1及びB2によって電
気的に並列に短絡されているので、A1及びA2,B1及びB2
の一部に信号を印加することにより、アレー基板上の行
・列間短絡不良その他の検査ができるため、アレー検査
の電気的アドレス自身も簡略化される効果を有する。
行電極線及び列電極線がA1及びA2,B1及びB2によって電
気的に並列に短絡されているので、A1及びA2,B1及びB2
の一部に信号を印加することにより、アレー基板上の行
・列間短絡不良その他の検査ができるため、アレー検査
の電気的アドレス自身も簡略化される効果を有する。
具体的には、アレー完成後でA1,A2,B1,B2が形成され
た後、A1〜B1,A2〜B1,A1〜B2及びA2〜B2間の抵抗検査に
より、行・列間のクロスオーバー短絡不良の検査が行な
える。A1とA2,B1とB2が電気的に分離されていないよう
な静電対策パターンの場合は、クロスオーバー短絡不良
をアレー基板一括で評価することになるが、本発明のよ
うに、正の整数M,N（＞０）本毎に行または列がたばね
られている場合は、A1〜B1間,A1〜B2間,A2〜B1間,A2〜B
2間のように、クロスオーバー短絡の不良検査を複数ブ
ロックに分けて検査できるため、検査基準の精度が上が
り、良否判定における誤りが小さくできる効果も有す
る。また、電子ビームテスター等の検査装置において、
A1,A2に走査信号を印加し、B1,B2に絵素に出力したい信
号を印加する状態で電子ビームのランディング状態を観
察すれば、各行・列電極線の断線不良及び非線形素子不
良等の絵素の点欠陥を検査することができる。さらに、
パネル組立後にA1,A2,B1,B2に画像表示信号を各々印加
すれば、画像による検査も行なえる。
た後、A1〜B1,A2〜B1,A1〜B2及びA2〜B2間の抵抗検査に
より、行・列間のクロスオーバー短絡不良の検査が行な
える。A1とA2,B1とB2が電気的に分離されていないよう
な静電対策パターンの場合は、クロスオーバー短絡不良
をアレー基板一括で評価することになるが、本発明のよ
うに、正の整数M,N（＞０）本毎に行または列がたばね
られている場合は、A1〜B1間,A1〜B2間,A2〜B1間,A2〜B
2間のように、クロスオーバー短絡の不良検査を複数ブ
ロックに分けて検査できるため、検査基準の精度が上が
り、良否判定における誤りが小さくできる効果も有す
る。また、電子ビームテスター等の検査装置において、
A1,A2に走査信号を印加し、B1,B2に絵素に出力したい信
号を印加する状態で電子ビームのランディング状態を観
察すれば、各行・列電極線の断線不良及び非線形素子不
良等の絵素の点欠陥を検査することができる。さらに、
パネル組立後にA1,A2,B1,B2に画像表示信号を各々印加
すれば、画像による検査も行なえる。
本発明は、第２図に示すように、パネル製造工程にお
いて、本発明の静電対策パターンを有したままでほとん
どの検査が行なえるため、静電対策パターンの形成−除
去を第２図（Ａ）のごとく１回｛または第２図（Ｂ）の
ごとく２回｝で済ませることができ、第５図に示す従来
のものの３回に比べ、製造工程を非常に簡略化できる効
果を有する。
いて、本発明の静電対策パターンを有したままでほとん
どの検査が行なえるため、静電対策パターンの形成−除
去を第２図（Ａ）のごとく１回｛または第２図（Ｂ）の
ごとく２回｝で済ませることができ、第５図に示す従来
のものの３回に比べ、製造工程を非常に簡略化できる効
果を有する。
特に、本発明は、第３図に２行２列の簡単な模式回路
図で示すようなアクティブマトクスアレーに対して効果
を発揮する。第３図に示すアレーは、次段（b2）の各絵
素（a1,b2），（a2,b2）が、前段（b1）のゲートライン
と容量的にＣで結合しているような構成である。このよ
うなマトリクスアレーにおいて、第１図に示すごとく、
行電極線を１本毎に短絡してたばねたA1及びA2に走査信
号を時間的にずらして印加してやることによって、各絵
素の非線形素子は駆動することができ、画像による検査
を静電対策パターン付きで行なうことができる。
図で示すようなアクティブマトクスアレーに対して効果
を発揮する。第３図に示すアレーは、次段（b2）の各絵
素（a1,b2），（a2,b2）が、前段（b1）のゲートライン
と容量的にＣで結合しているような構成である。このよ
うなマトリクスアレーにおいて、第１図に示すごとく、
行電極線を１本毎に短絡してたばねたA1及びA2に走査信
号を時間的にずらして印加してやることによって、各絵
素の非線形素子は駆動することができ、画像による検査
を静電対策パターン付きで行なうことができる。
（発明の効果） 以上のように、本発明のアクティブマトリクスアレー
基板及びアクティブマトリクス表示装置の製造方法は、
アレー基板の各電極線の形成と同時にまたはアレー基板
完成後に、行電極線及び列電極線の各々が電気的に並列
に短絡されているため、パネル組立や画像検査その他の
ハンドリング時における静電気に対して破壊を防ぐこと
が可能であり、かつその状態でアレー基板及び表示パネ
ルの特性の測定を可能にする。従って、電気的・画像各
々の検査によって、不良のアレー基板・パネルを除去
し、製造歩留りの低下を防ぐと共に、ロスコストを低減
することにより全体的なコストを低減する効果を得るこ
とができる。
基板及びアクティブマトリクス表示装置の製造方法は、
アレー基板の各電極線の形成と同時にまたはアレー基板
完成後に、行電極線及び列電極線の各々が電気的に並列
に短絡されているため、パネル組立や画像検査その他の
ハンドリング時における静電気に対して破壊を防ぐこと
が可能であり、かつその状態でアレー基板及び表示パネ
ルの特性の測定を可能にする。従って、電気的・画像各
々の検査によって、不良のアレー基板・パネルを除去
し、製造歩留りの低下を防ぐと共に、ロスコストを低減
することにより全体的なコストを低減する効果を得るこ
とができる。
第１図は本発明を実施したマトリクスアレーの要部平面
概略構成図、第２図は本発明におけるパネル製造工程
図、第３図は本発明における模式回路図、第４図はアク
ティブマトリクスアレー基板の配線模式図、第５図は一
般的な液晶表示装置の製造工程図、第６図は従来におけ
るマトリクスアレーの要部平面概略構成図である。 a1〜a9……列電極線、b1〜b8……行電極線、c11……ス
イッチング素子、d11……絵素電極、A1,A1′,A2,A2′,B
1,B1′,B2,B2′……電気的短絡のための導電材料。
概略構成図、第２図は本発明におけるパネル製造工程
図、第３図は本発明における模式回路図、第４図はアク
ティブマトリクスアレー基板の配線模式図、第５図は一
般的な液晶表示装置の製造工程図、第６図は従来におけ
るマトリクスアレーの要部平面概略構成図である。 a1〜a9……列電極線、b1〜b8……行電極線、c11……ス
イッチング素子、d11……絵素電極、A1,A1′,A2,A2′,B
1,B1′,B2,B2′……電気的短絡のための導電材料。
フロントページの続き (72)発明者 川端 宏和 門真市大字門真1006番地 松下電器産業 株式会社内 (56)参考文献 特開 昭58−95383（ＪＰ，Ａ) 特開 昭59−75282（ＪＰ，Ａ) 特開 昭61−48978（ＪＰ，Ａ)
Claims (3)
- 【請求項１】複数本の列電極線、前記列電極線と交差す
る複数本の行電極線、及び前記列電極線と前記行電極線
との交点にスイッチング素子及び絵素電極を有し、前記
列電極線の端部の一方または両方に、前記列電極線の内
奇数番目の電極線ごとと偶数番目の電極線ごととに電気
的に並列に、直接または所定の抵抗体を介して短絡した
列短絡部と、前記行電極線の端部の一方または両方に、
前記行電極線の内奇数番目の電極線ごとと偶数番目の電
極線ごととに電気的に並列に、直接または所定の抵抗体
を介して短絡し、前記列短絡部とは短絡しない行短絡部
とを備えたことを特徴とするアクティブマトリクスアレ
ー基板。 - 【請求項２】複数本の列電極線、前記列電極線と交差す
る複数本の行電極線、及び前記列電極線と前記行電極線
との交点にスイッチング素子及び絵素電極を有するアク
ティブマトリクスアレー基板と、少なくとも一部に透明
電極を有する対向基板と、前記基板間に挟持された液晶
を有してなるアクティブマトリクス表示装置の製造方法
において、 前記アレー基板の作製中または作製が終了した後、前記
列電極線の端部の一方または両方に、前記列電極線の内
奇数番目の電極線ごとと偶数番目の電極線ごととに電気
的に並列に、直接または所定の抵抗体を介して短絡した
列短絡部と、前記行電極線の端部の一方または両方に、
前記行電極線の内奇数番目の電極線ごとと偶数番目の電
極線ごととに電気的に並列に、直接または所定の低抗体
を介して短絡し、前記列短絡部とは短絡しない行短絡部
とを形成し、その後の前記アレー基板と前記対向基板と
を貼り合わせて前記液晶を挟持させた後に、前記列短絡
部と前記列電極線及び前記行短絡部と前記行電極線とを
切り離すことを特徴とするアクティブマトリクス表示装
置の製造方法。 - 【請求項３】列短絡部及び行短絡部を一端のみを短絡さ
せる特許請求の範囲第（２）項記載のアクティブマトリ
クス表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62127153A JP2583891B2 (ja) | 1987-05-26 | 1987-05-26 | アクテイブマトリクス表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62127153A JP2583891B2 (ja) | 1987-05-26 | 1987-05-26 | アクテイブマトリクス表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63292113A JPS63292113A (ja) | 1988-11-29 |
| JP2583891B2 true JP2583891B2 (ja) | 1997-02-19 |
Family
ID=14952938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62127153A Expired - Fee Related JP2583891B2 (ja) | 1987-05-26 | 1987-05-26 | アクテイブマトリクス表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2583891B2 (ja) |
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| JP2618520B2 (ja) * | 1990-08-09 | 1997-06-11 | シャープ株式会社 | アクティブマトリクス液晶表示装置の製造方法 |
| US5220443A (en) * | 1991-04-29 | 1993-06-15 | Nec Corporation | Matrix wiring substrate and active matrix display having non-linear resistance elements for electrostatic discharge protection |
| JP2713211B2 (ja) * | 1994-03-30 | 1998-02-16 | 日本電気株式会社 | 液晶表示パネル |
| JPWO2004109377A1 (ja) * | 2003-06-06 | 2006-07-20 | 東芝松下ディスプレイテクノロジー株式会社 | アレイ基板およびアレイ基板の検査方法 |
| JP2006105795A (ja) * | 2004-10-06 | 2006-04-20 | Hioki Ee Corp | 絶縁検査方法および絶縁検査装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5895383A (ja) * | 1981-11-30 | 1983-06-06 | 株式会社東芝 | マトリクス形表示装置 |
| JPS5975282A (ja) * | 1982-10-22 | 1984-04-27 | 松下電器産業株式会社 | 液晶表示装置 |
| JPH0782165B2 (ja) * | 1984-08-16 | 1995-09-06 | セイコーエプソン株式会社 | 液晶表示装置の製造方法 |
-
1987
- 1987-05-26 JP JP62127153A patent/JP2583891B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63292113A (ja) | 1988-11-29 |
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| Date | Code | Title | Description |
|---|---|---|---|
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