JP2715936B2 - 薄膜トランジスタ型液晶表示装置とその製造方法 - Google Patents
薄膜トランジスタ型液晶表示装置とその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ（以
下、ＴＦＴと略称する）を用いた液晶表示装置（以下、
ＬＣＤと略称する）に関し、特にＴＦＴにおける静電破
壊を防止する一方で、製造後におけるＴＦＴの検査を可
能にしたＬＣＤとその製造方法に関する。
下、ＴＦＴと略称する）を用いた液晶表示装置（以下、
ＬＣＤと略称する）に関し、特にＴＦＴにおける静電破
壊を防止する一方で、製造後におけるＴＦＴの検査を可
能にしたＬＣＤとその製造方法に関する。
【０００２】
【従来の技術】ＴＦＴ型ＬＣＤは、多数個のＴＦＴをマ
トリクス状に配置し、各ＴＦＴのゲートには駆動信号線
を複数の行方向に接続し、ドレインにはデータ信号線を
複数の列方向に接続している。そして、これらの駆動信
号線とデータ信号線とをそれぞれ選択することで交差点
におけるＴＦＴが駆動され、この部分の画素が駆動され
ることになる。このため、各駆動信号線とデータ信号線
はそれぞれ独立した状態に構成されることになる。しか
しながら、その一方でＴＦＴはＭＯＳトランジスタとし
て構成されているために、静電気によってゲート絶縁膜
が破壊されるおそれがあり、これを防止するためには各
駆動信号線とデータ信号線に静電気が帯電されないよう
に、少なくともＬＣＤの製造工程においてはこれらの線
を共通接続して接地することが好ましい。
トリクス状に配置し、各ＴＦＴのゲートには駆動信号線
を複数の行方向に接続し、ドレインにはデータ信号線を
複数の列方向に接続している。そして、これらの駆動信
号線とデータ信号線とをそれぞれ選択することで交差点
におけるＴＦＴが駆動され、この部分の画素が駆動され
ることになる。このため、各駆動信号線とデータ信号線
はそれぞれ独立した状態に構成されることになる。しか
しながら、その一方でＴＦＴはＭＯＳトランジスタとし
て構成されているために、静電気によってゲート絶縁膜
が破壊されるおそれがあり、これを防止するためには各
駆動信号線とデータ信号線に静電気が帯電されないよう
に、少なくともＬＣＤの製造工程においてはこれらの線
を共通接続して接地することが好ましい。
【０００３】図４はこのような対策を施した従来のＴＦ
Ｔ型ＬＣＤであり、ＴＦＴ２と画素電極３とを含む画素
部１が縦横のマトリクス状に配置され、各ＴＦＴ２のゲ
ートには駆動信号線４が複数の行方向に接続され、ドレ
インにはデータ信号線５が複数の列方向に接続されてい
る。そして、駆動信号線４の一方の端部にはそれぞれ駆
動信号入力パッド６が形成されており、かつそれぞれの
駆動信号入力パッド６は更に駆動線側共通線１０に一括
して接続されている。同様に、データ信号線５の一方の
端部にはデータ信号入力パッド８が形成されており、そ
れぞれのデータ信号入力パッド８はデータ線側共通線１
１に接続されている。なお、前記駆動線側共通線１０と
データ線側共通線１１にはそれぞれ一括パッド１４，１
５が設けられ、所定の電位に固定させるようになってい
る。また、前記各駆動信号線４の他方の端部には駆動線
側測定パッド７が形成され、同様に前記各データ信号線
５の他方の端部にはデータ線側測定パッド９が形成され
ている。
Ｔ型ＬＣＤであり、ＴＦＴ２と画素電極３とを含む画素
部１が縦横のマトリクス状に配置され、各ＴＦＴ２のゲ
ートには駆動信号線４が複数の行方向に接続され、ドレ
インにはデータ信号線５が複数の列方向に接続されてい
る。そして、駆動信号線４の一方の端部にはそれぞれ駆
動信号入力パッド６が形成されており、かつそれぞれの
駆動信号入力パッド６は更に駆動線側共通線１０に一括
して接続されている。同様に、データ信号線５の一方の
端部にはデータ信号入力パッド８が形成されており、そ
れぞれのデータ信号入力パッド８はデータ線側共通線１
１に接続されている。なお、前記駆動線側共通線１０と
データ線側共通線１１にはそれぞれ一括パッド１４，１
５が設けられ、所定の電位に固定させるようになってい
る。また、前記各駆動信号線４の他方の端部には駆動線
側測定パッド７が形成され、同様に前記各データ信号線
５の他方の端部にはデータ線側測定パッド９が形成され
ている。
【０００４】この構成のＬＣＤでは、その製造工程時
に、例えば、駆動線側共通線１０やデータ線側共通線１
１をそれぞれ一括パッド１４，１５を介して接地するこ
とで、複数の駆動信号線４やデータ信号線５を接地状態
とすることができ、個々のＴＦＴ２における静電破壊を
防止することができる。また、製造後の検査時には、そ
れぞれの駆動線側測定パッド７と駆動信号入力パッド６
との間、或いはデータ線側測定パッド９とデータ信号入
力パッド８との間の抵抗値を測定することで、駆動信号
線４やデータ信号線５の短絡や断線を検査することがで
きる。
に、例えば、駆動線側共通線１０やデータ線側共通線１
１をそれぞれ一括パッド１４，１５を介して接地するこ
とで、複数の駆動信号線４やデータ信号線５を接地状態
とすることができ、個々のＴＦＴ２における静電破壊を
防止することができる。また、製造後の検査時には、そ
れぞれの駆動線側測定パッド７と駆動信号入力パッド６
との間、或いはデータ線側測定パッド９とデータ信号入
力パッド８との間の抵抗値を測定することで、駆動信号
線４やデータ信号線５の短絡や断線を検査することがで
きる。
【０００５】
【発明が解決しようとする課題】ところで、従来この種
のＴＦＴ型ＬＣＤにおける画素、即ちＴＦＴとこれに接
続される蓄積容量の電気的な不良を検査する方法とし
て、特開平３−２００１２１号公報において提案されて
いるものがある。この方法は、検査対象となるＴＦＴが
接続されている駆動信号線にＴＦＴがオン状態なるよう
な電圧を印加し、かつこれに同期して対応するデータ信
号線にデータ信号を入力することで、対象ＴＦＴの蓄積
容量に電荷を蓄積させ、ある一定時間を経過した後に再
度その対象ＴＦＴをオン状態として蓄積電荷を読み出
し、その出力により対象とする画素の不良を検出する方
法である。
のＴＦＴ型ＬＣＤにおける画素、即ちＴＦＴとこれに接
続される蓄積容量の電気的な不良を検査する方法とし
て、特開平３−２００１２１号公報において提案されて
いるものがある。この方法は、検査対象となるＴＦＴが
接続されている駆動信号線にＴＦＴがオン状態なるよう
な電圧を印加し、かつこれに同期して対応するデータ信
号線にデータ信号を入力することで、対象ＴＦＴの蓄積
容量に電荷を蓄積させ、ある一定時間を経過した後に再
度その対象ＴＦＴをオン状態として蓄積電荷を読み出
し、その出力により対象とする画素の不良を検出する方
法である。
【０００６】しかしながら、この検査方法を前記した従
来のＴＦＴ型ＬＣＤに採用しようとすると、各駆動信号
線４やデータ信号線５がそれぞれ駆動線側共通線１０や
データ線側共通線１１によって一括接続された状態にあ
るために、例えば、駆動信号線４を通して対象となるＴ
ＦＴに電位を供給してこれをオンさせようとすると、こ
の電位が駆動線側共通線１０を通して他の駆動信号線４
に回り込み、対象となるＴＦＴのみをオンさせることが
できなくなる。このため、前記した検査方法を従来のＬ
ＣＤに採用してＴＦＴ型ＬＣＤの電気的な特性検査を行
うことができず、不良な画素が存在するＬＣＤを見逃し
てしまうことになる。
来のＴＦＴ型ＬＣＤに採用しようとすると、各駆動信号
線４やデータ信号線５がそれぞれ駆動線側共通線１０や
データ線側共通線１１によって一括接続された状態にあ
るために、例えば、駆動信号線４を通して対象となるＴ
ＦＴに電位を供給してこれをオンさせようとすると、こ
の電位が駆動線側共通線１０を通して他の駆動信号線４
に回り込み、対象となるＴＦＴのみをオンさせることが
できなくなる。このため、前記した検査方法を従来のＬ
ＣＤに採用してＴＦＴ型ＬＣＤの電気的な特性検査を行
うことができず、不良な画素が存在するＬＣＤを見逃し
てしまうことになる。
【０００７】
【発明の目的】本発明の目的は、電気的な検査を行って
画素の不良を見いだすことが可能なＴＦＴ型ＬＣＤを提
供することにある。また、本発明の他の目的は、このよ
うなＴＦＴ型ＬＣＤを製造する方法を提供することにあ
る。
画素の不良を見いだすことが可能なＴＦＴ型ＬＣＤを提
供することにある。また、本発明の他の目的は、このよ
うなＴＦＴ型ＬＣＤを製造する方法を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明のＴＦＴ型ＬＣＤ
は、ＴＦＴと画素電極とを含む多数個の画素部に対して
接続される複数本の駆動信号線をそれぞれ独立した抵抗
を介して駆動線側共通線に電気接続し、かつ複数本のデ
ータ信号線をそれぞれ独立した抵抗を介してデータ線側
共通線に電気接続した構成とする。
は、ＴＦＴと画素電極とを含む多数個の画素部に対して
接続される複数本の駆動信号線をそれぞれ独立した抵抗
を介して駆動線側共通線に電気接続し、かつ複数本のデ
ータ信号線をそれぞれ独立した抵抗を介してデータ線側
共通線に電気接続した構成とする。
【０００９】例えば、複数本の駆動信号線にはそれぞれ
駆動信号入力パッドが形成され、複数本のデータ信号線
にはそれぞれデータ信号入力パッドが形成され、この駆
動信号入力パッドと駆動線側共通線との間、及びデータ
信号入力パッドとデータ線側共通線との間にそれぞれ抵
抗が介挿される。また、この抵抗は画素電極を形成する
画素材料の一部で形成することが好ましい。
駆動信号入力パッドが形成され、複数本のデータ信号線
にはそれぞれデータ信号入力パッドが形成され、この駆
動信号入力パッドと駆動線側共通線との間、及びデータ
信号入力パッドとデータ線側共通線との間にそれぞれ抵
抗が介挿される。また、この抵抗は画素電極を形成する
画素材料の一部で形成することが好ましい。
【００１０】また、本発明のＴＦＴ型ＬＣＤの製造に際
しては、ＴＦＴのゲート電極と駆動信号線とを形成する
と同時に、この駆動信号線と一体に駆動信号入力パッ
ド、駆動線側共通線、及びこの駆動信号入力パッドと駆
動線側共通線を接続する導通部を形成する工程と、ＴＦ
Ｔのチャネルとなる半導体層を形成すると同時に駆動信
号入力パッドと駆動線側共通線との間にその半導体層の
一部でアイランドを形成する工程と、ＴＦＴのソース・
ドレイン電極とデータ信号線とを形成すると同時に、駆
動信号入力パッドと駆動線側共通線をそれぞれ前記アイ
ランドに接続する連結部を形成し、かつ同時に前記導通
部にホールを開設して導通部を遮断させる工程と、ＴＦ
Ｔの前記半導体層を堀込んでチャネルを形成すると同時
に前記アイランドを堀込んで高抵抗化する工程と、画素
電極を形成すると同時に前記駆動信号入力パッドと駆動
線側共通線との間に前記画素電極材料で抵抗を形成する
工程とを含むことを特徴とする。
しては、ＴＦＴのゲート電極と駆動信号線とを形成する
と同時に、この駆動信号線と一体に駆動信号入力パッ
ド、駆動線側共通線、及びこの駆動信号入力パッドと駆
動線側共通線を接続する導通部を形成する工程と、ＴＦ
Ｔのチャネルとなる半導体層を形成すると同時に駆動信
号入力パッドと駆動線側共通線との間にその半導体層の
一部でアイランドを形成する工程と、ＴＦＴのソース・
ドレイン電極とデータ信号線とを形成すると同時に、駆
動信号入力パッドと駆動線側共通線をそれぞれ前記アイ
ランドに接続する連結部を形成し、かつ同時に前記導通
部にホールを開設して導通部を遮断させる工程と、ＴＦ
Ｔの前記半導体層を堀込んでチャネルを形成すると同時
に前記アイランドを堀込んで高抵抗化する工程と、画素
電極を形成すると同時に前記駆動信号入力パッドと駆動
線側共通線との間に前記画素電極材料で抵抗を形成する
工程とを含むことを特徴とする。
【００１１】更に、ＴＦＴの半導体層を形成すると同時
に、次工程で形成するデータ信号入力パッドとデータ線
側共通線との間に前記半導体層の一部でアイランドを形
成する工程と、ＴＦＴのソース・ドレイン電極とデータ
信号線とを形成すると同時に、このデータ信号線と一体
にデータ信号入力パッド、データ線側共通線、及び前記
データ信号入力パッドとデータ線側共通線をそれぞれ前
記アイランドに接続する連結部を形成する工程と、ＴＦ
Ｔの半導体層を堀込んでチャネルを形成すると同時に前
記アイランドを堀込んで高抵抗化する工程と、画素電極
を形成すると同時に前記データ信号入力パッドとデータ
線側共通線との間に前記画素電極材料で抵抗を形成する
工程とを含むことが好ましい。
に、次工程で形成するデータ信号入力パッドとデータ線
側共通線との間に前記半導体層の一部でアイランドを形
成する工程と、ＴＦＴのソース・ドレイン電極とデータ
信号線とを形成すると同時に、このデータ信号線と一体
にデータ信号入力パッド、データ線側共通線、及び前記
データ信号入力パッドとデータ線側共通線をそれぞれ前
記アイランドに接続する連結部を形成する工程と、ＴＦ
Ｔの半導体層を堀込んでチャネルを形成すると同時に前
記アイランドを堀込んで高抵抗化する工程と、画素電極
を形成すると同時に前記データ信号入力パッドとデータ
線側共通線との間に前記画素電極材料で抵抗を形成する
工程とを含むことが好ましい。
【００１２】
【作用】複数の駆動信号線と駆動線側共通線との間、及
びデータ信号線とデータ線側共通線との間に抵抗を介挿
することで、各信号線を各共通線に電気接続して各信号
線における静電気の帯電を防止することが可能とされる
一方で、各駆動信号線やデータ信号線に印加した電位が
抵抗によって電圧降下され、他の信号線に回り込むこと
が防止され、個々のＴＦＴに対して独立状態を保ってそ
れぞれの電気特性の検査を行うことが可能となる。
びデータ信号線とデータ線側共通線との間に抵抗を介挿
することで、各信号線を各共通線に電気接続して各信号
線における静電気の帯電を防止することが可能とされる
一方で、各駆動信号線やデータ信号線に印加した電位が
抵抗によって電圧降下され、他の信号線に回り込むこと
が防止され、個々のＴＦＴに対して独立状態を保ってそ
れぞれの電気特性の検査を行うことが可能となる。
【００１３】また、駆動信号線を形成した後は、これと
一体に形成した導通部により駆動信号線と駆動線側共通
線との電気接続を確保し、データ信号線を形成した後
は、これと一体に形成した連結部と半導体層の一部で形
成したアイランドとで駆動信号線及びデータ信号線の各
信号線とそれぞれの共通線との電気接続を確保し、画素
電極の形成と同時に最終的な抵抗を形成するので、ＬＣ
Ｄの製造工程の間は常に各信号線を共通線に電気接続し
た状態を保持することができ、製造工程途中における帯
電電荷によるＴＦＴの破壊を防止することができる。
一体に形成した導通部により駆動信号線と駆動線側共通
線との電気接続を確保し、データ信号線を形成した後
は、これと一体に形成した連結部と半導体層の一部で形
成したアイランドとで駆動信号線及びデータ信号線の各
信号線とそれぞれの共通線との電気接続を確保し、画素
電極の形成と同時に最終的な抵抗を形成するので、ＬＣ
Ｄの製造工程の間は常に各信号線を共通線に電気接続し
た状態を保持することができ、製造工程途中における帯
電電荷によるＴＦＴの破壊を防止することができる。
【００１４】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は本発明の一実施例の回路構成図である。Ｔ
ＦＴ２と蓄積容量を含む画素電極３とで画素部１が構成
されており、多数個の画素部１はマトリクス状に配列形
成される。そして、各ＴＦＴ２のゲートには複数本の駆
動信号線４が行方向に接続され、また各ＴＦＴ２のドレ
インには複数本のデータ信号線５が列方向に接続されて
いる。前記駆動信号線４はそれぞれの一端部に駆動信号
入力パッド６が形成され、他端部には駆動線側測定パッ
ド７が形成されている。同様に、前記データ信号線５は
それぞれの一端部にデータ信号入力パッド８が形成さ
れ、他端部にはデータ線側測定パッド９が形成されてい
る。
する。図１は本発明の一実施例の回路構成図である。Ｔ
ＦＴ２と蓄積容量を含む画素電極３とで画素部１が構成
されており、多数個の画素部１はマトリクス状に配列形
成される。そして、各ＴＦＴ２のゲートには複数本の駆
動信号線４が行方向に接続され、また各ＴＦＴ２のドレ
インには複数本のデータ信号線５が列方向に接続されて
いる。前記駆動信号線４はそれぞれの一端部に駆動信号
入力パッド６が形成され、他端部には駆動線側測定パッ
ド７が形成されている。同様に、前記データ信号線５は
それぞれの一端部にデータ信号入力パッド８が形成さ
れ、他端部にはデータ線側測定パッド９が形成されてい
る。
【００１５】そして、前記各駆動信号線４の駆動信号入
力パッド６は駆動線側共通線１０にそれぞれ接続される
が、ここでは各駆動信号入力パッド６と駆動線側共通線
１０との間に抵抗１２を介挿している。同様に前記各デ
ータ信号線５のデータ信号入力パッド８はデータ線側共
通線１１にそれぞれ接続されるが、各データ信号入力パ
ッド８とデータ線側共通線１１との間に抵抗１３を介挿
している。これらの抵抗１２，１３は任意の抵抗値とし
て設定可能であるが、後述するように全体の除電効果を
考慮すると、数ＫΩから百ＫΩの抵抗値が好ましい。ま
た、前記駆動線側共通線１０には駆動線側一括パッド１
４が接続して形成され、同様に前記データ線側共通線１
１にはデータ線側一括パッド１５が接続して形成されて
いる。
力パッド６は駆動線側共通線１０にそれぞれ接続される
が、ここでは各駆動信号入力パッド６と駆動線側共通線
１０との間に抵抗１２を介挿している。同様に前記各デ
ータ信号線５のデータ信号入力パッド８はデータ線側共
通線１１にそれぞれ接続されるが、各データ信号入力パ
ッド８とデータ線側共通線１１との間に抵抗１３を介挿
している。これらの抵抗１２，１３は任意の抵抗値とし
て設定可能であるが、後述するように全体の除電効果を
考慮すると、数ＫΩから百ＫΩの抵抗値が好ましい。ま
た、前記駆動線側共通線１０には駆動線側一括パッド１
４が接続して形成され、同様に前記データ線側共通線１
１にはデータ線側一括パッド１５が接続して形成されて
いる。
【００１６】このように駆動信号入力パッド６と駆動線
側共通線１０との間に抵抗１２を介挿することにより、
複数本の駆動信号線４は全て駆動線側共通線１０に電気
接続され、かつこの駆動線側共通線１０を駆動線側一括
パッド１４において所定の電位に保持することにより、
ＬＣＤの製造工程において各駆動信号線４に静電気が帯
電されることがなく、各ＴＦＴ２を静電破壊から防止す
ることができる。同様に、データ信号入力パッド８とデ
ータ線側共通線１１との間に抵抗１３を介挿することに
より、複数本のデータ信号線５は全てデータ線側共通線
１１に電気接続され、かつこのデータ線側共通線１１を
データ線側一括パッド１５において所定の電位に保持す
ることで、静電気の帯電によるＴＦＴ２の破壊を防止す
ることができる。
側共通線１０との間に抵抗１２を介挿することにより、
複数本の駆動信号線４は全て駆動線側共通線１０に電気
接続され、かつこの駆動線側共通線１０を駆動線側一括
パッド１４において所定の電位に保持することにより、
ＬＣＤの製造工程において各駆動信号線４に静電気が帯
電されることがなく、各ＴＦＴ２を静電破壊から防止す
ることができる。同様に、データ信号入力パッド８とデ
ータ線側共通線１１との間に抵抗１３を介挿することに
より、複数本のデータ信号線５は全てデータ線側共通線
１１に電気接続され、かつこのデータ線側共通線１１を
データ線側一括パッド１５において所定の電位に保持す
ることで、静電気の帯電によるＴＦＴ２の破壊を防止す
ることができる。
【００１７】一方、ＬＣＤを製造した際の検査において
は、各駆動信号線４に設けた駆動信号入力パッド６と駆
動線側測定パッド７との間に測定針を接触させて通電を
行うことで、その駆動信号線４の抵抗を測定し、その短
絡や断線等を検査することができる。これはデータ信号
線５においても、データ信号入力パッド８とデータ線側
測定パッド９とを利用することで同様に検査を行うこと
ができる。
は、各駆動信号線４に設けた駆動信号入力パッド６と駆
動線側測定パッド７との間に測定針を接触させて通電を
行うことで、その駆動信号線４の抵抗を測定し、その短
絡や断線等を検査することができる。これはデータ信号
線５においても、データ信号入力パッド８とデータ線側
測定パッド９とを利用することで同様に検査を行うこと
ができる。
【００１８】更に、個々の画素部１を検査する際におい
て、検査対象としてのＴＦＴ２を含む駆動信号線４に所
定の電位を印加してそのＴＦＴ２をオン状態とし、かつ
このＴＦＴ２を含むデータ信号線５にデータ信号を入力
することでこのＴＦＴ２の画素部１にデータを保持さ
せ、所定時間後に再びそのＴＦＴ２をオンさせてデータ
を読み出すことで、その画素部１の電気的な特性検査を
行うことができる。このとき、検査対象の画素部１が含
まれる駆動信号線４は、他の駆動信号線４とは電気的に
接続されてはいるが、両者間にはそれぞれに接続された
抵抗１２が２個直列状態に介挿されることになるため、
その高抵抗値によって印加する電位が電圧降下されるた
め、他の駆動信号線にまで回り込んで他の画素部１のＴ
ＦＴ２をオン動作させることはなく、かかる電気的な特
性検査を好適に実施することができる。
て、検査対象としてのＴＦＴ２を含む駆動信号線４に所
定の電位を印加してそのＴＦＴ２をオン状態とし、かつ
このＴＦＴ２を含むデータ信号線５にデータ信号を入力
することでこのＴＦＴ２の画素部１にデータを保持さ
せ、所定時間後に再びそのＴＦＴ２をオンさせてデータ
を読み出すことで、その画素部１の電気的な特性検査を
行うことができる。このとき、検査対象の画素部１が含
まれる駆動信号線４は、他の駆動信号線４とは電気的に
接続されてはいるが、両者間にはそれぞれに接続された
抵抗１２が２個直列状態に介挿されることになるため、
その高抵抗値によって印加する電位が電圧降下されるた
め、他の駆動信号線にまで回り込んで他の画素部１のＴ
ＦＴ２をオン動作させることはなく、かかる電気的な特
性検査を好適に実施することができる。
【００１９】図２は前記駆動信号入力パッド６と駆動線
共通線１０との間に介挿された抵抗１２を構成する配線
領域の平面図であり、図３はＴＦＴ２と画素電極３とを
含む領域の断面図である。これらの図を参照して抵抗１
２の形成方法を説明する。例えば、ガラス基板２１上に
第１クロム膜を所要のパターンに形成してゲート電極２
２と、これと一体の駆動信号線４を形成する。このと
き、駆動信号線４の一端部には前記駆動信号入力パッド
６が一体に形成されるとともに、更にこの駆動信号入力
パッド６に連続して導通部２３と駆動線側共通線１０が
一体に形成される。これにより、駆動信号線４は導通部
２３を介して駆動線側共通線１０に電気接続された状態
とされる。また、前記したように駆動信号線４の他端部
には駆動線側測定パッド７が形成されるが、ここでは図
示は省略する。
共通線１０との間に介挿された抵抗１２を構成する配線
領域の平面図であり、図３はＴＦＴ２と画素電極３とを
含む領域の断面図である。これらの図を参照して抵抗１
２の形成方法を説明する。例えば、ガラス基板２１上に
第１クロム膜を所要のパターンに形成してゲート電極２
２と、これと一体の駆動信号線４を形成する。このと
き、駆動信号線４の一端部には前記駆動信号入力パッド
６が一体に形成されるとともに、更にこの駆動信号入力
パッド６に連続して導通部２３と駆動線側共通線１０が
一体に形成される。これにより、駆動信号線４は導通部
２３を介して駆動線側共通線１０に電気接続された状態
とされる。また、前記したように駆動信号線４の他端部
には駆動線側測定パッド７が形成されるが、ここでは図
示は省略する。
【００２０】次いで、ゲート絶縁膜２４を形成し、その
上にｎ+ −アモルファスシリコン２５を所要パターンに
形成するが、その際に前記駆動信号入力パッド６と駆動
線側共通線１０との間の中間位置には、前記導通部２３
に隣接してｎ+ −アモルファスシリコン２５の一部でア
イランド２６を形成する。そして、前記ｎ+ −アモルフ
ァスシリコン２５の上に第２クロム膜を所要パターンに
形成してソース・ドレインの各電極２７を形成するが、
これと同時にこの第２クロム膜の一部で前記駆動信号入
力パッド６と駆動線側共通線１０のそれぞれに重なるよ
うに連結部２８を形成する。これらの連結部２８はその
先端部を前記アイランド２６に重ねており、したがって
このアイランド２６を介して各連結部２８は互いに電気
接続されることになり、この結果駆動信号入力パッド６
は駆動線側共通線１０に電気接続された状態となる。ま
た、この連結部２８の形成と同時に、前記第１クロム膜
からなる導通部２３にホール２９を開設して導通部２３
をその中間領域で遮断させる。
上にｎ+ −アモルファスシリコン２５を所要パターンに
形成するが、その際に前記駆動信号入力パッド６と駆動
線側共通線１０との間の中間位置には、前記導通部２３
に隣接してｎ+ −アモルファスシリコン２５の一部でア
イランド２６を形成する。そして、前記ｎ+ −アモルフ
ァスシリコン２５の上に第２クロム膜を所要パターンに
形成してソース・ドレインの各電極２７を形成するが、
これと同時にこの第２クロム膜の一部で前記駆動信号入
力パッド６と駆動線側共通線１０のそれぞれに重なるよ
うに連結部２８を形成する。これらの連結部２８はその
先端部を前記アイランド２６に重ねており、したがって
このアイランド２６を介して各連結部２８は互いに電気
接続されることになり、この結果駆動信号入力パッド６
は駆動線側共通線１０に電気接続された状態となる。ま
た、この連結部２８の形成と同時に、前記第１クロム膜
からなる導通部２３にホール２９を開設して導通部２３
をその中間領域で遮断させる。
【００２１】次いで、前記ｎ+ −アモルファスシリコン
２５に対してチャネルを形成すべく堀込みが行われる
が、このときアイランド２６に対しても連結部２８の各
端部が対峙する間の部分の堀込みを行い、アイランド２
６を高抵抗状態とする。これにより、駆動信号入力パッ
ド６と駆動線側共通線１０はアイランド２６の高抵抗で
電気接続された状態となる。
２５に対してチャネルを形成すべく堀込みが行われる
が、このときアイランド２６に対しても連結部２８の各
端部が対峙する間の部分の堀込みを行い、アイランド２
６を高抵抗状態とする。これにより、駆動信号入力パッ
ド６と駆動線側共通線１０はアイランド２６の高抵抗で
電気接続された状態となる。
【００２２】その後、層間絶縁膜３０を形成し、かつＩ
ＴＯ（インジウムすず酸化物）を所要パターンに形成し
て画素電極３を形成するが、このＩＴＯの一部を前記駆
動信号入力パッド６と駆動線側共通線１０の上に重なる
ように形成し、更にこれらを結ぶ所要の抵抗パターン３
１を形成する。ここではＩＴＯの一部を細幅の矩形波型
に形成することで、所要の抵抗値の抵抗パターン３１を
得ている。したがって、図１に示した抵抗１２は、前記
アイランド２６による抵抗値と、このＩＴＯの抵抗パタ
ーン３１による抵抗値とを並列接続した抵抗値として構
成される。但し、前記アイランド２６で形成される抵抗
は高抵抗値であるため、このＩＴＯによる抵抗パターン
３１の抵抗値が殆どそのまま図１の抵抗１２として機能
することになる。
ＴＯ（インジウムすず酸化物）を所要パターンに形成し
て画素電極３を形成するが、このＩＴＯの一部を前記駆
動信号入力パッド６と駆動線側共通線１０の上に重なる
ように形成し、更にこれらを結ぶ所要の抵抗パターン３
１を形成する。ここではＩＴＯの一部を細幅の矩形波型
に形成することで、所要の抵抗値の抵抗パターン３１を
得ている。したがって、図１に示した抵抗１２は、前記
アイランド２６による抵抗値と、このＩＴＯの抵抗パタ
ーン３１による抵抗値とを並列接続した抵抗値として構
成される。但し、前記アイランド２６で形成される抵抗
は高抵抗値であるため、このＩＴＯによる抵抗パターン
３１の抵抗値が殆どそのまま図１の抵抗１２として機能
することになる。
【００２３】したがって、このように抵抗１２を形成す
ることで、ＴＦＴ及びＬＣＤを形成する製造工程におい
て、駆動信号線４を形成した後に、データ信号線５を形
成するまでの間は導通部２３によって各駆動信号線４は
駆動線側共通線１０に電気接続された状態が保持され、
データ信号線５を形成した後にＩＴＯにより抵抗１２を
形成するまでの間はアイランド２６と連結部２８とによ
って各駆動信号線４が駆動線側共通線１０に電気接続さ
れた状態が保持される。したがって、この製造工程の
間、各駆動信号線４は常に駆動線側共通線１０に電気接
続された状態が保持されるため、静電気の帯電によるＴ
ＦＴの破壊が防止される。
ることで、ＴＦＴ及びＬＣＤを形成する製造工程におい
て、駆動信号線４を形成した後に、データ信号線５を形
成するまでの間は導通部２３によって各駆動信号線４は
駆動線側共通線１０に電気接続された状態が保持され、
データ信号線５を形成した後にＩＴＯにより抵抗１２を
形成するまでの間はアイランド２６と連結部２８とによ
って各駆動信号線４が駆動線側共通線１０に電気接続さ
れた状態が保持される。したがって、この製造工程の
間、各駆動信号線４は常に駆動線側共通線１０に電気接
続された状態が保持されるため、静電気の帯電によるＴ
ＦＴの破壊が防止される。
【００２４】なお、駆動信号線４の一部で形成した導通
部２３はその後にホール２９によって断線され、またア
イランド２６と連結部２８はアイランド２６の堀込みに
より高抵抗化されるため、最終的にはＩＴＯにより形成
される抵抗パターン３１が実質的な抵抗１２として形成
されることになる。
部２３はその後にホール２９によって断線され、またア
イランド２６と連結部２８はアイランド２６の堀込みに
より高抵抗化されるため、最終的にはＩＴＯにより形成
される抵抗パターン３１が実質的な抵抗１２として形成
されることになる。
【００２５】また、図示は省略するが、各データ信号線
５に形成する抵抗１３についても同様であり、この場合
には図２を参照すると、ｎ+ −アモルファスシリコン２
５によりアイランド２６を形成し、次いで第２クロム膜
による連結部２８の形成を行い、その後にアイランド２
６の堀込みを行い、更にＩＴＯにより所定の抵抗値の抵
抗パターン３１を形成する工程を行うことで、駆動信号
線４の場合と同様に製造工程において各データ信号線５
をデータ線側共通線１１に電気接続した状態を保持する
ことができる。
５に形成する抵抗１３についても同様であり、この場合
には図２を参照すると、ｎ+ −アモルファスシリコン２
５によりアイランド２６を形成し、次いで第２クロム膜
による連結部２８の形成を行い、その後にアイランド２
６の堀込みを行い、更にＩＴＯにより所定の抵抗値の抵
抗パターン３１を形成する工程を行うことで、駆動信号
線４の場合と同様に製造工程において各データ信号線５
をデータ線側共通線１１に電気接続した状態を保持する
ことができる。
【００２６】
【発明の効果】以上説明したように本発明は、ＴＦＴと
画素電極とを含む多数個の画素部に対して接続される複
数本の駆動信号線とデータ信号線とをそれぞれ信号線毎
に独立した抵抗を介してそれぞれの共通線に電気接続し
ているので、各信号線と各共通線との電気接続状態を保
持して各信号線における静電気の帯電を防止することを
可能とする一方で、各駆動信号線やデータ信号線に印加
した電位が抵抗によって電圧降下されるため、この電位
が他の信号線に回り込むことが防止され、個々のＴＦＴ
を独立状態を保ってそれぞれの電気特性の検査を行うこ
とが可能となり、個々の画素部の不良を検出して信頼性
の高いＬＣＤを得ることが可能となる。
画素電極とを含む多数個の画素部に対して接続される複
数本の駆動信号線とデータ信号線とをそれぞれ信号線毎
に独立した抵抗を介してそれぞれの共通線に電気接続し
ているので、各信号線と各共通線との電気接続状態を保
持して各信号線における静電気の帯電を防止することを
可能とする一方で、各駆動信号線やデータ信号線に印加
した電位が抵抗によって電圧降下されるため、この電位
が他の信号線に回り込むことが防止され、個々のＴＦＴ
を独立状態を保ってそれぞれの電気特性の検査を行うこ
とが可能となり、個々の画素部の不良を検出して信頼性
の高いＬＣＤを得ることが可能となる。
【００２７】この場合、各信号線にはそれぞれ信号入力
パッドが形成されており、この信号入力パッドと各共通
線との間にそれぞれ抵抗が介挿されるので、この抵抗が
各信号線における抵抗の測定を行う際の障害になること
はなく、各信号線における短絡や断線を正確に検査する
ことができる。
パッドが形成されており、この信号入力パッドと各共通
線との間にそれぞれ抵抗が介挿されるので、この抵抗が
各信号線における抵抗の測定を行う際の障害になること
はなく、各信号線における短絡や断線を正確に検査する
ことができる。
【００２８】また、本発明のＴＦＴ型ＬＣＤの製造に際
しては、駆動信号線と一体に駆動信号入力パッド、駆動
線側共通線、及びこの駆動信号入力パッドと駆動線側共
通線を接続する導通部を形成することで、以降はこの導
通部によって駆動信号線を共通線に電気接続した状態を
保ち、その後は半導体層の一部でアイランドを形成し、
かつデータ信号線と同時に連結部を形成することで、以
降は画素電極材料により最終的な抵抗が形成されるま
で、アイランドと連結部とで信号線を共通線に電気接続
した状態を保つことができ、製造工程途中における静電
気破壊を防止することができる。
しては、駆動信号線と一体に駆動信号入力パッド、駆動
線側共通線、及びこの駆動信号入力パッドと駆動線側共
通線を接続する導通部を形成することで、以降はこの導
通部によって駆動信号線を共通線に電気接続した状態を
保ち、その後は半導体層の一部でアイランドを形成し、
かつデータ信号線と同時に連結部を形成することで、以
降は画素電極材料により最終的な抵抗が形成されるま
で、アイランドと連結部とで信号線を共通線に電気接続
した状態を保つことができ、製造工程途中における静電
気破壊を防止することができる。
【００２９】また、この場合、導通部はホールによって
断線され、アイランドは堀込みによって高抵抗化される
ので、画素電極材料で最終的に形成される抵抗の抵抗値
に影響を与えることは殆どなく、所望の抵抗値の抵抗を
得ることができる。
断線され、アイランドは堀込みによって高抵抗化される
ので、画素電極材料で最終的に形成される抵抗の抵抗値
に影響を与えることは殆どなく、所望の抵抗値の抵抗を
得ることができる。
【図１】本発明のＴＦＴ型ＬＣＤの一実施例の回路構成
図である。
図である。
【図２】本発明の要部の平面図である。
【図３】本発明における画素領域の断面図である。
【図４】従来のＴＦＴ型ＬＣＤの一例の回路構成図であ
る。
る。
１ 画素部 ２ ＴＦＴ ３ 画素電極 ４ 駆動信号線 ５ データ信号線 ６ 駆動信号入力パッド ８ データ信号入力パッド １０ 駆動線側共通線 １１ データ線側共通線 １２，１３ 抵抗
Claims (3)
- 【請求項１】 薄膜トランジスタと画素電極とを含む多
数個の画素部をマトリクス状に配置し、各画素部に対し
て駆動信号線とデータ信号線とを行列状態に接続形成
し、かつ複数本の駆動信号線をそれぞれ駆動線側共通線
に電気接続し、複数本のデータ信号線をそれぞれデータ
線側共通線に電気接続した薄膜トランジスタ型液晶表示
装置において、前記各駆動信号線と駆動線側共通線との
間、及び前記各データ信号線とデータ線側共通線との間
に、それぞれ画素電極を形成する画素材料の一部で形成
されてなる抵抗を介挿したことを特徴とする薄膜トラン
ジスタ型液晶表示装置。 - 【請求項２】 薄膜トランジスタと画素電極とを含む多
数個の画素部をマトリクス状に配置した薄膜トランジス
タ型液晶表示装置の製造に際し、薄膜トランジスタのゲ
ート電極と駆動信号線とを形成すると同時に、この駆動
信号線と一体に駆動信号入力パッド、駆動線側共通線、
及びこの駆動信号入力パッドと駆動線側共通線を接続す
る導通部を形成する工程と、前記薄膜トランジスタのチ
ャネルとなる半導体層を形成すると同時に前記駆動信号
入力パッドと駆動線側共通線との間に前記半導体層の一
部でアイランドを形成する工程と、前記薄膜トランジス
タのソース・ドレイン電極とデータ信号線とを形成する
と同時に、前記駆動信号入力パッドと駆動線側共通線を
それぞれ前記アイランドに接続する連結部を形成し、か
つ同時に前記導通部にホールを開設して導通部を遮断さ
せる工程と、前記薄膜トランジスタの半導体層を堀込ん
でチャネルを形成すると同時に前記アイランドを堀込ん
で高抵抗化する工程と、画素電極を形成すると同時に前
記駆動信号入力パッドと駆動線側共通線との間に前記画
素電極材料で抵抗を形成する工程とを含むことを特徴と
する薄膜トランジスタ型液晶表示装置の製造方法。 - 【請求項３】 薄膜トランジスタの半導体層を形成する
と同時に、次工程で形成するデータ信号入力パッドとデ
ータ線側共通線との間に前記半導体層の一部でアイラン
ドを形成する工程と、前記薄膜トランジスタのソース・
ドレイン電極とデータ信号線とを形成すると同時に、こ
のデータ信号線と一体にデータ信号入力パッド、データ
線側共通線、及び前記データ信号入力パッドとデータ線
側共通線をそれぞれ前記アイランドに接続する連結部を
形成する工程と、前記薄膜トランジスタの半導体層を堀
込んでチャネルを形成すると同時に前記アイランドを堀
込んで高抵抗化する工程と、画素電極を形成すると同時
に前記データ信号入力パッドとデータ線側共通線との間
に前記画素電極材料で抵抗を形成する工程とを含む請求
項２の薄膜トランジスタ型液晶表示装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26137594A JP2715936B2 (ja) | 1994-09-30 | 1994-09-30 | 薄膜トランジスタ型液晶表示装置とその製造方法 |
| US08/536,174 US5652632A (en) | 1994-09-30 | 1995-09-29 | LCD apparatus having electrostatic breakdown preventing configuration capable of testing each pixel |
| KR1019950033941A KR100209995B1 (ko) | 1994-09-30 | 1995-09-30 | 박막 트랜지스터형 액정표시장치 및 그 제조방법 |
| TW084110306A TW446833B (en) | 1994-09-30 | 1995-10-03 | Thin film transistor type liquid crystal display apparatus having electrostatic breakdown preventing configuration capable of testing each pixel, and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26137594A JP2715936B2 (ja) | 1994-09-30 | 1994-09-30 | 薄膜トランジスタ型液晶表示装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08101397A JPH08101397A (ja) | 1996-04-16 |
| JP2715936B2 true JP2715936B2 (ja) | 1998-02-18 |
Family
ID=17360977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26137594A Expired - Lifetime JP2715936B2 (ja) | 1994-09-30 | 1994-09-30 | 薄膜トランジスタ型液晶表示装置とその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5652632A (ja) |
| JP (1) | JP2715936B2 (ja) |
| KR (1) | KR100209995B1 (ja) |
| TW (1) | TW446833B (ja) |
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|---|---|---|---|---|
| KR0166894B1 (ko) * | 1995-02-20 | 1999-03-30 | 구자홍 | 액정표시장치 |
| JP3429775B2 (ja) * | 1995-08-07 | 2003-07-22 | 株式会社 日立製作所 | 静電気対策に適するアクティブ・マトリックス方式の液晶表示装置 |
| KR100252308B1 (ko) * | 1997-01-10 | 2000-04-15 | 구본준, 론 위라하디락사 | 박막트랜지스터 어레이 |
| JPH10268794A (ja) * | 1997-03-26 | 1998-10-09 | Sharp Corp | 表示パネル |
| JPH10288950A (ja) * | 1997-04-14 | 1998-10-27 | Casio Comput Co Ltd | 液晶表示装置 |
| JPH1139898A (ja) * | 1997-07-14 | 1999-02-12 | Mitsubishi Electric Corp | 半導体装置 |
| JP3667548B2 (ja) | 1998-03-27 | 2005-07-06 | シャープ株式会社 | アクティブマトリクス型液晶表示パネル及びその検査方法 |
| TW538266B (en) * | 1999-04-02 | 2003-06-21 | Matsushita Electric Ind Co Ltd | Active matrix array substrate and its manufacturing method |
| JP3868687B2 (ja) * | 1999-12-10 | 2007-01-17 | 株式会社アドバンスト・ディスプレイ | 表示装置用基板の製造方法 |
| KR100658526B1 (ko) * | 2000-08-08 | 2006-12-15 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치의 정전 손상 보호장치 |
| KR100494685B1 (ko) * | 2000-12-30 | 2005-06-13 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 패널내 배선의 결함 테스트 방법 |
| JP2003140181A (ja) * | 2001-11-02 | 2003-05-14 | Nec Corp | 液晶表示装置 |
| KR100884992B1 (ko) * | 2002-04-20 | 2009-02-20 | 엘지디스플레이 주식회사 | 액정표시장치 |
| KR100443837B1 (ko) * | 2002-09-07 | 2004-08-11 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 |
| JP3794368B2 (ja) | 2002-10-29 | 2006-07-05 | セイコーエプソン株式会社 | Ｅｌ表示装置 |
| TWI267988B (en) * | 2005-08-31 | 2006-12-01 | Chunghwa Picture Tubes Ltd | Thin film transistor array, electrostatic discharge protective device thereof, and methods for fabricating the same |
| US7470942B2 (en) * | 2005-09-07 | 2008-12-30 | Chunghwa Picture Tube., Ltd. | Thin film transistor array and electrostatic discharge protective device thereof |
| TWI276878B (en) * | 2006-03-02 | 2007-03-21 | Au Optronics Corp | Display panel capable of reducing mismatching RC effect during signal transmission and method of manufacturing the same |
| KR20080108830A (ko) * | 2007-06-11 | 2008-12-16 | 삼성전자주식회사 | 표시 기판 및 이를 포함하는 액정 표시 장치 |
| TW200937069A (en) * | 2008-02-25 | 2009-09-01 | Chunghwa Picture Tubes Ltd | Active device array substrate and liquid crystal display panel |
| TWI403937B (zh) * | 2010-06-03 | 2013-08-01 | Au Optronics Corp | 觸控顯示器及其觸控顯示基板 |
| CN103163670B (zh) * | 2011-12-19 | 2016-03-02 | 上海中航光电子有限公司 | 一种液晶显示装置的检测开关 |
| JP6168927B2 (ja) | 2013-09-05 | 2017-07-26 | 株式会社ジャパンディスプレイ | 表示装置 |
| JP6022118B2 (ja) | 2014-04-30 | 2016-11-09 | シャープ株式会社 | アクティブマトリクス基板及び当該アクティブマトリクス基板を備える表示装置 |
| EP3260911B1 (en) | 2015-03-18 | 2020-04-01 | Toppan Printing Co., Ltd. | Thin-film transistor array, image display device, and method for manufacturing thin-film transistor array |
| JP2017181574A (ja) * | 2016-03-28 | 2017-10-05 | 株式会社ジャパンディスプレイ | 表示装置 |
| CN109212849B (zh) * | 2017-07-03 | 2020-11-03 | 京东方科技集团股份有限公司 | 显示面板及其制造方法、显示装置 |
| JP7375439B2 (ja) * | 2019-10-07 | 2023-11-08 | セイコーエプソン株式会社 | 電気光学装置、および電子機器 |
| CN114127944A (zh) * | 2020-02-27 | 2022-03-01 | 京东方科技集团股份有限公司 | 母板及其制作方法 |
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|---|---|---|---|---|
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| JPH01101646A (ja) * | 1987-10-15 | 1989-04-19 | Matsushita Electric Ind Co Ltd | アクティブマトリクス液晶表示装置の製造方法 |
| JPH02198424A (ja) * | 1989-01-27 | 1990-08-06 | Seiko Epson Corp | アクティブマトリクス基板 |
| JP2764139B2 (ja) * | 1989-10-20 | 1998-06-11 | ホシデン・フィリップス・ディスプレイ株式会社 | アクティブマトリックス液晶表示素子 |
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