JP2566202B2 - 半導体素子とその製法 - Google Patents

半導体素子とその製法

Info

Publication number
JP2566202B2
JP2566202B2 JP60014167A JP1416785A JP2566202B2 JP 2566202 B2 JP2566202 B2 JP 2566202B2 JP 60014167 A JP60014167 A JP 60014167A JP 1416785 A JP1416785 A JP 1416785A JP 2566202 B2 JP2566202 B2 JP 2566202B2
Authority
JP
Japan
Prior art keywords
region
type
layer
strong
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP60014167A
Other languages
English (en)
Other versions
JPS60180163A (ja
Inventor
ギユンター、フランツ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of JPS60180163A publication Critical patent/JPS60180163A/ja
Application granted granted Critical
Publication of JP2566202B2 publication Critical patent/JP2566202B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体本体の一方の表面上に第１の導電
形の第１の領域が配置され、第１の領域の中に第２の導
電形の第２の領域が埋め込まれ、第２の領域は開口を備
え、第１の領域はこの開口の下にある部分に第２の領域
により覆われていない露出面を有し、第１の領域と第２
の領域が一つの電極により電気的に相互に結合されてい
る半導体素子およびその製法に関する。
〔従来の技術〕
このような半導体素子は、例えばドイツ連邦共和国特
許出願公開第3015782号明細書、特にその第９図に記述
されている。この半導体素子はソース電極を有し、この
電極は半導体本体の表面に設けられたソース領域に開口
内で接触し、かつソース領域の下に設けられたエピタキ
シアル層と該層に形成された凹所内で接触している。ソ
ース電極は一般にアルミニウムから成る。このアルミニ
ウムはｐ形にドープされたシリコンにはｐ形にドープさ
れた領域のドープ量に関係なく良好なオーミック接触を
形成する。しかしながらｎ形にドープされたシリコンに
対するオーム接触は、この領域が極めて高く、例えば10
19原子/cm3を超えてドープされているときに限って得ら
れる。例えばｐチャネルMOS電界効果トランジスタの場
合に必要なように、ｎ形にドープされた領域中にｐ形に
ドープされた領域を埋め込むときには、上の前提条件
は、ｎ形ドープ領域を導電形変換するために、ｐ形ドー
プ領域はさらに強くドープされなければならないことを
意味する。
〔発明が解決しようとする課題〕
この発明の目的は、頭記の半導体素子とその製法を改
良して、埋め込まれるｐ形領域を半導体素子の電気的特
性が必要とする以上に高くドープすることなく、ｎ形ド
ープ領域とアルミニウム層との良好なオーミック接触を
達成することにある。
〔課題を解決するための手段〕
上記の目的を達成するため、この発明の半導体素子に
おいては、 ａ） 弱ｐ形半導体本体内に半導体本体の表面にまで達
する強ｎ形の第１の領域が埋め込まれ、 ｂ） 強ｎ形の第１の領域内に半導体本体の表面にまで
達するｐ形の第２の領域が埋め込まれ、 ｃ） ｐ形の第２の領域は強ｎ形の第１の領域の表面が
露出している開口を備え、 ｄ） 強ｎ形の第１の領域の露出表面内に、強ｎ形の第
１の領域よりさらに強いｎ形の層が埋め込まれ、 ｅ） 半導体本体の表面は絶縁層で覆われ、 ｆ） 絶縁層はｐ形の第２の領域の開口より大きい開口
を備え、 ｇ） 絶縁層の開口内にはｐ形の第２の領域の表面が露
出しており、 ｈ） 絶縁層上には、強ｎ形の層とｐ形の第２の領域の
露出表面と接触するアルミニウム層が置かれ、 ｉ） 強ｎ形の層は少なくとも５×1014原子cm-2の注入
ドーズ量でドープされ、その厚みはｐ形の第２の領域の
厚みより薄い またこの発明の製法においては、 ａ） 半導体本体の表面内に強ｎ形の第１の領域を形成
し、半導体本体の表面を第１の酸化物層により覆う工程
と、 ｂ） 第１の酸化物層上の所定範囲に多結晶シリコン層
を設ける工程と、 ｃ） 多結晶シリコン層をマスクとして第１の領域の表
面内にｐ形の第２の領域をイオン注入により形成する工
程と、 ｄ） 第１の酸化物層と多結晶シリコン層とを第２の酸
化物層により覆う工程と、 ｅ） 第２の酸化物層を第２の領域の上方に位置する開
口を有するフォト・レジストマスクにより覆う工程と、 ｆ） フォト・レジストマスクがアンダカットされかつ
第２の領域の表面の一部が露出されるまで、両酸化物層
を等方的にエッチングする工程と、 ｇ） 第２の領域に開口が形成されかつ第１の領域４に
凹所が形成されるまで、半導体本体の表面をフォト・レ
ジストマスクの開口を介してプラズマエッチングする工
程と、 ｈ） フォト・レジストマスクとその開口を用いて、強
ｎ形の層を５×1014原子cm-2のドーズ量のイオン注入に
より形成する工程と、 ｉ） フォト・レジストマスクを除法する工程と、 ｊ） 第１の領域及び第２の領域の露出表面にアルミニ
ウム層を設ける工程とを含む。
〔実施例〕
次にこの発明の実施例を図面について説明する。
第１図はこの発明の製造工程の中間状態における半導
体素子の要部断面図、第２図はこの発明の完成状態にお
ける半導体素子の要部断面図である。
半導体素子は半導体本体１を有し、半導体本体１は強
ｐ形ドープされた基板２と、その上に配置されている弱
ｐ形ドープ層３（例えばエピタキシアル層）とから構成
されている。半導体本体１の表面、すなわち層３の中に
強ｎ形の第１の領域４が埋め込まれている。図に示すよ
うに領域４はその外周部よりも中央部を厚くすることが
できる。このためには、中央部分は周知の方法により熱
拡散され、外周の薄い部分は例えばイオン注入とそれに
続くドライブインにより形成される。領域４はまた一様
な厚さとすることもでき、この場合にはイオン注入とそ
れに続くドライブインによって形成される。半導体本体
がシリコンであるときは、層３と領域４との表面上に二
酸化シリコンから成る第１の酸化物層９が蒸着される。
第１の酸化物層９上のあらかじめ定められた範囲に、多
結晶シリコンから成る層10が蒸着される。これは全面蒸
着とパターンエッチングとにより行なうことができる。
多結晶シリコン層10は周知の方法で第２の領域５の注入
のためのマスクとして、またｐチャネルMOS電界効果ト
ランジスタのゲート電極として用いられる。第２の領域
５は例えばボロンイオンの注入により形成される。注入
量は例えば２・1015原子/cm2ある。その厚さはおよそ0.
5μｍとすることができる。第１の領域４に対する第２
の領域５の位置ぎめは、層３の表面に所望の長さのｐチ
ャネルが生じるように選ばれる。
つぎに第１の酸化物層９と多結晶シリコン層10の上に
第２の酸化物層11が蒸着される。そしてこの酸化物層11
はフォト・レジスト層12により覆われる。このフォト・
レジスト層12の中に開口13が作られる。この開口13を介
して領域５の範囲内の表面すなわち半導体本体の表面
は、フォト・レジストマスクがアンダカットされるまで
等方的にウエットエッチングされる。それにより酸化物
層９、11には開口14が開けられる。エッチングは第２の
領域５の表面の一部が露出されるに至ったときに打ち切
るのが合理的である。
続いてフォト・レジストマスク12は第２の領域５内に
開口６をエッチングするために用いられる。このために
は例えば六ふっ化硫黄SF6を用いた（異方性の）プラズ
マエッチング法が利用される。プラズマは矢印の方向に
レジストマスク12の開口13を通して領域５の表面に向け
られる。プラズマエッチングの過程は、第１の領域４の
中に凹所７がエッチングにより生じるまで続けることが
できる。しかし凹所７の形成は限ずしも必要ではない。
領域４が上方に向かって露出した面を有するようにする
ことが重要である。
第１の領域４の表面の露出に続いて、第１の領域４の
前述の露出表面はイオン注入により例えば燐をドープさ
れる。その際高いドープ濃度のｎ形の層８が生じるが、
この層は平らに形成されるか又は凹所７があらかじめ形
成されているときはこの凹所の壁と底の部分に形成され
る。ドーピングは例えば30keVのエネルギーにおいて５
・1014/cm2以上のドーズ量で行われる。これは例えば0.
1μｍの厚さにおいて最高ドープ量約１・1020原子/cm3
に相当する。
フォト・レジストマスク12の除去後半導体素子にはア
ルミニウム層15がかぶせられ、この層は領域４と５とに
接触する。他の電極（ドレーン電極）は例えば半導体本
体１の下面に取り付けられ、符号16が付けられている。
アルミニウム層15と第１の領域４の間の最適な接触が得
られるよう強ｎ形の層８の中に強いイオン注入により生
じた結晶欠陥は除去しないことが推奨される。
この発明の上記の説明はｐチャネルMOS電界効果トラ
ンジスタに関連して記述した。第１の領域４と第２の領
域５に単一の電極を接触させた目的は両領域の間にバイ
パス路を作ることにある。それによりMOS電界効果トラ
ンジスタに内蔵され層３と領域４とにより形成された逆
ダイオードの特性が改善される。この発明はバイポーラ
半導体素子においても、ｐ形領域とその下にあるｎ形領
域とに同じ接触部によって接触を形成させる必要があ
り、下の方のｎ形領域に完全なオーム接触を得るのに十
分なドーピングを行うと上の方のｐ形領域がもはや欠陥
なしには形成できないような場合にも利用することがで
きる。
〔発明の効果〕
半導体本体の表面にｎ形の第１の領域が配置され、こ
の領域の上に開口を有するｐ形の第２の領域が埋め込ま
れているとき、例えばこの半導体本体に内蔵された逆ダ
イオードの特性を改善するために、両領域を一つの電極
により相互に結合することが必要となることがある。し
かしながらアルミニウムから成る電極をｎ形の領域にオ
ーミック接触させるためには、その領域の上に十分に濃
いドープ量、例えば1019原子/cm3を超える高いｎ形ドー
プ濃度の層を形成しなければならない。このｎ形層がｐ
形の第２の領域を埋め込む前にｎ形の第１の領域上に形
成されると、導電形を強いｎ形からｐ形に変換するため
にさらに高濃度のドーピングを実施しなければならず、
これによりｐ形の領域の格子欠陥が増加する。
この発明によれば、先にｐ形の第２の領域を埋め込
み、この領域にあけた開口を介して露出させたｎ形の第
１の領域にイオン注入によりドーピングすることにより
ｎ形層を形成するので、ｐ形の第１の領域は半導体素子
の電気的特性から必要とされる以上に高濃度にドープさ
れることはなく、格子欠点の発生が抑えられる。またｎ
形層はその厚さを例えば0.1μｍとすることにより、５
・1014/cm2程度以上のドーズ量のイオン注入をすればド
ープ濃度約１×1020原子/cm3の層が得られ、電極との良
好な接触を保証することがてきる。
【図面の簡単な説明】
第１図はこの発明の製造工程の中間状態における半導体
素子の要部断面図、第２図はこの発明の完成状態におけ
る半導体素子の要部断面図である。 １……半導体本体、３……半導体本体の弱ｐ形ドープ
層、４……第１の領域、５……第２の領域、６……開
口、７……凹所、８……強ｎ形の層、９……第１の酸化
物層（絶縁層）、10……多結晶シリコン層、11……第２
の酸化物層（絶縁層）、12……フォト・レジストマス
ク、13……開口、15……アルミニウム層。

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】ａ） 弱ｐ形半導体本体内に半導体本体
    （１）の表面にまで達する強ｎ形の第１の領域（４）が
    埋め込まれ、 ｂ） 強ｎ形の第１の領域（４）内に半導体本体（１）
    の表面にまで達するｐ形の第２の領域（５）が埋め込ま
    れ、 ｃ） ｐ形の第２の領域（５）は強ｎ形の第１の領域
    （４）の表面が露出している開口（６）を備え、 ｄ） 強ｎ形の第１の領域（４）の露出表面内に、強ｎ
    形の第１の領域（４）よりさらに強いｎ形の層（８）が
    埋め込まれ、 ｅ） 半導体本体（１）の表面は絶縁層（９、11）で覆
    われ、 ｆ） 絶縁層（９、11）はｐ形の第２の領域（５）の開
    口（６）より大きい開口（14）を備え、 ｇ） 絶縁層（９、11）の開口（14）内にはｐ形の第２
    の領域（５）の表面が露出しており、 ｈ） 絶縁層（９、11）上には、強ｎ形の層（８）とｐ
    形の第２の領域（５）の露出表面と接触するアルミニウ
    ム層（15）が置かれ、 ｉ） 強ｎ形の層（８）は少なくとも５×1014原子cm-2
    の注入ドーズ量でドープされ、その厚みはｐ形の第２の
    領域の厚みより薄い ことを特徴とする半導体素子。
  2. 【請求項２】強ｎ形の層（８）が約0.1μｍの厚さであ
    ることを特徴とする特許請求の範囲第１項記載の半導体
    素子。
  3. 【請求項３】強ｎ形の層（８）が第１の領域（４）に設
    けられた凹所（７）の表面に形成されることを特徴とす
    る特許請求の範囲第１項又は第２項記載の半導体素子。
  4. 【請求項４】ａ） 半導体本体の表面内に強ｎ形の第１
    の領域（４）を形成し、半導体本体の表面を第１の酸化
    物層（９）により覆う工程と、 ｂ） 第１の酸化物層（９）上の所定範囲に多結晶シリ
    コン層（10）を設ける工程と、 ｃ） 多結晶シリコン層（10）をマスクとして第１の領
    域（４）の表面内にｐ形の第２の領域（５）をイオン注
    入により形成する工程と、 ｄ） 第１の酸化物層（９）と多結晶シリコン層（10）
    とを第２の酸化物層（11）により覆う工程と、 ｅ） 第２の酸化物層（11）を第２の領域（５）の上方
    に位置する開口（13）を有するフォト・レジストマスク
    （12）により覆う工程と、 ｆ） フォト・レジストマスク（12）がアンダカットさ
    れかつ第２の領域（５）の表面の一部が露出されるま
    で、両酸化物層（９、11）を等方的にエッチングする工
    程と、 ｇ） 第２の領域（５）に開口（６）が形成されかつ第
    １の領域（４）に凹所（７）が形成されるまで、半導体
    本体の表面をフォト・レジストマスク（12）の開口（1
    3）を介してプラズマエッチングする工程と、 ｈ） フォト・レジストマスク（12）とその開口（13）
    を用いて、強ｎ形の層（８）を５×1014原子cm-2のドー
    ズ量のイオン注入により形成する工程と、 ｉ） フォト・レジストマスク（12）を除去する工程
    と、 ｊ） 第１の領域（４）及び第２の領域（５）の露出表
    面にアルミニウム層（15）を設ける工程と を含むことを特徴とする半導体素子の製法。
JP60014167A 1984-01-27 1985-01-28 半導体素子とその製法 Expired - Fee Related JP2566202B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3402867.6 1984-01-27
DE19843402867 DE3402867A1 (de) 1984-01-27 1984-01-27 Halbleiterbauelement mit kontaktloch

Publications (2)

Publication Number Publication Date
JPS60180163A JPS60180163A (ja) 1985-09-13
JP2566202B2 true JP2566202B2 (ja) 1996-12-25

Family

ID=6226102

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60014167A Expired - Fee Related JP2566202B2 (ja) 1984-01-27 1985-01-28 半導体素子とその製法

Country Status (5)

Country Link
US (1) US4785344A (ja)
EP (1) EP0150365B1 (ja)
JP (1) JP2566202B2 (ja)
AT (1) ATE37967T1 (ja)
DE (2) DE3402867A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3245457A1 (de) * 1982-12-08 1984-06-14 Siemens AG, 1000 Berlin und 8000 München Halbleiterelement mit kontaktloch
EP0227894A3 (en) * 1985-12-19 1988-07-13 SILICONIX Incorporated High density vertical dmos transistor
EP0255970B1 (en) * 1986-08-08 1993-12-15 Philips Electronics Uk Limited A method of manufacturing an insulated gate field effect transistor
US4853345A (en) * 1988-08-22 1989-08-01 Delco Electronics Corporation Process for manufacture of a vertical DMOS transistor
JPH07101741B2 (ja) * 1988-09-20 1995-11-01 三洋電機株式会社 縦型ｍｏｓｆｅｔの製造方法
JP2729309B2 (ja) * 1988-12-05 1998-03-18 三菱電機株式会社 半導体装置の製造方法
US4998160A (en) * 1989-01-23 1991-03-05 Motorola, Inc. Substrate power supply contact for power integrated circuits
JPH03290934A (ja) * 1990-04-06 1991-12-20 Fuji Electric Co Ltd 半導体装置の製造方法
US5171705A (en) * 1991-11-22 1992-12-15 Supertex, Inc. Self-aligned structure and process for DMOS transistor
GB9215653D0 (en) * 1992-07-23 1992-09-09 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
US5795793A (en) * 1994-09-01 1998-08-18 International Rectifier Corporation Process for manufacture of MOS gated device with reduced mask count
WO1997034253A1 (en) * 1996-03-13 1997-09-18 Philips Electronics N.V. Filtering method and corresponding filtering system
US5879968A (en) * 1996-11-18 1999-03-09 International Rectifier Corporation Process for manufacture of a P-channel MOS gated device with base implant through the contact window
JP3298472B2 (ja) * 1997-09-26 2002-07-02 関西日本電気株式会社 絶縁ゲート型半導体装置の製造方法
US6165821A (en) * 1998-02-09 2000-12-26 International Rectifier Corp. P channel radhard device with boron diffused P-type polysilicon gate
JP5075280B2 (ja) * 2009-10-23 2012-11-21 パナソニック株式会社 半導体装置およびその製造方法
CN111599669B (zh) * 2020-05-12 2023-01-31 西安工业大学 一种适用于发热涂层材料欧姆电极的制作方法
CN112002751A (zh) * 2020-07-22 2020-11-27 湖南国芯半导体科技有限公司 碳化硅vdmosfet器件的元胞结构、其制备方法及碳化硅vdmosfet器件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4035826A (en) * 1976-02-23 1977-07-12 Rca Corporation Reduction of parasitic bipolar effects in integrated circuits employing insulated gate field effect transistors via the use of low resistance substrate contacts extending through source region
GB2049273B (en) * 1979-05-02 1983-05-25 Philips Electronic Associated Method for short-circuting igfet source regions to a substrate
DE3016749A1 (de) * 1980-04-30 1981-11-05 Siemens AG, 1000 Berlin und 8000 München Kontakt fuer mis-halbleiterbauelement und verfahren zu seiner herstellung
US4516143A (en) * 1982-01-04 1985-05-07 General Electric Company Self-aligned power MOSFET with integral source-base short and methods of making
US4443931A (en) * 1982-06-28 1984-04-24 General Electric Company Method of fabricating a semiconductor device with a base region having a deep portion

Also Published As

Publication number Publication date
DE3474614D1 (en) 1988-11-17
EP0150365A3 (en) 1985-09-04
DE3402867A1 (de) 1985-08-01
US4785344A (en) 1988-11-15
EP0150365A2 (de) 1985-08-07
ATE37967T1 (de) 1988-10-15
JPS60180163A (ja) 1985-09-13
EP0150365B1 (de) 1988-10-12

Similar Documents

Publication Publication Date Title
JP2566202B2 (ja) 半導体素子とその製法
JPH0355984B2 (ja)
JPH07122745A (ja) 半導体装置およびその製造方法
EP0749158B1 (en) Method of manufacturing a semiconductor device with auto-aligned polycide gate
JP2997377B2 (ja) 半導体装置及びその製造方法
JP3489602B2 (ja) 半導体装置およびその製造方法
JPH0824146B2 (ja) Ｍｏｓ型集積回路
JP2949745B2 (ja) 縦型ｍｏｓ電界効果トランジスタの製造方法
JPH11145457A (ja) 縦型電界効果トランジスタ
JP2509708B2 (ja) Ｓｏｉ型半導体装置及びその製造方法
JP2765132B2 (ja) 縦型電界効果トランジスタの製造方法
JP2697062B2 (ja) 半導体装置の製造方法
JP3071615B2 (ja) 半導体装置及びその製造方法
JP4508304B2 (ja) 半導体集積回路装置
JPH0239091B2 (ja)
JP2745640B2 (ja) 電界効果型半導体装置の製造方法
JP2890509B2 (ja) 半導体装置の製造方法
JPH04132240A (ja) 半導体装置の製造方法
JP2890550B2 (ja) 半導体装置の製造方法
KR100305205B1 (ko) 반도체소자의제조방법
JP2956538B2 (ja) 半導体装置の製造方法
JP2573077B2 (ja) 半導体領域及び電極の製造方法
JPH0428246A (ja) 半導体装置およびその製造方法
JPH06252173A (ja) 絶縁ゲート型半導体装置の製造方法
JPH10150187A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees