JPH0239091B2 - - Google Patents
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- JPH0239091B2 JPH0239091B2 JP56155035A JP15503581A JPH0239091B2 JP H0239091 B2 JPH0239091 B2 JP H0239091B2 JP 56155035 A JP56155035 A JP 56155035A JP 15503581 A JP15503581 A JP 15503581A JP H0239091 B2 JPH0239091 B2 JP H0239091B2
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- 239000004065 semiconductor Substances 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000000605 extraction Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- Bipolar Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、より詳しくは
ウオールドエミツタ型トランジスタを含む半導体
装置の製造方法の改良に関する。
ウオールドエミツタ型トランジスタを含む半導体
装置の製造方法の改良に関する。
集積回路の集積度を高めるために開発されたウ
オールドエミツタ型トランジスタを含む半導体装
置においては、エミツタとコレクタとの間の間隔
が極端に短くなり、その間に短絡が発生すること
が経験された。かかる点を解決する方法の一つが
特公昭55−38063号公報に開示されている。当該
方法によれば、半導体基板の一主面に選択酸化法
により素子間分離絶縁膜を形成し、次にかかる半
導体表面に多結晶シリコン層を介して不純物を拡
散してベース領域を形成し、多結晶シリコン層上
の一部に耐酸化性膜を形成し、それをマスクとし
て多結晶シリコン層を酸化し多結晶シリコン層を
酸化膜に変え、次に耐酸化性膜を除去して多結晶
シリコン層を露出させ、この露出部を通して不純
物を拡散してエミツタを形成する。かかる方法に
よつて形成された半導体装置を第１図に示す。
オールドエミツタ型トランジスタを含む半導体装
置においては、エミツタとコレクタとの間の間隔
が極端に短くなり、その間に短絡が発生すること
が経験された。かかる点を解決する方法の一つが
特公昭55−38063号公報に開示されている。当該
方法によれば、半導体基板の一主面に選択酸化法
により素子間分離絶縁膜を形成し、次にかかる半
導体表面に多結晶シリコン層を介して不純物を拡
散してベース領域を形成し、多結晶シリコン層上
の一部に耐酸化性膜を形成し、それをマスクとし
て多結晶シリコン層を酸化し多結晶シリコン層を
酸化膜に変え、次に耐酸化性膜を除去して多結晶
シリコン層を露出させ、この露出部を通して不純
物を拡散してエミツタを形成する。かかる方法に
よつて形成された半導体装置を第１図に示す。
同図において、１はＰ型半導体基板、２はN+
型埋込層、３はアイソレーシヨン用二酸化シリコ
ン層、４はＰ型ベース領域、５はN+型エミツタ
領域、また６はN+型多結晶シリコン層、７はア
ルミニウム電極でありＥ，Ｂ，Ｃはエミツタ、ベ
ース、コレクタ電極をそれぞれ示す。
型埋込層、３はアイソレーシヨン用二酸化シリコ
ン層、４はＰ型ベース領域、５はN+型エミツタ
領域、また６はN+型多結晶シリコン層、７はア
ルミニウム電極でありＥ，Ｂ，Ｃはエミツタ、ベ
ース、コレクタ電極をそれぞれ示す。
かかる半導体装置において、エミツタ、コレク
タ間には厚いアイソレーシヨン用二酸化シリコン
層３が形成されているため、両者間の短絡は防止
されるが、図から明らかなように、エミツタ電極
Ｅ下からベース電極Ｂ下までPN接合が存在し、
当該装置は、トランジスタとしては、コレクタ・
ベース接合容量Cobが大になり、トランジスタの
スイツチング速度が遅くなるという欠点がある。
タ間には厚いアイソレーシヨン用二酸化シリコン
層３が形成されているため、両者間の短絡は防止
されるが、図から明らかなように、エミツタ電極
Ｅ下からベース電極Ｂ下までPN接合が存在し、
当該装置は、トランジスタとしては、コレクタ・
ベース接合容量Cobが大になり、トランジスタの
スイツチング速度が遅くなるという欠点がある。
かかる問題点を解決する方法の一つは、例えば
特公昭55−27469号公報に示される。かかる方法
によると、ベースの引出し電極が１〔μm〕以下の
きわめて小さなものとすることにより、コレク
タ・ベース接合容量を減少させ、スイツチング速
度を従来の２倍以上に改善する。その方法は、ベ
ース領域の周囲に多結晶シリコン層のベース引出
し用電極を設け、この電極の表面の一部に絶縁膜
を設け、この絶縁膜によりエミツタ領域とベース
引出し用電極との電気的分離がなされ、ベース領
域、エミツタ領域およびエミツタのコンタクト領
域が同一の形成用パターンによつて形成され、ベ
ース引出し用電極は、エミツタ領域から一定の距
離に位置していることを特徴とする。かかる発明
の集積回路に適用した場合のトランジスタは第２
図に断面図で示され、同図において、Ｂ，Ｅ，Ｃ
はそれぞれベース、エミツタ、コレクタ電極を、
また１１はＰ型半導体基板、１２と１４は二酸化
シリコン膜、１３はほう素(B)添加多結晶シリコン
層、１５はベース領域、１６はエミツタ領域、１
７はN+型埋込層、１７′はコレクタ・コンタクト
領域、１８はＮ型エピタキシヤル層、１９はアイ
ソレーシヨンを示す。この方法を実施する工程は
難しく、かつ、エミツタ電極窓とベース電極窓は
１枚のマスクで窓開けすることができず、マスク
の位置合わせ公差の問題が発生する。
特公昭55−27469号公報に示される。かかる方法
によると、ベースの引出し電極が１〔μm〕以下の
きわめて小さなものとすることにより、コレク
タ・ベース接合容量を減少させ、スイツチング速
度を従来の２倍以上に改善する。その方法は、ベ
ース領域の周囲に多結晶シリコン層のベース引出
し用電極を設け、この電極の表面の一部に絶縁膜
を設け、この絶縁膜によりエミツタ領域とベース
引出し用電極との電気的分離がなされ、ベース領
域、エミツタ領域およびエミツタのコンタクト領
域が同一の形成用パターンによつて形成され、ベ
ース引出し用電極は、エミツタ領域から一定の距
離に位置していることを特徴とする。かかる発明
の集積回路に適用した場合のトランジスタは第２
図に断面図で示され、同図において、Ｂ，Ｅ，Ｃ
はそれぞれベース、エミツタ、コレクタ電極を、
また１１はＰ型半導体基板、１２と１４は二酸化
シリコン膜、１３はほう素(B)添加多結晶シリコン
層、１５はベース領域、１６はエミツタ領域、１
７はN+型埋込層、１７′はコレクタ・コンタクト
領域、１８はＮ型エピタキシヤル層、１９はアイ
ソレーシヨンを示す。この方法を実施する工程は
難しく、かつ、エミツタ電極窓とベース電極窓は
１枚のマスクで窓開けすることができず、マスク
の位置合わせ公差の問題が発生する。
本発明の目的は上記した従来技術の問題点を解
決するにあり、そのために、実効ベース面積の大
きさをできるだけ小にし、かつ、容易な工程で製
造される半導体装置の製造方法を提供する。すな
わち、一導電型半導体基板上に反対導電型の第１
のエピタキシヤル層を形成し、前記第１のエピタ
キシヤル層表面から前記半導体基板に達して部分
的に絶縁分離領域を形成し、前記第１のエピタキ
シヤル層上に第２のエピタキシヤル層を前記絶縁
分離領域上に多結晶の第１の半導体層を同時に形
成し、前記第２のエピタキシヤル層及び前記第１
の半導体層上に第２の半導体層を形成し、前記第
２の半導体層上のエミツタ形成領域に部分的に窒
化膜を形成し、前記窒化膜をマスクに一導電型の
不純物をイオン注入して前記第２のエピタキシヤ
ル層の前記絶縁分離領域に囲まれた領域に、前記
第１の半導体層に接続された外部ベース領域を形
成し、前記窒化膜をマスクにエミツタ形成領域の
周囲の第２の半導体層を選択酸化して酸化膜を形
成し、前記エミツタ形成領域の窒化膜を除去した
後、前記酸化膜をマスクにエミツタ形成領域の第
２の半導体層を通して第２のエピタキシヤル層に
反対導電型の不純物を導入してエミツタ領域を形
成し、前記外部ベース領域が接続された前記第１
の半導体層につながるベース電極を形成すること
を特徴とする半導体装置の製造方法を提供するも
のである。
決するにあり、そのために、実効ベース面積の大
きさをできるだけ小にし、かつ、容易な工程で製
造される半導体装置の製造方法を提供する。すな
わち、一導電型半導体基板上に反対導電型の第１
のエピタキシヤル層を形成し、前記第１のエピタ
キシヤル層表面から前記半導体基板に達して部分
的に絶縁分離領域を形成し、前記第１のエピタキ
シヤル層上に第２のエピタキシヤル層を前記絶縁
分離領域上に多結晶の第１の半導体層を同時に形
成し、前記第２のエピタキシヤル層及び前記第１
の半導体層上に第２の半導体層を形成し、前記第
２の半導体層上のエミツタ形成領域に部分的に窒
化膜を形成し、前記窒化膜をマスクに一導電型の
不純物をイオン注入して前記第２のエピタキシヤ
ル層の前記絶縁分離領域に囲まれた領域に、前記
第１の半導体層に接続された外部ベース領域を形
成し、前記窒化膜をマスクにエミツタ形成領域の
周囲の第２の半導体層を選択酸化して酸化膜を形
成し、前記エミツタ形成領域の窒化膜を除去した
後、前記酸化膜をマスクにエミツタ形成領域の第
２の半導体層を通して第２のエピタキシヤル層に
反対導電型の不純物を導入してエミツタ領域を形
成し、前記外部ベース領域が接続された前記第１
の半導体層につながるベース電極を形成すること
を特徴とする半導体装置の製造方法を提供するも
のである。
以下、本発明の半導体装置の製造方法の実施例
を添付図面を参照して説明する。
を添付図面を参照して説明する。
第３図には本発明の実施例の半導体装置の製造
方法の製造工程におけるその要部が断面で示され
る。先ず同図ａに示される如く、例えば10〜20
〔Ωcm〕のＰ型シリコン基板２１上に二酸化シリ
コン（SiO2）膜２２を成長させる。次いで、前
記酸化膜２２に窓開きをなし、例えば砒素（As）
を５×1015cm-2のドーズ量でイオン注入し、1200
〔℃〕で50〔分〕アニールしてN+型埋込層２３を
形成する。
方法の製造工程におけるその要部が断面で示され
る。先ず同図ａに示される如く、例えば10〜20
〔Ωcm〕のＰ型シリコン基板２１上に二酸化シリ
コン（SiO2）膜２２を成長させる。次いで、前
記酸化膜２２に窓開きをなし、例えば砒素（As）
を５×1015cm-2のドーズ量でイオン注入し、1200
〔℃〕で50〔分〕アニールしてN+型埋込層２３を
形成する。
次に、酸化膜２２を除去し、第３図ｂに示され
る如く、0.5〔Ωcm〕の比抵抗のN-型シリコン層
を１〔μｍ〕の厚さにエピタキシヤル成長してエ
ピタキシヤル層２４を形成する。
る如く、0.5〔Ωcm〕の比抵抗のN-型シリコン層
を１〔μｍ〕の厚さにエピタキシヤル成長してエ
ピタキシヤル層２４を形成する。
次に、全面に、直接にまたは二酸化シリコン膜
を介して窒化シリコン膜２５を成長させ、該窒化
シリコン膜をそれが素子形成領域のみを覆う如く
にパターニングする（第３図ｃ）。続いて、次の
酸化工程において基板２１の表面と形成される酸
化膜の表面とがほぼ平らになるよう、図に点線で
示す如くエピタキシヤル層２４の表面を選択的に
エツチングで除去する。
を介して窒化シリコン膜２５を成長させ、該窒化
シリコン膜をそれが素子形成領域のみを覆う如く
にパターニングする（第３図ｃ）。続いて、次の
酸化工程において基板２１の表面と形成される酸
化膜の表面とがほぼ平らになるよう、図に点線で
示す如くエピタキシヤル層２４の表面を選択的に
エツチングで除去する。
次いで、例えば1050〔℃〕の熱処理を施して、
第３図ｄに示されるように素子相互間を分離する
酸化膜２２′を形成する。この時、前記埋込層２
３上のエピタキシヤル層２４は図の如く２４ａ，
２４ｂに分離される。
第３図ｄに示されるように素子相互間を分離する
酸化膜２２′を形成する。この時、前記埋込層２
３上のエピタキシヤル層２４は図の如く２４ａ，
２４ｂに分離される。
続いて、窒化シリコン膜２５を除去し、モノラ
ン（SiH4）を用いて半導体層（シリコン層）を
約2000〔Å〕の厚さに選択的にエピタキシヤル成
長する。すなわち、N-エピタキシヤル層２４は
単結晶シリコンであるのでその上には図に白地で
示す（以下同様）単結晶シリコン層２６が、また
酸化膜２２′の上には図に砂地で示す（以下同様）
多結晶シリコン層２６′が堆積される（第３図
ｅ）。エピタキシヤル成長に代えて分子ビームエ
ピタキシヤル（M.B.E.）成長を行なつてもよい。
図に見て左のエピタキシヤル層２４ａのまわりの
多結晶シリコン層２６′は後に形成されるべきベ
ース領域と連結する。
ン（SiH4）を用いて半導体層（シリコン層）を
約2000〔Å〕の厚さに選択的にエピタキシヤル成
長する。すなわち、N-エピタキシヤル層２４は
単結晶シリコンであるのでその上には図に白地で
示す（以下同様）単結晶シリコン層２６が、また
酸化膜２２′の上には図に砂地で示す（以下同様）
多結晶シリコン層２６′が堆積される（第３図
ｅ）。エピタキシヤル成長に代えて分子ビームエ
ピタキシヤル（M.B.E.）成長を行なつてもよい。
図に見て左のエピタキシヤル層２４ａのまわりの
多結晶シリコン層２６′は後に形成されるべきベ
ース領域と連結する。
次いで、全面に窒化シリコン膜（図示せず）を
選択的に形成し、かかる窒化シリコン膜をマスク
として多結晶シリコン層２６′の不要部分を選択
酸化して酸化膜２２″に変換する（第３図ｆ）。続
いて窒化シリコン膜を除去する。
選択的に形成し、かかる窒化シリコン膜をマスク
として多結晶シリコン層２６′の不要部分を選択
酸化して酸化膜２２″に変換する（第３図ｆ）。続
いて窒化シリコン膜を除去する。
引続き第３図ｇで示される如く、全面に多結晶
シリコン層２７（これは後に電極となる）を成長
した後に、レジスト膜（図示せず）をマスクとす
る例えばほう素（B+）のイオン注入によつてエ
ピタキシヤル層２４ａにＰ型ベース領域２８を形
成し、しかる後に全面に500〔Å〕の膜厚に窒化シ
リコン膜２９を形成する。ベース領域２８はまわ
りの多結晶シリコン層２６′と連結する。
シリコン層２７（これは後に電極となる）を成長
した後に、レジスト膜（図示せず）をマスクとす
る例えばほう素（B+）のイオン注入によつてエ
ピタキシヤル層２４ａにＰ型ベース領域２８を形
成し、しかる後に全面に500〔Å〕の膜厚に窒化シ
リコン膜２９を形成する。ベース領域２８はまわ
りの多結晶シリコン層２６′と連結する。
続いて、電極窓など形成のため窒化シリコン膜
２９をパターニングして、第３図ｈに示すように
窒化シリコン膜２９を残す。なお、図において３
０は窒化シリコン膜２９のパターニングに用いた
レジスト膜である。
２９をパターニングして、第３図ｈに示すように
窒化シリコン膜２９を残す。なお、図において３
０は窒化シリコン膜２９のパターニングに用いた
レジスト膜である。
ここで、第３図ｈにB0で示す外部ベース領域
に、例えばほう素（B+）を、30〔KeV〕のエネル
ギー、４×1014cm-2のドーズ量でイオン注入す
る。その理由は、ベース領域の外延部がベース電
極に接するのでその部分を低抵抗に保つためであ
る。次に、多結晶シリコン層を選択酸化して酸化
膜２２を形成する（第３図ｉ）。
に、例えばほう素（B+）を、30〔KeV〕のエネル
ギー、４×1014cm-2のドーズ量でイオン注入す
る。その理由は、ベース領域の外延部がベース電
極に接するのでその部分を低抵抗に保つためであ
る。次に、多結晶シリコン層を選択酸化して酸化
膜２２を形成する（第３図ｉ）。
引続きレジスト膜３１を選択的に形成し、かか
るレジスト膜３１をマスクとしてベース電極形成
部分に例えばほう素（B+）をイオン注入する。
レジスト膜３１を剥離し、更にレジスト膜（図示
せず）を形成し、これをパターニングしてエミツ
タ部分を窓開きし、例えば砒素（As）を、80
〔KeV〕のエネルギー、５×1015cm-2のドーズ量
でイオン注入し、950〔℃〕で約30〔分〕アニール
して、第３図ｊに示されるようにN+型エミツタ
領域３２を形成する。かかるベース電極窓とエミ
ツタ拡散窓の形成は１枚のマスクを用いてなされ
うる。次いで、前記レジスト膜を除去した後、全
面にアルミニウムを厚さ１〔μｍ〕程に被着し、
これをパターニングして、前記多結晶シリコン層
２７上に電極、配線層を形成する。３３はベース
電極、３４はエミツタ電極、３５はコレクタ電極
を示す。
るレジスト膜３１をマスクとしてベース電極形成
部分に例えばほう素（B+）をイオン注入する。
レジスト膜３１を剥離し、更にレジスト膜（図示
せず）を形成し、これをパターニングしてエミツ
タ部分を窓開きし、例えば砒素（As）を、80
〔KeV〕のエネルギー、５×1015cm-2のドーズ量
でイオン注入し、950〔℃〕で約30〔分〕アニール
して、第３図ｊに示されるようにN+型エミツタ
領域３２を形成する。かかるベース電極窓とエミ
ツタ拡散窓の形成は１枚のマスクを用いてなされ
うる。次いで、前記レジスト膜を除去した後、全
面にアルミニウムを厚さ１〔μｍ〕程に被着し、
これをパターニングして、前記多結晶シリコン層
２７上に電極、配線層を形成する。３３はベース
電極、３４はエミツタ電極、３５はコレクタ電極
を示す。
以上の如くにして形成された半導体装置の要部
は第４図に平面図で示され、同図において、２
２，２２″は酸化膜、Ｂ，Ｅ，Ｃはベース電極窓、
エミツタ電極窓、コレクタ電極窓をそれぞれ示
す。
は第４図に平面図で示され、同図において、２
２，２２″は酸化膜、Ｂ，Ｅ，Ｃはベース電極窓、
エミツタ電極窓、コレクタ電極窓をそれぞれ示
す。
かくして、本発明にかかる半導体装置において
は、第３図ｊと第４図から理解される如く、ベー
ス領域２８とその内部に形成されたエミツタ領域
３２と、コレクタ領域すなわちエピタキシヤル層
２４との間に、十分に厚い酸化膜２２が形成され
ているので、エミツタとコレクタとの短絡が防止
されるだけでなく、コレクタ・ベース間の容量が
小になり、形成される半導体集積回路のスイツチ
ング速度を早める効果がある。また、ベース電極
Ｂすなわち多結晶シリコン層２７は、酸化膜２２
の上に形成された多結晶シリコン層２６′すなわ
ちベース領域外延部と接触しており、それを通し
てベース領域２８と接続している。従つて、ベー
ス領域２８を小さく形成しても、ベース電極Ｂと
エミツタ電極Ｅとを第４図に示される如く十分に
離して形成しうるものであり、ベース領域をこの
ようにして小さく形成しうるために所期の半導体
集積回路を小型化するに効果的である。更に、ベ
ース電極とエミツタ電極の窓開きは、基板全面に
形成された多結晶シリコン層に、１枚のマスクを
用い、１回のリソグラフイ工程でなされるので、
半導体集積回路の製造工程がその分だけ簡略化さ
れる効果がある。
は、第３図ｊと第４図から理解される如く、ベー
ス領域２８とその内部に形成されたエミツタ領域
３２と、コレクタ領域すなわちエピタキシヤル層
２４との間に、十分に厚い酸化膜２２が形成され
ているので、エミツタとコレクタとの短絡が防止
されるだけでなく、コレクタ・ベース間の容量が
小になり、形成される半導体集積回路のスイツチ
ング速度を早める効果がある。また、ベース電極
Ｂすなわち多結晶シリコン層２７は、酸化膜２２
の上に形成された多結晶シリコン層２６′すなわ
ちベース領域外延部と接触しており、それを通し
てベース領域２８と接続している。従つて、ベー
ス領域２８を小さく形成しても、ベース電極Ｂと
エミツタ電極Ｅとを第４図に示される如く十分に
離して形成しうるものであり、ベース領域をこの
ようにして小さく形成しうるために所期の半導体
集積回路を小型化するに効果的である。更に、ベ
ース電極とエミツタ電極の窓開きは、基板全面に
形成された多結晶シリコン層に、１枚のマスクを
用い、１回のリソグラフイ工程でなされるので、
半導体集積回路の製造工程がその分だけ簡略化さ
れる効果がある。
また、本発明の半導体装置の製造方法によれ
ば、ベース領域及びエミツタ領域が形成される第
２のエピタキシヤル層と、絶縁分離領域上に設け
られてベース引出し電極に用いられる多結晶の第
１の半導体層とを同時に形成し、それらの上に第
２の半導体層を形成し、その第２の半導体層上の
エミツタ形成領域に窒化膜を形成し、それをマス
クにして第２のエピタキシヤル層内に、ベース引
出し電極用の第１の半導体層に横方向に接続さ
れ、且つエミツタ形成領域に自己整合する外部ベ
ース領域を形成し、窒化膜をマスクに選択酸化し
てエミツタ領域を形成するためのマスクとなる酸
化膜を形成することにより、絶縁分離領域で囲ま
れる領域内にベース引出し電極用の多結晶層を設
けずに外部ベース領域を形成できるので、高集積
化でき、更にエミツタ領域に自己整合する外部ベ
ース領域を形成できるので、より高集積化でき、
且つベース抵抗を低抵抗にできる。
ば、ベース領域及びエミツタ領域が形成される第
２のエピタキシヤル層と、絶縁分離領域上に設け
られてベース引出し電極に用いられる多結晶の第
１の半導体層とを同時に形成し、それらの上に第
２の半導体層を形成し、その第２の半導体層上の
エミツタ形成領域に窒化膜を形成し、それをマス
クにして第２のエピタキシヤル層内に、ベース引
出し電極用の第１の半導体層に横方向に接続さ
れ、且つエミツタ形成領域に自己整合する外部ベ
ース領域を形成し、窒化膜をマスクに選択酸化し
てエミツタ領域を形成するためのマスクとなる酸
化膜を形成することにより、絶縁分離領域で囲ま
れる領域内にベース引出し電極用の多結晶層を設
けずに外部ベース領域を形成できるので、高集積
化でき、更にエミツタ領域に自己整合する外部ベ
ース領域を形成できるので、より高集積化でき、
且つベース抵抗を低抵抗にできる。
第１図と第２図は従来方法により製造される半
導体装置の断面図、第３図は本発明の実施例の半
導体装置の製造方法の製造工程における当該装置
の要部の断面図、第４図は本発明にかゝる半導体
装置の要部の平面図である。 ２１…Ｐ型シリコン基板、２２，２２′，２
２″，２２…酸化膜、２３…N+型埋込層、２４
…N-型エピタキシヤル層、２５，２９…窒化シ
リコン膜、２６…単結晶シリコン層、２６′，２
７…多結晶シリコン層、２８…ベース領域、３
０，３１…レジスト膜、３２…エミツタ領域、Ｂ
…ベース電極窓、Ｅ…エミツタ電極窓、Ｃ…コレ
クタ電極窓、B0…外部ベース部分。
導体装置の断面図、第３図は本発明の実施例の半
導体装置の製造方法の製造工程における当該装置
の要部の断面図、第４図は本発明にかゝる半導体
装置の要部の平面図である。 ２１…Ｐ型シリコン基板、２２，２２′，２
２″，２２…酸化膜、２３…N+型埋込層、２４
…N-型エピタキシヤル層、２５，２９…窒化シ
リコン膜、２６…単結晶シリコン層、２６′，２
７…多結晶シリコン層、２８…ベース領域、３
０，３１…レジスト膜、３２…エミツタ領域、Ｂ
…ベース電極窓、Ｅ…エミツタ電極窓、Ｃ…コレ
クタ電極窓、B0…外部ベース部分。
Claims (1)
- １ 一導電型半導体基板上に反対導電型の第１の
エピタキシヤル層を形成し、前記第１のエピタキ
シヤル層表面から前記半導体基板に達して部分的
に絶縁分離領域を形成し、前記第１のエピタキシ
ヤル層上に第２のエピタキシヤル層を前記絶縁分
離領域上に多結晶の第１の半導体層を同時に形成
し、前記第２のエピタキシヤル層及び前記第１の
半導体層上に第２の半導体層を形成し、前記第２
の半導体層上のエミツタ形成領域に部分的に窒化
膜を形成し、前記窒化膜をマスクに一導電型の不
純物をイオン注入して前記第２のエピタキシヤル
層の前記絶縁分離領域に囲まれた領域に、前記第
１の半導体層に接続された外部ベース領域を形成
し、前記窒化膜をマスクにエミツタ形成領域の周
囲の第２の半導体層を選択酸化して酸化膜を形成
し、前記エミツタ形成領域の窒化膜を除去した
後、前記酸化膜をマスクにエミツタ形成領域の第
２の半導体層を通して第２のエピタキシヤル層に
反対導電型の不純物を導入してエミツタ領域を形
成し、前記外部ベース領域が接続された前記第１
の半導体層につながるベース電極を形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15503581A JPS5856460A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15503581A JPS5856460A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856460A JPS5856460A (ja) | 1983-04-04 |
| JPH0239091B2 true JPH0239091B2 (ja) | 1990-09-04 |
Family
ID=15597244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15503581A Granted JPS5856460A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856460A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113467A (ja) * | 1983-11-24 | 1985-06-19 | Nec Corp | 半導体装置の製法 |
| JPS6114759A (ja) * | 1984-06-30 | 1986-01-22 | Sony Corp | 半導体装置の製造方法 |
| JPH0286055U (ja) * | 1988-12-21 | 1990-07-06 | ||
| US7207251B2 (en) | 1999-02-05 | 2007-04-24 | Hitachi Koki Co., Ltd. | Cutter with laser generator that irradiates cutting position on workpiece to facilitate alignment of blade with cutting position |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52119874A (en) * | 1976-04-02 | 1977-10-07 | Hitachi Ltd | Semi-conductor device |
| JPS5515231A (en) * | 1978-07-19 | 1980-02-02 | Nippon Telegr & Teleph Corp <Ntt> | Manufacturing method of semiconductor device |
| JPS5544715A (en) * | 1978-09-26 | 1980-03-29 | Oki Electric Ind Co Ltd | Manufacturing semiconductor device |
| JPS5796567A (en) * | 1980-12-09 | 1982-06-15 | Nec Corp | Manufacture of semiconductor device |
| JPS5832455A (ja) * | 1981-08-20 | 1983-02-25 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
-
1981
- 1981-09-30 JP JP15503581A patent/JPS5856460A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52119874A (en) * | 1976-04-02 | 1977-10-07 | Hitachi Ltd | Semi-conductor device |
| JPS5515231A (en) * | 1978-07-19 | 1980-02-02 | Nippon Telegr & Teleph Corp <Ntt> | Manufacturing method of semiconductor device |
| JPS5544715A (en) * | 1978-09-26 | 1980-03-29 | Oki Electric Ind Co Ltd | Manufacturing semiconductor device |
| JPS5796567A (en) * | 1980-12-09 | 1982-06-15 | Nec Corp | Manufacture of semiconductor device |
| JPS5832455A (ja) * | 1981-08-20 | 1983-02-25 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5856460A (ja) | 1983-04-04 |
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