JP2890550B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は高速・高集積の半導体装置の製造方法特にバ
イポーラトランジスタの製造方法に関するものである。
イポーラトランジスタの製造方法に関するものである。
従来の技術 従来、溝を利用した阻止分離構造を持つバイポーラト
ランジスタの形成方法としては、素子分離領域となる部
分をエッチングして溝を形成した後、溝内を酸化し、不
純物イオン注入を行い、溝底部にチャネルストッパ領域
を形成後、溝内に多結晶シリコン膜を埋め込み、溝の表
面に絶縁膜を形成して素子分離領域を形成した後、活性
領域にベース、エミッタ領域を形成するという方法があ
る。その従来技術の一例を第３図により説明する。
ランジスタの形成方法としては、素子分離領域となる部
分をエッチングして溝を形成した後、溝内を酸化し、不
純物イオン注入を行い、溝底部にチャネルストッパ領域
を形成後、溝内に多結晶シリコン膜を埋め込み、溝の表
面に絶縁膜を形成して素子分離領域を形成した後、活性
領域にベース、エミッタ領域を形成するという方法があ
る。その従来技術の一例を第３図により説明する。
ｐ型半導体基板101上に、高濃度のn+型埋め込み層10
2、ｎ型エピタキシャル層103を形成した後、特定領域に
n+拡散層104を形成する。その後、表面に、熱酸化膜10
5、シリコン窒化膜106を形成し、フォトリソグラフィに
よってシリコン窒化膜106を開口し、高温、長時間の選
択酸化を行い、厚い熱酸化膜107を形成する（第３図
（ａ））。
2、ｎ型エピタキシャル層103を形成した後、特定領域に
n+拡散層104を形成する。その後、表面に、熱酸化膜10
5、シリコン窒化膜106を形成し、フォトリソグラフィに
よってシリコン窒化膜106を開口し、高温、長時間の選
択酸化を行い、厚い熱酸化膜107を形成する（第３図
（ａ））。
次に、フォトレジスト108をマスクにして、素子分離
領域となる部分に、異方性エッチングを行い、溝部109
を形成する（第３図（ｂ））。その後、フォトレジスト
108を除去し、酸化を行い、溝部109の表面に熱酸化膜11
0を形成した後、Ｂイオンの注入を行い、溝部109の底部
のみに、チャネルストッパ領域111を形成する（第３図
（ｃ））。
領域となる部分に、異方性エッチングを行い、溝部109
を形成する（第３図（ｂ））。その後、フォトレジスト
108を除去し、酸化を行い、溝部109の表面に熱酸化膜11
0を形成した後、Ｂイオンの注入を行い、溝部109の底部
のみに、チャネルストッパ領域111を形成する（第３図
（ｃ））。
次に、シリコン窒化膜106を除去後、溝分離の時のス
トレス防止膜となるシリコン窒化膜112を堆積後、溝部
内に多結晶シリコン膜113を埋め込み、溝部の上部に熱
酸化膜114を形成して、素子分離領域の形成を完成する
（第３図（ｄ））。
トレス防止膜となるシリコン窒化膜112を堆積後、溝部
内に多結晶シリコン膜113を埋め込み、溝部の上部に熱
酸化膜114を形成して、素子分離領域の形成を完成する
（第３図（ｄ））。
この後、溝部以外のシリコン窒化膜112を除去後、フ
ォトレジスト115をマスクにして、Ｂイオンの注入を行
い、ベース領域116を形成する（第３図（ｅ））。その
後、フォトレジスト115を除去し、全面にシリコン窒化
膜117を堆積し、シリコン窒化膜117、熱酸化膜105を開
口して、エミッタ領域118を形成し、エミッタ電極119、
ベース電極120、コレクタ電極121を形成して、バイポー
ラトランジスタを完成する（第３図（ｆ））。
ォトレジスト115をマスクにして、Ｂイオンの注入を行
い、ベース領域116を形成する（第３図（ｅ））。その
後、フォトレジスト115を除去し、全面にシリコン窒化
膜117を堆積し、シリコン窒化膜117、熱酸化膜105を開
口して、エミッタ領域118を形成し、エミッタ電極119、
ベース電極120、コレクタ電極121を形成して、バイポー
ラトランジスタを完成する（第３図（ｆ））。
発明が解決しようとする課題 このような従来の方法においては、溝分離工程終了後
に、ベース、エミッタ領域の形成を行なうため、チャネ
ルストッパ領域111形成のＢイオン注入とベース領域116
形成のＢイオン注入とをそれぞれ別の工程でおこない、
また、溝分離工程でのストレス防止膜であるシリコン窒
化膜112と、トランジスタ領域への金属イオンの進入を
防いでトランジスタの信頼性を向上させるためのシリコ
ン窒化膜117を、それぞれ別の工程で形成することにな
るため、トランジスタを形成するのに要する工程の数が
著しく増加することとなり、溝分離構造を持つ半導体装
置の歩留まりが低下し、コストが高くなるという問題点
があった。
に、ベース、エミッタ領域の形成を行なうため、チャネ
ルストッパ領域111形成のＢイオン注入とベース領域116
形成のＢイオン注入とをそれぞれ別の工程でおこない、
また、溝分離工程でのストレス防止膜であるシリコン窒
化膜112と、トランジスタ領域への金属イオンの進入を
防いでトランジスタの信頼性を向上させるためのシリコ
ン窒化膜117を、それぞれ別の工程で形成することにな
るため、トランジスタを形成するのに要する工程の数が
著しく増加することとなり、溝分離構造を持つ半導体装
置の歩留まりが低下し、コストが高くなるという問題点
があった。
本発明は、かかる点に鑑みなされたもので、溝分離を
持つ半導体装置を少ない工程で形成できる半導体装置の
製造方法を提供することを目的とする。
持つ半導体装置を少ない工程で形成できる半導体装置の
製造方法を提供することを目的とする。
課題を解決するための手段 本発明は、上述の課題を解決するため、一方導電型の
半導体基板に他方導電型の埋め込み層、エピタキシャル
層、及び前記エピタキシャル層表面から前記埋め込み層
に達する拡散層を形成した後に、前記エピタキシャル層
の表面に開口部あるいは凹部からなるベース領域パター
ンを有した絶縁膜を形成する工程と、前記絶縁膜、前記
エピタキシャル層、前記埋め込み層及び前記半導体基板
の一部をエッチングして前記半導体基板に到達する溝部
を形成する工程と、一方導電型の不純物イオンを注入し
て、前記ベース領域パターンにベース領域及び前記溝部
の底部にチャンネルストッパ領域を、それぞれ、形成す
る工程と、前記ベース領域及び前記チャンネルストッパ
領域を同時に形成する熱処理工程とを備えた半導体装置
の製造方法であり、また、前記溝部の内壁及び前記ベー
ス領域の表面にシリコン窒化膜を堆積する工程と、前記
溝部内を半導体膜で埋め込んだ後、前記溝部内の上部に
酸化膜を形成する工程と、前記シリコン窒化膜を開口し
て、エミッタ領域、エミッタ電極、ベース電極、コレク
タ電極を形成する工程とを備え、前記シリコン窒化膜を
除去することなく半導体装置を形成する半導体装置の製
造方法をも含むものである。
半導体基板に他方導電型の埋め込み層、エピタキシャル
層、及び前記エピタキシャル層表面から前記埋め込み層
に達する拡散層を形成した後に、前記エピタキシャル層
の表面に開口部あるいは凹部からなるベース領域パター
ンを有した絶縁膜を形成する工程と、前記絶縁膜、前記
エピタキシャル層、前記埋め込み層及び前記半導体基板
の一部をエッチングして前記半導体基板に到達する溝部
を形成する工程と、一方導電型の不純物イオンを注入し
て、前記ベース領域パターンにベース領域及び前記溝部
の底部にチャンネルストッパ領域を、それぞれ、形成す
る工程と、前記ベース領域及び前記チャンネルストッパ
領域を同時に形成する熱処理工程とを備えた半導体装置
の製造方法であり、また、前記溝部の内壁及び前記ベー
ス領域の表面にシリコン窒化膜を堆積する工程と、前記
溝部内を半導体膜で埋め込んだ後、前記溝部内の上部に
酸化膜を形成する工程と、前記シリコン窒化膜を開口し
て、エミッタ領域、エミッタ電極、ベース電極、コレク
タ電極を形成する工程とを備え、前記シリコン窒化膜を
除去することなく半導体装置を形成する半導体装置の製
造方法をも含むものである。
作用 本発明は上述の構成により、チャネルストッパ領域の
形成と、ベース領域の形成のための不純物イオンの注入
を同一の工程で行なうため、従来に比べて、不純物イオ
ンの注入回数を減らすことができるので、半導体装置の
製造工程を少なくすることができる。
形成と、ベース領域の形成のための不純物イオンの注入
を同一の工程で行なうため、従来に比べて、不純物イオ
ンの注入回数を減らすことができるので、半導体装置の
製造工程を少なくすることができる。
また、本発明はチャネルストッパ領域形成と、ベース
領域形成のための不純物イオンの注入を行なった後、全
面にシリコン窒化膜を堆積してから上記の方法によって
溝分離領域を形成した後、エミッタ領域、エミッタ電
極、ベース電極、コレクタ電極を形成できるため、スト
レス防止用の溝部側壁のシリコン窒化膜と、金属イオン
の進入防止用のトランジスタ領域の表面のシリコン窒化
膜を同一の工程で形成できるので、ストレスが少なくて
結晶欠陥の発生しにくく、信頼性の高い半導体装置を少
ない工程で形成できる。
領域形成のための不純物イオンの注入を行なった後、全
面にシリコン窒化膜を堆積してから上記の方法によって
溝分離領域を形成した後、エミッタ領域、エミッタ電
極、ベース電極、コレクタ電極を形成できるため、スト
レス防止用の溝部側壁のシリコン窒化膜と、金属イオン
の進入防止用のトランジスタ領域の表面のシリコン窒化
膜を同一の工程で形成できるので、ストレスが少なくて
結晶欠陥の発生しにくく、信頼性の高い半導体装置を少
ない工程で形成できる。
実施例 （実施例１） 第１図は本発明の第１の実施例における半導体装置の
製造方法を示す工程断面図である。以下、第１図を用い
て素子分離領域の製造方法を説明する。
製造方法を示す工程断面図である。以下、第１図を用い
て素子分離領域の製造方法を説明する。
ｐ型半導体基板１上に高濃度のn+型埋め込み層２、ｎ
型エピタキシャル層３を形成した後、特定領域にn+拡散
層４を形成する。その後、表面に、厚さ600nmの熱酸化
膜５を形成する（第１図（ａ））。
型エピタキシャル層３を形成した後、特定領域にn+拡散
層４を形成する。その後、表面に、厚さ600nmの熱酸化
膜５を形成する（第１図（ａ））。
次に、フォトレジスト６をマスクにして、熱酸化膜５
をエッチングして、ベース領域となる部分に、開口部７
を形成する（第１図（ｂ））。フォトレジスト６を除去
後、フォトレジスト８をマスクにして、素子分離領域と
なる部分に、異方性エッチングを行い、ｐ型半導体基板
１に到達する溝部９を形成する（第１図（ｃ））。
をエッチングして、ベース領域となる部分に、開口部７
を形成する（第１図（ｂ））。フォトレジスト６を除去
後、フォトレジスト８をマスクにして、素子分離領域と
なる部分に、異方性エッチングを行い、ｐ型半導体基板
１に到達する溝部９を形成する（第１図（ｃ））。
フォトレジスト８を除去後、酸化を行い、溝部９の表
面、及び、開口部７の表面に厚さ50nmの熱酸化膜10を形
成した後、Ｂイオンの注入を行い、開口部７にベース領
域11を、溝部９の底部に、チャネルストッパ領域12を形
成する（第１図（ｄ））。
面、及び、開口部７の表面に厚さ50nmの熱酸化膜10を形
成した後、Ｂイオンの注入を行い、開口部７にベース領
域11を、溝部９の底部に、チャネルストッパ領域12を形
成する（第１図（ｄ））。
次に、溝分離の時のストレス防止膜、及び、金属イオ
ンの進入防止膜となるシリコン窒化膜13を全面に堆積
後、溝部内に多結晶シリコン膜14を埋め込み、酸化を行
ない、溝部の上部に厚さ600nmの熱酸化膜15を形成し
て、素子分離領域の形成を完成する（第１図（ｅ））。
ンの進入防止膜となるシリコン窒化膜13を全面に堆積
後、溝部内に多結晶シリコン膜14を埋め込み、酸化を行
ない、溝部の上部に厚さ600nmの熱酸化膜15を形成し
て、素子分離領域の形成を完成する（第１図（ｅ））。
この後、シリコン窒化膜13、熱酸化膜10、熱酸化膜５
を開口して、通常の工程により、エミッタ領域16、エミ
ッタ電極17、ベース電極18、コレクタ電極19を形成し
て、溝分離構造を持つ半導体装置を完成する（第１図
（ｆ））。
を開口して、通常の工程により、エミッタ領域16、エミ
ッタ電極17、ベース電極18、コレクタ電極19を形成し
て、溝分離構造を持つ半導体装置を完成する（第１図
（ｆ））。
以上のように、本実施例によれば、ストレスが小さ
く、信頼性の高い、高密度な半導体装置を少ない製造工
程で形成できる。
く、信頼性の高い、高密度な半導体装置を少ない製造工
程で形成できる。
（実施例２） 第２図は本発明の第２の実施例における半導体装置の
製造方法を示す工程断面図である。以下、第２図を用い
て素子分離領域の製造方法を説明する。
製造方法を示す工程断面図である。以下、第２図を用い
て素子分離領域の製造方法を説明する。
ｐ型半導体基板31上に、高濃度のn+型埋め込み層32、
ｎ型エピタキシャル層33を形成した後、特定領域にn+拡
散層34を形成する。その後、表面に、厚さ50nmの熱酸化
膜35、厚さ120nmのシリコン窒化膜36を形成し、フォト
リソグラフィによってシリコン窒化膜36を開口し、高
温、長時間の選択酸化を行い、厚さ600nmの熱酸化膜37
を形成する（第２図（ａ））。この熱酸化膜37により凹
部からなるベース領域パターンが得られる。
ｎ型エピタキシャル層33を形成した後、特定領域にn+拡
散層34を形成する。その後、表面に、厚さ50nmの熱酸化
膜35、厚さ120nmのシリコン窒化膜36を形成し、フォト
リソグラフィによってシリコン窒化膜36を開口し、高
温、長時間の選択酸化を行い、厚さ600nmの熱酸化膜37
を形成する（第２図（ａ））。この熱酸化膜37により凹
部からなるベース領域パターンが得られる。
次に、フォトレジスト38をマスクにして、素子分離領
域となる部分に、異方性エッチングを行い、ｐ型半導体
基板31に到達する溝部39を形成する（第２図（ｂ））。
その後、フォトレジスト38を除去し、シリコン窒化膜3
6、熱酸化膜35をウエットエッチによって除去して、ｎ
型エピタキシャル層33を露出させた後、酸化を行い、溝
部39の表面、及び、露出したｎ型エピタキシャル層の表
面に厚さ50nmの熱酸化膜40を形成した後、Ｂイオンの注
入を行い、ベース領域41と、チャネルストッパ領域42を
形成する（第２図（ｃ））。
域となる部分に、異方性エッチングを行い、ｐ型半導体
基板31に到達する溝部39を形成する（第２図（ｂ））。
その後、フォトレジスト38を除去し、シリコン窒化膜3
6、熱酸化膜35をウエットエッチによって除去して、ｎ
型エピタキシャル層33を露出させた後、酸化を行い、溝
部39の表面、及び、露出したｎ型エピタキシャル層の表
面に厚さ50nmの熱酸化膜40を形成した後、Ｂイオンの注
入を行い、ベース領域41と、チャネルストッパ領域42を
形成する（第２図（ｃ））。
次に、溝分離の時のストレス防止膜、及び、金属イオ
ンの進入防止膜となるシリコン窒化膜43を全面に堆積
後、溝部内に多結晶シリコン膜44を埋め込み、酸化を行
ない、溝部の上部に厚さ600nmの熱酸化膜45を形成し
て、素子分離領域の形成を完成する（第２図（ｄ））。
ンの進入防止膜となるシリコン窒化膜43を全面に堆積
後、溝部内に多結晶シリコン膜44を埋め込み、酸化を行
ない、溝部の上部に厚さ600nmの熱酸化膜45を形成し
て、素子分離領域の形成を完成する（第２図（ｄ））。
この後、シリコン窒化膜43、熱酸化膜40、熱酸化膜37
を開口して、通常の工程により、エミッタ領域46、エミ
ッタ電極47、ベース電極48、コレクタ電極49を形成し
て、溝分離構造を持つ半導体装置を完成する（第２図
（ｅ））。
を開口して、通常の工程により、エミッタ領域46、エミ
ッタ電極47、ベース電極48、コレクタ電極49を形成し
て、溝分離構造を持つ半導体装置を完成する（第２図
（ｅ））。
以上のように、本実施例によれば、ストレスが小さく
て、信頼性が高くまた表面の段差が小さく、さらにコレ
クタ−ベース間の接合容量が小さくて高速である高密度
な半導体装置を少ない製造工程で形成できる。
て、信頼性が高くまた表面の段差が小さく、さらにコレ
クタ−ベース間の接合容量が小さくて高速である高密度
な半導体装置を少ない製造工程で形成できる。
発明の効果 以上の説明から明らかなように、本発明によれば、チ
ャネルストッパ領域とベース領域の形成を同一のイオン
注入で行ない、また、ストレス防止用の溝部側壁のシリ
コン窒化膜と、金属イオンの進入防止用のトランジスタ
領域表面のシリコン窒化膜を同一の工程で形成するた
め、ストレスが小さくて結晶欠陥が発生しにくく、信頼
性の高い、高密度・高速な半導体装置を、少ない製造工
程で形成できる。
ャネルストッパ領域とベース領域の形成を同一のイオン
注入で行ない、また、ストレス防止用の溝部側壁のシリ
コン窒化膜と、金属イオンの進入防止用のトランジスタ
領域表面のシリコン窒化膜を同一の工程で形成するた
め、ストレスが小さくて結晶欠陥が発生しにくく、信頼
性の高い、高密度・高速な半導体装置を、少ない製造工
程で形成できる。
第１図は本発明の実施例１における半導体装置の製造方
法を示す工程断面図、第２図は本発明の実施例２におけ
る半導体装置の製造方法を示す工程断面図、第３図は従
来の半導体装置の製造方法を示す工程断面図である。 1,31……ｐ型半導体基板、2,32……n+埋め込み層、3,33
……ｎ型エピタキシャル層、4,34……n+拡散層、5,10,1
5,35,37,40,45……熱酸化膜、6,8,38……フォトレジス
ト、７……開口部、9,39……溝部、11,41……ベース領
域、12,42……チャネルストッパ領域、13,36,43……シ
リコン窒化膜、14,44……多結晶シリコン膜、16,46……
エミッタ領域、17,47……エミッタ電極、18,48……ベー
ス電極、19,49……コレクタ電極。
法を示す工程断面図、第２図は本発明の実施例２におけ
る半導体装置の製造方法を示す工程断面図、第３図は従
来の半導体装置の製造方法を示す工程断面図である。 1,31……ｐ型半導体基板、2,32……n+埋め込み層、3,33
……ｎ型エピタキシャル層、4,34……n+拡散層、5,10,1
5,35,37,40,45……熱酸化膜、6,8,38……フォトレジス
ト、７……開口部、9,39……溝部、11,41……ベース領
域、12,42……チャネルストッパ領域、13,36,43……シ
リコン窒化膜、14,44……多結晶シリコン膜、16,46……
エミッタ領域、17,47……エミッタ電極、18,48……ベー
ス電極、19,49……コレクタ電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤田 良昭 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭60−241230（ＪＰ，Ａ) 特開 昭63−164366（ＪＰ，Ａ) 特開 昭60−103642（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/68 - 29/737 H01L 21/33 - 21/331 H01L 21/70 - 21/74 H01L 21/76 - 21/765 H01L 21/77
Claims (2)
- 【請求項１】一方導電型の半導体基板に他方導電型の埋
め込み層、エピタキシャル層、及び前記エピタキシャル
層表面から前記埋め込み層に達する拡散層を形成した後
に、前記エピタキシャル層の表面に開口部あるいは凹部
からなるベース領域パターンを有した絶縁膜を形成する
工程と、前記絶縁膜、前記エピタキシャル層、前記埋め
込み層及び前記半導体基板の一部をエッチングして前記
半導体基板に到達する溝部を形成する工程と、一方導電
型の不純物イオンを注入して、前記ベース領域パターン
にベース領域及び前記溝部の底部にチャンネルストッパ
領域を、それぞれ、形成する工程と、前記ベース領域及
び前記チャンネルストッパ領域を同時に形成する熱処理
工程とを備えたことを特徴とする半導体装置の製造方
法。 - 【請求項２】前記溝部の内壁及び前記ベース領域の表面
にシリコン窒化膜を堆積する工程と、前記溝部内を半導
体膜で埋め込んだ後、前記溝部内の上部に酸化膜を形成
する工程と、前記シリコン窒化膜を開口して、エミッタ
領域、エミッタ電極、ベース電極、コレクタ電極を形成
する工程とを備え、前記シリコン窒化膜を除去すること
なく半導体装置を形成することを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1295881A JP2890550B2 (ja) | 1989-11-14 | 1989-11-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1295881A JP2890550B2 (ja) | 1989-11-14 | 1989-11-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03155639A JPH03155639A (ja) | 1991-07-03 |
| JP2890550B2 true JP2890550B2 (ja) | 1999-05-17 |
Family
ID=17826384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1295881A Expired - Fee Related JP2890550B2 (ja) | 1989-11-14 | 1989-11-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2890550B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9825157B1 (en) * | 2016-06-29 | 2017-11-21 | Globalfoundries Inc. | Heterojunction bipolar transistor with stress component |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103642A (ja) * | 1983-11-11 | 1985-06-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS60241230A (ja) * | 1984-05-16 | 1985-11-30 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| DE3681291D1 (de) * | 1986-12-18 | 1991-10-10 | Itt Ind Gmbh Deutsche | Kollektorkontakt eines integrierten bipolartransistors. |
-
1989
- 1989-11-14 JP JP1295881A patent/JP2890550B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03155639A (ja) | 1991-07-03 |
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