JP3298472B2 - 絶縁ゲート型半導体装置の製造方法 - Google Patents

絶縁ゲート型半導体装置の製造方法

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JP3298472B2 JP26143397A JP26143397A JP3298472B2 JP 3298472 B2 JP3298472 B2 JP 3298472B2 JP 26143397 A JP26143397 A JP 26143397A JP 26143397 A JP26143397 A JP 26143397A JP 3298472 B2 JP3298472 B2 JP 3298472B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型半導
体装置の製造方法に関し、例えば、パワー用縦型のＭＯ
ＳＦＥＴや伝導度変調型ＭＯＳＦＥＴ等の絶縁ゲート型
半導体装置に関する。
【０００２】
【従来の技術】ソース領域をフォトリソグラフィ法を用
いないセルフアラインで形成する縦型ＭＯＳＦＥＴを図
３を参照して説明する。図において、１は半導体本体
で、Ｎ+ 型半導体基板２と、この半導体基板２表面上に
形成したエピタキシャル層３とからなる。エピタキシャ
ル層３はこの表面層内に選択的に形成したＰ型ベース領
域４と、このベース領域４の表面層内に選択的に形成し
たＮ+ ソース領域５と、ベース領域４とソース領域５が
形成されたエピタキシャル層３の元のままの領域である
Ｎ- ドレイン領域６とを含み、ソース領域５表面からソ
ース領域５を貫通した溝７を形成している。ベース領域
４表面のソース領域５とドレイン領域６とによって挟ま
れた位置上にゲート酸化膜８を介してポリシリコンのゲ
ート電極９を形成している。ソース領域５表面の溝７側
の一部を除いた位置上とゲート電極９表面上に層間絶縁
膜１０を形成している。この層間絶縁膜１０表面上とソ
ース領域５表面の溝７側の一部上とエピタキシャル層３
の溝７内にソース電極１１を形成している。半導体基板
２の裏面にドレイン電極１２を形成している。
【０００３】図３に示すＭＯＳＦＥＴの製造方法は特開
平４−３１４３６５号公報に示されており、これに基づ
いて以下説明する。まず、Ｎ+ 型半導体基板２表面上に
Ｎ型不純物を低濃度に含んだエピタキシャル層３を成長
させた半導体本体１の表面を熱酸化してゲート酸化膜８
とする。次いでゲート電極９となるポリシリコン膜を被
着させ、これら２層を同一レジストパターンをマスクに
エッチングし、このとき形成された窓よりボロン及び砒
素を順次イオン注入及び熱拡散してベース領域４及びソ
ース領域５を形成する。さらに、表面に層間絶縁膜１０
を被着させ、この層をレジストパターンをマスクにエッ
チングしコンタクトホールを開ける。このとき用いたレ
ジストパターンを再び用いてエッチングによりソース領
域５を貫通する溝７を形成する。そして、層間絶縁膜１
０をオーバエッチングしてからこのとき使用したレジス
ト膜を除去すると、ソース領域５表面の一部及び溝７内
面が露出した状態となる。そのあと、表面に金属を被着
させ、不要部分はエッチングにより除去してソース電極
１１を形成する。最後に半導体基板２の裏面に金属を蒸
着してドレイン電極１２を形成する。
【０００４】尚、図３ではＭＯＳＦＥＴを１つのセルで
示したが、実際はセルが多数個配列されて形成され、各
セルのゲート電極９はフィールド酸化膜を介してゲート
電極９と同時に形成されたゲートポリシリコン配線層
と，このゲートポリシリコン配線層上にも層間絶縁膜を
形成してからゲートポリシリコン配線層とのコンタクト
を取ってソース電極１１と同時に形成されたゲート金属
配線層とによりゲートパッドに電気的に接続されてい
る。
【０００５】
【発明が解決しようとする課題】ところで、ゲートポリ
シリコン配線層とゲート金属配線層とのコンタクトをと
るのを、上記の製造方法でのソース領域５及びベース領
域４とソース電極１１とのコンタクトをとるのと同時に
行なった場合、すなわち、層間絶縁膜１０をレジストパ
ターンをマスクにエッチングしコンタクトホールを開
け、このとき用いたレジストパターンを再び用いてエッ
チングにより溝７を形成し、その後層間絶縁膜１０をオ
ーバーエッチングしてコンタクトをとるのと同時に行な
った場合、溝７を形成するエッチングのとき、ゲートポ
リシリコン配線層の厚さによってはゲートポリシリコン
配線層を貫通する溝が形成され、その後の層間絶縁膜１
０のオーバーエッチングのとき、ゲートポリシリコン配
線層を貫通した溝からフィールド酸化膜もオーバーエッ
チングされ、ゲートポリシリコン配線層下までサイドエ
ッチされるとともに、フィールド酸化膜の厚さも薄くな
り、信頼性的に問題となり、また最悪ゲート金属配線層
が半導体本体に短絡するという問題がある。従って、本
発明は上記の問題点を解決するためになされたもので、
レジストパターンの形成回数を増やすことなく、ソース
電極のコンタクトとゲート金属配線層のコンタクトを同
一工程で行なえる絶縁ゲート型半導体装置の製造方法を
提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る絶縁ゲート
型半導体装置の製造方法は、半導体本体表面上にフィー
ルド酸化膜を形成し、この半導体本体をセル部及びフィ
ールド部に区分して、セル部上のフィールド酸化膜を除
去し、フィールド酸化膜が除去されたセル部表面にゲー
ト酸化膜を形成し、その後半導体本体上にポリシリコン
膜を被着させ、ポリシリコン膜を選択的に除去してゲー
ト酸化膜上にゲート電極とフィールド酸化膜上にゲート
ポリシリコン配線層を形成し、ゲート電極をマスクに半
導体本体のセル部表面層内に他導電型ベース領域とこの
ベース領域表面層内に高不純物濃度の一導電型ソース領
域を形成する第１工程と、第１工程を完了後、半導体本
体上に層間絶縁膜を被着させ、その上にソース領域及び
ゲートポリシリコン配線層上の位置に窓を有するレジス
トパターンを形成する第２工程と、第２工程を完了後、
レジストパターンをマスクに層間絶縁膜をウェットエッ
チングして、ソース領域及びゲートポリシリコン配線層
の表面を露出させる第３工程と、第３工程を完了後、上
記の同じレジストパターンをマスクに露出したソース領
域及びゲートポリシリコン配線層の表面からイオンエッ
チングして、ソース領域を貫通してベース領域までの溝
と、ゲートポリシリコン配線層の溝を形成する第４工程
と、第４工程を完了後、半導体本体上にアルミニウム膜
を被着させアルミニウム膜を選択的に除去して、ソース
領域表面の溝側の一部とソース領域及びベース領域の溝
内部とで電気的接続したソース電極を形成すると共に、
ゲートポリシリコン配線層表面の溝側の一部とゲートポ
リシリコンの溝内部とで電気的接続したゲート金属配線
層を形成する第５工程とを含む。上記手段によれば、レ
ジストパターンをマスクに、先ず層間絶縁膜をウェット
エッチング法によりエッチングしてレジストパターンの
開口面積より広くエピタキシャル層及びゲートポリシリ
コン配線層表面を露出し、次に同一レジストパターンを
マスクに、露出したエピタキシャル層及びゲートポリシ
リコン配線層表面よりイオンエッチング法によりレジス
トパターンと略同一開口面積の溝を形成するので、ソー
ス電極のコンタクトがソース領域の表面の一部及び溝内
面でソース領域及びベース領域と取れ、ゲート金属配線
層のコンタクトもゲートポリシリコン配線層の表面の一
部及びゲートポリシリコン配線層の溝内面で取れ、コン
タクト面積が十分確保できる。また、ウェットエッチン
グ法による層間絶縁膜のオーバーエッチングをイオンエ
ッチング法によるエピタキシャル層のエッチングより先
に実施するので、イオンエッチング法によるエピタキシ
ャル層のエッチングより後にする場合のようにフィール
ド酸化膜がオーバーエッチングされることがない。また
本発明に係る絶縁ゲート型半導体装置の製造方法は、上
記のウェットエッチングがジャストエッチングとオーバ
ーエッチングとからなり、レジストパターンをマスク
に、先ず層間絶縁膜をジャストエッチングし更に所定時
間オーバーエッチングするので正確にレジストパターン
の開口面積より広くエピタキシャル層及びゲートポリシ
リコン配線層表面を露出できる。
【０００７】
【発明の実施の形態】以下に、本発明に基づき一実施例
のＭＯＳＦＥＴ及びその製造方法を図１及び図２を参照
して説明する。先ず構成を説明すると、図１において、
２１は半導体本体で、高不純物濃度の一導電型としての
Ｎ+ 型半導体基板２２と、この半導体基板２２表面上に
形成したエピタキシャル層２３とからなる。エピタキシ
ャル層２３はセル部Ａとフィールド部Ｂとに区分され、
セル部Ａはこの表面層内に選択的に形成した他導電型と
してのＰ型ベース領域２４と、このベース領域２４の表
面層内に選択的に形成したＮ+ 型ソース領域２５と、ベ
ース領域２４とソース領域２５が形成されたエピタキシ
ャル層２３の元のままの領域であるＮ- ドレイン領域２
６とを含み、ソース領域２５表面からソース領域２５を
貫通した溝２７ａを形成している。セル部Ａ表面のソー
ス領域２５とドレイン領域２６とによって挟まれた位置
にゲート酸化膜２８を介してポリシリコンのゲート電極
２９を形成している。フィールド部Ｂ表面上にはフィー
ルド酸化膜４３を介して、ゲート電極２９と電気的接続
されたゲートポリシリコン配線層４４を形成し、このゲ
ートポリシリコン配線層４４を貫通した溝２７ｂを形成
している。（ゲートポリシリコン配線層４４の厚さによ
っては溝２７ｂはゲートポリシリコン配線層４４のみに
形成される。）ソース領域２５表面の溝２７ａ側の一部
を除いた位置上とゲート電極２９表面上とゲートポリシ
リコン配線層４４表面の溝２７ｂ側の一部を除いた位置
上に層間絶縁膜３０を形成している。層間絶縁膜３０表
面のセル部Ａ位置上とソース領域２５表面の溝２７ａ側
の一部上とエピタキシャル層２３の溝２７ａ内にソース
電極３１を形成している。層間絶縁膜３０表面のフィー
ルド部Ｂ位置上とゲートポリシリコン配線層４４表面の
溝２７ｂ側の一部上とゲートポリシリコン配線層４４を
貫通した溝２７ｂ内にアルミニウムのゲート金属配線層
４５を形成している。半導体基板２２の裏面にドレイン
電極３２を形成している。以上の構成によると、ソース
電極３１は溝２７ａ内面でソース領域２５とベース領域
２４とでコンタクトを取っているだけでなくソース領域
２５の表面の一部ともコンタクトを取っており、またゲ
ート金属配線層４５は溝２７ｂ内面でゲートポリシリコ
ン配線層４４とコンタクトを取っているだけでなくゲー
トポリシリコン配線層４４の表面の一部ともコンタクト
を取っており、溝内面だけよりも大きいコンタクト面積
を得られ、電気的特性が安定する。
【０００８】次に製造方法を図２（ａ）〜（ｄ）と図１
を参照して説明する。尚、以下の説明において（ａ）〜
（ｄ）の各項目記号は、図２の（ａ）〜（ｄ）のそれぞ
れに対応する。 （ａ）Ｎ+ 型半導体基板２２表面上にＮ型不純物を低濃
度に含んだエピタキシャル層２３を成長させた半導体本
体２１表面上に熱酸化法によりフィールド酸化膜４３を
形成し、エピタキシャル層２３をセル部Ａとフィールド
部Ｂとに区分してフォトリソグラフィ法及びエッチング
法によりフィールド酸化膜４３のセル部Ａ上に位置する
部分を選択的に除去すると共に、フィールド部Ｂ上に位
置する部分を残し、エピタキシャル層２３のフィールド
酸化膜４３が除去された表面上に熱酸化法によりゲート
酸化膜２８を形成する。次にこれらの酸化膜４３，２８
表面にポリシリコン膜を被着させこのポリシリコン膜を
フォトリソグラフィ法及びエッチング法により選択的に
除去して、ゲート酸化膜２８表面上に残したポリシリコ
ン膜によりゲート電極２９と、フィールド酸化膜４３表
面上に残したポリシリコン膜によりゲート電極２９と電
気的接続されたゲートポリシリコン配線層４４を形成す
る。次にゲート電極２９をマスクとして、ボロン及び砒
素を順次イオン注入及び熱拡散してＰ型ベース領域２４
及びＮ+ 型ソース領域２５を形成する。 （ｂ）次に（ａ）の工程を完了した半導体本体２１上に
層間絶縁膜３０を被着させ、その上からフォトリソグラ
フィ法によりソース領域２５表面上及びゲートポリシリ
コン配線層４４表面上の位置に開口４６ａ，４６ｂを有
するレジストパターン４７を形成する。 （ｃ）次にレジストパターン４７をマスクにしてウエッ
トエッチング法によりレジストパターンの各開口４６
ａ，４６ｂ下の層間絶縁膜３０をエピタキシャル層２３
及びゲート配線ポリシリコン層４４表面が露出するまで
ジャストエッチし、更にその露出面積がレジストパター
ン４７の各開口面積より大きくなるまで所定時間だけオ
ーバーエッチして層間絶縁膜３０に各コンタクトホール
４８ａ，４８ｂを形成する。 （ｄ）次に（ｃ）の工程で用いたレジストパターン４７
を再びマスクにして露出したエピタキシャル層２３表面
よりイオンエッチング法によりソース領域２５を貫通し
てベース領域２４の一部までの溝２７ａを形成する。こ
のとき同時に、露出したゲートポリシリコン配線層４４
表面よりフィールド酸化膜４３の一部までの溝２７ｂも
形成される。（ゲートポリシリコン配線層４４の厚さに
よっては溝２７ｂはポリシリコン配線層４４を貫通しな
いこともある。）以上の工程を終了した後、図１に示す
ようにレジストパターン４７を除去し、半導体本体２１
上に真空蒸着によりアルミニウム膜を被着し、このアル
ミニウム膜をフォトリソグラフィ法及びエッチング法に
より選択的に除去して、ソース領域２５及びベース領域
２４と電気的に接続するソース電極３１と、ゲートポリ
シリコン配線層４４と電気的に接続するゲート金属配線
層４５を形成するとともに、半導体本体２１の裏面に金
属を蒸着してドレイン電極３２を形成する。
【０００９】以上で説明したように、レジストパターン
４７をマスクに、先ず層間絶縁膜３０をウェットエッチ
ング法によりジャストエッチングし更に所定時間オーバ
ーエッチングしてレジストパターン４７の開口面積より
広くエピタキシャル層２３及びゲートポリシリコン配線
層４４表面を露出し、次に同一レジストパターンをマス
クに、露出したエピタキシャル層２３及びゲートポリシ
リコン配線層４４表面よりイオンエッチング法によりレ
ジストパターン４７と略同一開口面積の溝２７ｂを形成
するので、ソース電極３１のコンタクトがソース領域２
５の表面の一部及び溝２７ｂ内面でソース領域２５及び
ベース領域２４と取れ、ゲート金属配線層４５のコンタ
クトもゲートポリシリコン配線層４４の表面の一部及び
ゲートポリシリコン配線層４４の溝２７ｂ内面で取れ、
コンタクト面積が十分確保できる。また、ウェットエッ
チング法による層間絶縁膜のオーバーエッチングをイオ
ンエッチング法によるエピタキシャル層のエッチングよ
り先に実施するので、イオンエッチング法によるエピタ
キシャル層のエッチングより後にする場合のようにフィ
ールド酸化膜がオーバーエッチングされることもなく、
ゲートポリシリコン配線層下でサイドエッチとなった
り、フィールド酸化膜の厚さが薄くなり過ぎて信頼性的
に問題が生じる、という心配がない。また最悪ゲート金
属配線層が半導体本体に短絡するという問題も生じる心
配がない。尚、上記実施の形態において、一導電型とし
てＮ型及び他導電型としてＰ型で説明したが、一導電型
としてＰ型及び他導電型としてＮ型であってもよい。ま
た、半導体基板を高不純物濃度の一導電型で説明した
が、高不純物濃度の他導電型であってもよい。この場合
は、伝導度変調型ＭＯＳＦＥＴに利用できる。また、半
導体本体を半導体基板上にエピタキシャル層を成長させ
たもので説明したが、半導体基板だけであってもよい。
この場合はドレイン領域、ベース領域及びソース領域は
半導体基板に含まれる。
【００１０】
【発明の効果】本発明によれば、ソース電極及びゲート
金属配線層とコンタクトを取るための窓開け工程におい
て、１回のフォトリソグラフィ法で形成したレジストパ
ターンをマスクにして、先ず層間絶縁膜にジャストエッ
チ＋オーバーエッチのウェットエッチング法によりコン
タクトホールを開け、更にエピタキシャル層とゲートポ
リシリコン配線層にイオンエッチング法により溝を形成
するので、フォトリソグラフィ法による工程を増やすこ
となく、ソース電極及びゲート金属配線層のコンタクト
が取れ、しかも溝内でソース領域とベース領域及びゲー
トポリシリコン配線層とコンタクトを取れるだけでな
く、ソース領域及びゲートポリシリコン配線層の表面の
一部でもコンタクトがとれ、コンタクト面積が増大し、
安定した電気的接続を得られて電気的特性が向上する。
また、ゲートポリシリコン配線層下のフィールド酸化膜
がウェットエッチングのオーバーエッチングによりエッ
チングされることもないので、ゲート金属配線層と半導
体本体が短絡して特性不良となったり、フィールド酸化
膜が薄くなりすぎて信頼性的に問題となる心配もない。
【図面の簡単な説明】
【図１】 本発明の一実施例である縦型ＭＯＳＦＥＴの
主要部断面図
【図２】 図１に示す縦型ＭＯＳＦＥＴの製造工程を示
す主要部断面図
【図３】 従来の縦型ＭＯＳＦＥＴの主要部断面図
【符号の説明】
２１ 半導体本体 ２２ Ｎ+ 型半導体基板 ２３ エピタキシャル層 ２４ Ｐ型ベース領域 ２５ Ｎ+ 型ソース領域 ２６ Ｎ- ドレイン領域 ２７ａ，２７ｂ溝 ２８ ゲート酸化膜 ２９ ゲート電極 ３０ 層間絶縁膜 ３１ ソース電極 ３２ ドレイン電極 ４３ フィールド酸化膜 ４４ ゲートポリシリコン配線層 ４５ ゲート金属配線層 ４７ レジストパターン
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−172175（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 29/78

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体本体表面上にフィールド酸化膜を形
    成し、この半導体本体を平面的にセル部及びフィールド
    部に区分して、セル部上のフィールド酸化膜を除去し、
    フィールド酸化膜が除去されたセル部表面にゲート酸化
    膜を形成し、その後半導体本体上にポリシリコン膜を被
    着させ、ポリシリコン膜を選択的に除去してゲート酸化
    膜上にゲート電極とフィールド酸化膜上に前記ゲート電
    極と電気的に接続されたゲートポリシリコン配線層を形
    成し、前記ゲート電極をマスクに半導体本体のセル部表
    面層内に他導電型ベース領域とこのベース領域表面層内
    に高不純物濃度の一導電型ソース領域を形成する第１工
    程と、 第１工程を完了後、半導体本体上に層間絶縁膜を被着さ
    せ、その上にソース領域及びゲートポリシリコン配線層
    上の位置に窓を有するレジストパターンを形成する第２
    工程と、 第２工程を完了後、前記レジストパターンをマスクに前
    記層間絶縁膜をウェットエッチングして、ソース領域及
    びゲートポリシリコン配線層の表面を露出させる第３工
    程と、 第３工程を完了後、前記レジストパターンをマスクに露
    出したソース領域及びゲートポリシリコン配線層の表面
    からイオンエッチングして、ソース領域を貫通してベー
    ス領域の一部までの溝と、ゲートポリシリコン配線層の
    溝を形成する第４工程と、 第４工程を完了後、半導体本体上にアルミニウム膜を被
    着させアルミニウム膜を選択的に除去して、ソース領域
    表面の溝側の一部とソース領域及びベース領域の溝内面
    とで電気的接続したソース電極を形成すると共に、ゲー
    トポリシリコン配線層表面の溝側の一部とゲートポリシ
    リコンの溝内面とで電気的接続したゲート金属配線層を
    形成する第５工程とを含む絶縁ゲート型半導体装置の製
    造方法。
  2. 【請求項２】前記ウェットエッチングがジャストエッチ
    ングとオーバーエッチングとからなる請求項１記載の絶
    縁ゲート型半導体装置の製造方法。
  3. 【請求項３】前記ベース領域及びソース領域がエピタキ
    シャル層に形成され、前記ベース領域とソース領域が形
    成されたエピタキシャル層の元のままの領域が低不純物
    濃度の一導電型ドレイン領域である請求項１記載の絶縁
    ゲート型半導体装置の製造方法。
  4. 【請求項４】前記エピタキシャル層が高不純物濃度の一
    導電型半導体基板表面上に形成される請求項３記載の絶
    縁ゲート型半導体装置の製造方法。
  5. 【請求項５】前記エピタキシャル層が高不純物濃度の他
    導電型半導体基板表面上に形成される請求項３記載の絶
    縁ゲート型半導体装置の製造方法。
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