JPH03290934A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03290934A JPH03290934A JP2091714A JP9171490A JPH03290934A JP H03290934 A JPH03290934 A JP H03290934A JP 2091714 A JP2091714 A JP 2091714A JP 9171490 A JP9171490 A JP 9171490A JP H03290934 A JPH03290934 A JP H03290934A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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-
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体素体の表面部に設けられた第一層を貫
通する凹部の底面で第一層に隣接する第二層に、凹部を
囲む表面で第一層に接触する電極を有する半導体装置の
製造方法に関する。
通する凹部の底面で第一層に隣接する第二層に、凹部を
囲む表面で第一層に接触する電極を有する半導体装置の
製造方法に関する。
（従来の技術〕
半導体素体の所定の表面領域との電気的接続を行うため
に接触する電極は、表面の他の領域あるいは表面上の他
の電極１配線等との絶縁が必要となる、そのため、電極
の接触はｗＡ＆を層の開口部、いわゆるコンタクトホー
ルで行われることが多い。
に接触する電極は、表面の他の領域あるいは表面上の他
の電極１配線等との絶縁が必要となる、そのため、電極
の接触はｗＡ＆を層の開口部、いわゆるコンタクトホー
ルで行われることが多い。
第２ｒｊ！Ｊは縦型ＭＯ５ＦＥＴを示し、−面にドレイ
ン電極１０が接触するＮ型シリコン基板１の表面部にＰ
型拡散層２が形成され、さらにその表面部に凹部４によ
り分割されるＮ型拡散層３が設けられ、ソース電極１２
が凹部４の底面４１においてＰ型拡散層２に、凹部４の
周辺４２でＮ型拡散層３に接触している。Ｐ型拡散層２
のＮ層１とＮ型拡散層３にはさまれた領域にチャネルを
形成するためのゲート電極５はゲート酸化膜６の上に設
けられており、ゲート電極５とソース電極１２は絶縁層
７で絶縁されている。
ン電極１０が接触するＮ型シリコン基板１の表面部にＰ
型拡散層２が形成され、さらにその表面部に凹部４によ
り分割されるＮ型拡散層３が設けられ、ソース電極１２
が凹部４の底面４１においてＰ型拡散層２に、凹部４の
周辺４２でＮ型拡散層３に接触している。Ｐ型拡散層２
のＮ層１とＮ型拡散層３にはさまれた領域にチャネルを
形成するためのゲート電極５はゲート酸化膜６の上に設
けられており、ゲート電極５とソース電極１２は絶縁層
７で絶縁されている。
このような構造を形成するための方法の一例を第３図１
ｄｌ〜（ｄ）に示す、この方法は、ゲート酸化膜６を介
するゲート電極５をマスクにして２層２゜Ｎ°層３を拡
散にて形成したＮ型シリコン基板１の上に絶縁層７を全
面に蒸着し、レジスト膜８のマスクをフォト技術で形成
後、まずエツチング液またはエンチングガスでエツチン
グして絶縁Ｎ７に開口＃９を形成し、つづいてエツチン
グガスでＮ型拡散層３をエツチングして凹部４を形成す
る（図（８））。次いでレジスト膜８を除去しく図０）
）、絶縁層７全体をエツチングする。このとき、サイド
エッチにより絶縁ＪＷ７の開口部９が広がるので、Ｎ型
拡散層３のソース電極との接触面４２が得られる （図
ＩＣ１）、このあと、アルミニウムの蒸着、パターニン
グでソースミ電極１２を形成する （図＋ｄ＋）。
ｄｌ〜（ｄ）に示す、この方法は、ゲート酸化膜６を介
するゲート電極５をマスクにして２層２゜Ｎ°層３を拡
散にて形成したＮ型シリコン基板１の上に絶縁層７を全
面に蒸着し、レジスト膜８のマスクをフォト技術で形成
後、まずエツチング液またはエンチングガスでエツチン
グして絶縁Ｎ７に開口＃９を形成し、つづいてエツチン
グガスでＮ型拡散層３をエツチングして凹部４を形成す
る（図（８））。次いでレジスト膜８を除去しく図０）
）、絶縁層７全体をエツチングする。このとき、サイド
エッチにより絶縁ＪＷ７の開口部９が広がるので、Ｎ型
拡散層３のソース電極との接触面４２が得られる （図
ＩＣ１）、このあと、アルミニウムの蒸着、パターニン
グでソースミ電極１２を形成する （図＋ｄ＋）。
この方法は、絶ｍＮ１全体をエツチングするため、絶縁
層が薄くなり、絶縁層に生ずるピンホールのためにソー
ス電極１２とゲート電極５が短絡して不良となり、歩留
まりを低下させていた。
層が薄くなり、絶縁層に生ずるピンホールのためにソー
ス電極１２とゲート電極５が短絡して不良となり、歩留
まりを低下させていた。
第４図Ｔａ）〜＋ｄ＋は、絶＆ｔＪｉ７全体をエツチン
グしない方法である。第４図ｆａ＋においては第３図（
ａｌと同様にして絶縁層７の開口部９およびシリコン基
板の凹部４を形成する０次いで、再度フォト技術で第４
図（ａｌにおけるマスクより開口部の大きいレジスト膜
８のマスクを形成する （図（ｂｌ）、そしてエツチン
グ液またはエンチングガスを用いて絶縁層７をエツチン
グし、ソース電極とＮ型拡散層３との接触面４２を得る
（図ｔｅｌ） 、 Ａ７の蒸着、パターニングにより
第４図（ｄ＋に示すようにＰ型拡散層２に面４１で、Ｎ
型拡散層３に面４２で接触するソース電極１２を形成す
ることは第３図１ｄｌと同様である。
グしない方法である。第４図ｆａ＋においては第３図（
ａｌと同様にして絶縁層７の開口部９およびシリコン基
板の凹部４を形成する０次いで、再度フォト技術で第４
図（ａｌにおけるマスクより開口部の大きいレジスト膜
８のマスクを形成する （図（ｂｌ）、そしてエツチン
グ液またはエンチングガスを用いて絶縁層７をエツチン
グし、ソース電極とＮ型拡散層３との接触面４２を得る
（図ｔｅｌ） 、 Ａ７の蒸着、パターニングにより
第４図（ｄ＋に示すようにＰ型拡散層２に面４１で、Ｎ
型拡散層３に面４２で接触するソース電極１２を形成す
ることは第３図１ｄｌと同様である。
この方法は、ｌｆｉ縁Ｎ７のピンホールによるソース電
極１２とをゲート電極５との短絡がなく、歩留まり低下
は防止できるが、フォト技術によるレジストパターニン
グの工程がふえるので、マスク合わせの問題があり、コ
ストアップになっていた。
極１２とをゲート電極５との短絡がなく、歩留まり低下
は防止できるが、フォト技術によるレジストパターニン
グの工程がふえるので、マスク合わせの問題があり、コ
ストアップになっていた。
本発明の目的は、上述の欠点を除き、凹部の形成と凹部
を囲む接触面との形成のために別個のフォトマスクを必
要とすることなく、しかも電極を絶縁する絶縁層の十分
な厚さを確保できる半導体装置の製造方法を提供するこ
とにある。
を囲む接触面との形成のために別個のフォトマスクを必
要とすることなく、しかも電極を絶縁する絶縁層の十分
な厚さを確保できる半導体装置の製造方法を提供するこ
とにある。
Ｃ課題を解決するための手段〕
上記の目的を達成するために、本発明は、半導体素体の
一面を被覆する絶縁層の開口部で半導体素体に接触する
電極が、半導体素体の表面に露出する第−層を貫通する
凹部の底面で第−層に隣接する第二層に、前記凹部を囲
む表面で第−層にそれぞれ接触する半導体装置の製造方
法において、第−層および第二層を形成した半導体素体
の表面を絶縁層により被覆したのち、絶縁層の上に設け
たマスクを用いてのエツチングにより絶縁層に開口部、
半導体素体に凹部を形成し、次いで酸素プラズマに接触
させることにより絶縁層の露出面を活性化したのち、前
記マスクを用いてエツチングし、活性化した露出面から
のサイドエツチングにより絶縁層の凹部を囲む部分を除
去するものとする。あるいは上述の製造方法において、
第−層および第二層を形成した半導体素体の表面を絶縁
層により被覆したのち、絶縁層の上に所定の位置に開口
部を有するマスクを設け、エツチングによりその開口部
の下の絶縁層およびサイドエンチングによりマスクの下
の絶縁層を除去し、次いで前記マスクを用いてのエツチ
ングにより半導体素体のマスク開口部直下に凹部を形成
するものとする。
一面を被覆する絶縁層の開口部で半導体素体に接触する
電極が、半導体素体の表面に露出する第−層を貫通する
凹部の底面で第−層に隣接する第二層に、前記凹部を囲
む表面で第−層にそれぞれ接触する半導体装置の製造方
法において、第−層および第二層を形成した半導体素体
の表面を絶縁層により被覆したのち、絶縁層の上に設け
たマスクを用いてのエツチングにより絶縁層に開口部、
半導体素体に凹部を形成し、次いで酸素プラズマに接触
させることにより絶縁層の露出面を活性化したのち、前
記マスクを用いてエツチングし、活性化した露出面から
のサイドエツチングにより絶縁層の凹部を囲む部分を除
去するものとする。あるいは上述の製造方法において、
第−層および第二層を形成した半導体素体の表面を絶縁
層により被覆したのち、絶縁層の上に所定の位置に開口
部を有するマスクを設け、エツチングによりその開口部
の下の絶縁層およびサイドエンチングによりマスクの下
の絶縁層を除去し、次いで前記マスクを用いてのエツチ
ングにより半導体素体のマスク開口部直下に凹部を形成
するものとする。
最初の発明においては、マスクを用いてのエソチングに
より絶縁層に開口部を形成したのち半導体素体に四部を
形成する際、絶縁層の露出面が不活性化する。そこで酸
素プラズマによりその露出面を活性化し、再び絶縁層の
エツチングを行えば、サイドエンチングにより半導体素
体の第−層の凹部を囲む接触面が露出する。最初のマス
クを残しておくことにより、この場合も絶縁層の保護に
役立てることができる。後の発明においては、マスクを
用いての絶縁層のエツチングの際にサイドエツチングに
よりマスク開口部より広い範囲の絶縁層まで除去し、第
−層への接触面の部分まで露出させる０次に異方性エツ
チングによりマスク開口部の直下の半導体素体を除去す
れば凹部を形成できる。
より絶縁層に開口部を形成したのち半導体素体に四部を
形成する際、絶縁層の露出面が不活性化する。そこで酸
素プラズマによりその露出面を活性化し、再び絶縁層の
エツチングを行えば、サイドエンチングにより半導体素
体の第−層の凹部を囲む接触面が露出する。最初のマス
クを残しておくことにより、この場合も絶縁層の保護に
役立てることができる。後の発明においては、マスクを
用いての絶縁層のエツチングの際にサイドエツチングに
よりマスク開口部より広い範囲の絶縁層まで除去し、第
−層への接触面の部分まで露出させる０次に異方性エツ
チングによりマスク開口部の直下の半導体素体を除去す
れば凹部を形成できる。
第１図（８１〜＋ｄ）は一つの本発明の実施例の縦型Ｍ
Ｏ３ＦＥＴのＭＯ３構造形成工程を示し、第２゜第３．
第４図と共通の部分には同一の符号が付されている。ま
ず、ゲート電極５をマスクとしての不純物拡散によりＮ
型シリコン基Ｆｉ１にＰ型拡散層 （第−層）２．Ｎ型
拡散層 （第二層〉 ３を形成したのち、ＰＳＧからな
る絶縁層７により全面被覆し、その上にフォトマスクを
用いての露光と現体によりレジストＶ１４８のマスクを
形成する （図（ａ））。
Ｏ３ＦＥＴのＭＯ３構造形成工程を示し、第２゜第３．
第４図と共通の部分には同一の符号が付されている。ま
ず、ゲート電極５をマスクとしての不純物拡散によりＮ
型シリコン基Ｆｉ１にＰ型拡散層 （第−層）２．Ｎ型
拡散層 （第二層〉 ３を形成したのち、ＰＳＧからな
る絶縁層７により全面被覆し、その上にフォトマスクを
用いての露光と現体によりレジストＶ１４８のマスクを
形成する （図（ａ））。
このマスクを用いて弗酸と弗化アンモンなどの混合液で
絶縁層７のエツチングを行い、開口部９を形成する。こ
のエツチングではＣＦ４とＨｅの混合ガスを用いてのド
ライエツチングを行ってもよい。
絶縁層７のエツチングを行い、開口部９を形成する。こ
のエツチングではＣＦ４とＨｅの混合ガスを用いてのド
ライエツチングを行ってもよい。
引きつづき、エンチングガスとしてＳＦ、を用い、Ｎ型
拡散層３を貫通してＰ型拡散Ｎ２に達する凹部４を形成
する。第１図（ｂｌに示したこの状態でこの基板をプラ
ズマ発生装置に入れ、酸素プラズマを絶縁層７の露出面
７１に接触させ、露出面を活性化し、親水性を持たせる
。その後、上述の弗酸と弗化アンモンなどからなるエツ
チング液を用いてエツチングすると、絶ｔＪＮ７の開口
部９から工。
拡散層３を貫通してＰ型拡散Ｎ２に達する凹部４を形成
する。第１図（ｂｌに示したこの状態でこの基板をプラ
ズマ発生装置に入れ、酸素プラズマを絶縁層７の露出面
７１に接触させ、露出面を活性化し、親水性を持たせる
。その後、上述の弗酸と弗化アンモンなどからなるエツ
チング液を用いてエツチングすると、絶ｔＪＮ７の開口
部９から工。
チンダ液は露出面７１からレジスト膜８の下に円滑に進
行し、Ｎ型拡散層３の面４２が露出する （図（Ｃ１）
。
行し、Ｎ型拡散層３の面４２が露出する （図（Ｃ１）
。
次にレジスト膜８を除去し、Ｍの蒸着、バターニングに
よりソース電極１２を形成することにより凹部の底面４
１でＰ型拡散層２と、凹部の周りの面４２でＮ型拡散層
３と接触させることができる （図ｆｄ＋）。
よりソース電極１２を形成することにより凹部の底面４
１でＰ型拡散層２と、凹部の周りの面４２でＮ型拡散層
３と接触させることができる （図ｆｄ＋）。
第５図（４）〜（ｄ）は他の本発明の実施例の縦型ＭＯ
３ＦＥＴのＭＯ３構造形成工程を示し、第１、第２、第
３．第４図と共通の部分には同一の符号が付されている
。第５図（ａｌは第１図ｔａ＋と同様に２３０層７の上
にレジストｒｆｌ！８のマスクを形成する。
３ＦＥＴのＭＯ３構造形成工程を示し、第１、第２、第
３．第４図と共通の部分には同一の符号が付されている
。第５図（ａｌは第１図ｔａ＋と同様に２３０層７の上
にレジストｒｆｌ！８のマスクを形成する。
次いでこのマスクを用いてＰＳＧ層７のエツチングを行
うことは第１図の場合と同しであるが、エンチング方法
としては弗酸と弗化アンモンなどの混合液によるウェッ
トエツチングを採用し、エツチング時間を長くすること
によりサイドエツチングを進行させ、絶縁Ｎ７の開口部
９の面積をマスク８の開口部８１の面積より大きくし、
Ｎ型拡散層３のソース電極と接触する部分を露出させて
しまう （図（ｂ）） このあと、凹部４の形成をマ
スク８を用いて行う、この場合は、凹部４の面積が大き
くならないようにＣＦ、ガスを用いての異方性のドライ
エツチングを行う、これによって、既に生したＮ型拡散
層３の露出面より小さいＰ型拡散層２の接触面４１を底
部にもつ凹部４が形成される。第５図ｆｄ＋は第１図ｆ
ｄ＋と同様にしてソース電極１２を形成した状態を示す
。
うことは第１図の場合と同しであるが、エンチング方法
としては弗酸と弗化アンモンなどの混合液によるウェッ
トエツチングを採用し、エツチング時間を長くすること
によりサイドエツチングを進行させ、絶縁Ｎ７の開口部
９の面積をマスク８の開口部８１の面積より大きくし、
Ｎ型拡散層３のソース電極と接触する部分を露出させて
しまう （図（ｂ）） このあと、凹部４の形成をマ
スク８を用いて行う、この場合は、凹部４の面積が大き
くならないようにＣＦ、ガスを用いての異方性のドライ
エツチングを行う、これによって、既に生したＮ型拡散
層３の露出面より小さいＰ型拡散層２の接触面４１を底
部にもつ凹部４が形成される。第５図ｆｄ＋は第１図ｆ
ｄ＋と同様にしてソース電極１２を形成した状態を示す
。
上記の実施例は、縦型ＭＯ５ＦＥＴの製造の場合である
が、同様のＭＯ３構造を有するＩＧＢＴにもそのまま適
用できることはいうまでもない。
が、同様のＭＯ３構造を有するＩＧＢＴにもそのまま適
用できることはいうまでもない。
〔発明の効果）
本発明によれば、底面で第−層の下の第二層に接触する
電極の第−層との接触面を凹部形成のマスクの下部に進
行するサイドエツチングで行うため、第−層との接触面
形成のために絶＆ｉＮ全体をエツチングする従来の方法
のように絶縁層にピンホールが発生する問題がなく、ま
た別のマスクを用いて絶縁層を再エンチングする従来の
方法におけるようにマスクずれの問題がない、しかも、
サイドエツチングを進行させるためには、絶縁Ｎｎ出面
を酸素プラズマに接触させるか、あるいは絶縁膜へのコ
ンタクトホール形成のためのエンチングを続行させる簡
単な工程で行うことができるので、コストアップも極め
て少ない。
電極の第−層との接触面を凹部形成のマスクの下部に進
行するサイドエツチングで行うため、第−層との接触面
形成のために絶＆ｉＮ全体をエツチングする従来の方法
のように絶縁層にピンホールが発生する問題がなく、ま
た別のマスクを用いて絶縁層を再エンチングする従来の
方法におけるようにマスクずれの問題がない、しかも、
サイドエツチングを進行させるためには、絶縁Ｎｎ出面
を酸素プラズマに接触させるか、あるいは絶縁膜へのコ
ンタクトホール形成のためのエンチングを続行させる簡
単な工程で行うことができるので、コストアップも極め
て少ない。
第１図は一つの本発明の実施例におけるＭＯ３構造形成
工程を＋Ｍｌ〜（ｄｌの順に示す断面図、第２図は製造
に本発明が実施できる縦型ＭＯ３ＦＥＴの断面図、第３
図、第４図はそれぞれ従来のＭＯ３構造形戒工程をｉａ
ｌ〜（ｄｌの順に示す断面図、第５図は別の本発明の実
施例におけるＭＯ５構造形成工程を（ａｌ〜（ｄ）の順
に示す断面図である。 １：シリコン基板、２：Ｎ型拡散層、３：Ｐ型拡散層、
４：凹部、４１，４２：接触面、７：絶縁層、８ニレジ
スト膜、８１：マスク開口部、 、Ｕ層２４１ 第２図 第１閉 第３図
工程を＋Ｍｌ〜（ｄｌの順に示す断面図、第２図は製造
に本発明が実施できる縦型ＭＯ３ＦＥＴの断面図、第３
図、第４図はそれぞれ従来のＭＯ３構造形戒工程をｉａ
ｌ〜（ｄｌの順に示す断面図、第５図は別の本発明の実
施例におけるＭＯ５構造形成工程を（ａｌ〜（ｄ）の順
に示す断面図である。 １：シリコン基板、２：Ｎ型拡散層、３：Ｐ型拡散層、
４：凹部、４１，４２：接触面、７：絶縁層、８ニレジ
スト膜、８１：マスク開口部、 、Ｕ層２４１ 第２図 第１閉 第３図
Claims (1)
- 【特許請求の範囲】 １）半導体素体の一面を被覆する絶縁層の開口部で半導
体素体に接触する電極が、半導体素体の表面に露出する
第一層を貫通する凹部の底面で第一層に隣接する第二層
に、前記凹部を囲む表面で第一層にそれぞれ接触する半
導体装置の製造方法において、第一層および第二層を形
成した半導体素体の表面を絶縁層により被覆したのち、
絶縁層の上に設けたマスクを用いてのエッチングにより
絶縁層に開口部、半導体素体に凹部を形成し、次いで酸
素プラズマに接触させることにより絶縁層の露出面を活
性化したのち、前記マスクを用いてエッチングし、活性
化した露出面からのサイドエッチングにより絶縁層の凹
部を囲む部分を除去することを特徴とする半導体装置の
製造方法。 ２）半導体素体の一面を被覆する絶縁層の開口部で半導
体素体に接触する電極が、半導体素体の表面に露出する
第一層を貫通する凹部の底面で第一層に隣接する第二層
に、前記凹部を囲む表面で第一層にそれぞれ接触する半
導体装置の製造方法において、第一層および第二層を形
成した半導体素体の表面を絶縁層により被覆したのち、
絶縁層の上に所定の位置に開口部を有するマスクを設け
、エッチングによりその開口部の下の絶縁層およびサイ
ドエッチングによりマスクの下の絶縁層を除去し、次い
で前記マスクを用いてのエッチングにより半導体素体の
マスク開口部直下に凹部を形成することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2091714A JPH03290934A (ja) | 1990-04-06 | 1990-04-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2091714A JPH03290934A (ja) | 1990-04-06 | 1990-04-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03290934A true JPH03290934A (ja) | 1991-12-20 |
Family
ID=14034183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2091714A Pending JPH03290934A (ja) | 1990-04-06 | 1990-04-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03290934A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58180061A (ja) * | 1982-04-14 | 1983-10-21 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS60180163A (ja) * | 1984-01-27 | 1985-09-13 | シーメンス・アクチエンゲゼルシヤフト | 半導体素子とその製法 |
| JPS6239011A (ja) * | 1985-08-13 | 1987-02-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1990
- 1990-04-06 JP JP2091714A patent/JPH03290934A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58180061A (ja) * | 1982-04-14 | 1983-10-21 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS60180163A (ja) * | 1984-01-27 | 1985-09-13 | シーメンス・アクチエンゲゼルシヤフト | 半導体素子とその製法 |
| JPS6239011A (ja) * | 1985-08-13 | 1987-02-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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