JP2509708B2 - Ｓｏｉ型半導体装置及びその製造方法 - Google Patents
Ｓｏｉ型半導体装置及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はSOI（silicon on insulator）型半導体装
置及びその製造方法に関するもので、特に超高速、超高
集積のMOS集積回路に使用するものである。
置及びその製造方法に関するもので、特に超高速、超高
集積のMOS集積回路に使用するものである。
（従来の技術） 従来、SOI型MOSトランジスタは、第４図又は第５図に
示すような断面構造をしている。ここで、１はシリコン
基板、２はSiO2膜、３は単結晶シリコン膜、４はn+領
域、５はゲート絶縁膜、６は多結晶シリコンゲート、７
は空乏層である。
示すような断面構造をしている。ここで、１はシリコン
基板、２はSiO2膜、３は単結晶シリコン膜、４はn+領
域、５はゲート絶縁膜、６は多結晶シリコンゲート、７
は空乏層である。
第４図は単結晶シリコン膜３が厚い場合（チャネル下
に空乏化しない領域が残るような場合）のMOSトランジ
スタを示すものである。この場合は、ゲート電界がゲー
ト酸化膜５と空乏層７の両方に加わるため、チャネル領
域の電界強度が大きくなる。このため、このMOSトラン
ジスタは、単結晶シリコン膜３がシリコン基板（バルク
シリコン）１より結晶性が悪い分だけ電子の電界効果移
動度が下がり、又電流駆動能力が低下するという欠点が
ある。
に空乏化しない領域が残るような場合）のMOSトランジ
スタを示すものである。この場合は、ゲート電界がゲー
ト酸化膜５と空乏層７の両方に加わるため、チャネル領
域の電界強度が大きくなる。このため、このMOSトラン
ジスタは、単結晶シリコン膜３がシリコン基板（バルク
シリコン）１より結晶性が悪い分だけ電子の電界効果移
動度が下がり、又電流駆動能力が低下するという欠点が
ある。
第５図は単結晶シリコン膜３が500Å程度と薄い場合
（チャネル下が全て空乏化するような場合）のMOSトラ
ンジスタを示すものである。この場合は、単結晶シリコ
ン膜３に形成される空乏層が、下地のSiO2膜２まで突き
抜けるために、SiO2膜２に印加される電圧が大きくな
る。このため、ゲート絶縁膜５に印加される電圧が小さ
くなり、電子の電界効果移動度が900〜1000cm2/V・Ｓと
バルクMOSトランジスタの1.5倍以上に向上する利点があ
る。
（チャネル下が全て空乏化するような場合）のMOSトラ
ンジスタを示すものである。この場合は、単結晶シリコ
ン膜３に形成される空乏層が、下地のSiO2膜２まで突き
抜けるために、SiO2膜２に印加される電圧が大きくな
る。このため、ゲート絶縁膜５に印加される電圧が小さ
くなり、電子の電界効果移動度が900〜1000cm2/V・Ｓと
バルクMOSトランジスタの1.5倍以上に向上する利点があ
る。
ところで、単結晶シリコン膜３の薄いMOSトランジス
タでは、この単結晶シリコン膜３をさらに薄くすること
により、電子の電界効果移動度をバルクを走る電子移動
度（1350cm2/V・Ｓ）に近ずけるとが可能である。な
お、これについては、吉見 信等“薄膜SOIを用いた高
性能SOI・MOSFETの特性解析",電子情報通信学会技術研
究報告（シリコン材料・デバイス）,SDM87−154,P.13〜
P.18,1988年１月に詳しく記載されている。
タでは、この単結晶シリコン膜３をさらに薄くすること
により、電子の電界効果移動度をバルクを走る電子移動
度（1350cm2/V・Ｓ）に近ずけるとが可能である。な
お、これについては、吉見 信等“薄膜SOIを用いた高
性能SOI・MOSFETの特性解析",電子情報通信学会技術研
究報告（シリコン材料・デバイス）,SDM87−154,P.13〜
P.18,1988年１月に詳しく記載されている。
しかしながら、単結晶シリコン膜３が薄くなると、第
６図に示すように、RIE（reactive ion etching）等
の異方性エッチングを用いて、ドレイン又はソースとし
てのn+領域４に達するコンタクトホールを層間絶縁膜８
に開ける場合、n+領域４を突き抜けてSiO2膜２までエッ
チングしてしまう危険性が非常に高くなる。こうなる
と、Al電極９とn+領域４とのコンタクト部分の面積は、
n+領域４を突き抜けない場合に比べて、円柱状のコンタ
クトホールの半径をｒ、単結晶シリコン膜３の膜厚をｄ
とすると、πr2−２πrd＝πr2（１−2d/r）だけ減少す
る。但し、ｒ＞2dとする。即ち、単結晶シリコン膜３の
膜厚ｄが薄くなればなるほど、Al電極９とn+領域４との
コンタクト部分の面積が小さくなり、そのコンタクト抵
抗が大きくなるという欠点がある。なお、RIE等に変え
てNH4F等によるウェットエッチングを用いる場合は、コ
ンタクト整合の余裕を十分に取らなければならず、高集
積化に著しく不利となる。
６図に示すように、RIE（reactive ion etching）等
の異方性エッチングを用いて、ドレイン又はソースとし
てのn+領域４に達するコンタクトホールを層間絶縁膜８
に開ける場合、n+領域４を突き抜けてSiO2膜２までエッ
チングしてしまう危険性が非常に高くなる。こうなる
と、Al電極９とn+領域４とのコンタクト部分の面積は、
n+領域４を突き抜けない場合に比べて、円柱状のコンタ
クトホールの半径をｒ、単結晶シリコン膜３の膜厚をｄ
とすると、πr2−２πrd＝πr2（１−2d/r）だけ減少す
る。但し、ｒ＞2dとする。即ち、単結晶シリコン膜３の
膜厚ｄが薄くなればなるほど、Al電極９とn+領域４との
コンタクト部分の面積が小さくなり、そのコンタクト抵
抗が大きくなるという欠点がある。なお、RIE等に変え
てNH4F等によるウェットエッチングを用いる場合は、コ
ンタクト整合の余裕を十分に取らなければならず、高集
積化に著しく不利となる。
また、単結晶シリコン膜３が薄いと、そこに形成する
拡散層も必然的に薄くなるため、拡散層配線の抵抗も大
きくなる。このため、単結晶シリコン膜３を薄くするこ
とにより電子の電界効果移動度を大きくし電流駆動能力
を上げても、集積回路としての高速動作は期待できなく
なる。よって、拡散層配線を使用することが不可能にな
り、Al配線やゲート多結晶シリコンのみで集積回路を構
成しなければならず、設計の自由度が制限されパターン
が大きくなるという欠点がある。
拡散層も必然的に薄くなるため、拡散層配線の抵抗も大
きくなる。このため、単結晶シリコン膜３を薄くするこ
とにより電子の電界効果移動度を大きくし電流駆動能力
を上げても、集積回路としての高速動作は期待できなく
なる。よって、拡散層配線を使用することが不可能にな
り、Al配線やゲート多結晶シリコンのみで集積回路を構
成しなければならず、設計の自由度が制限されパターン
が大きくなるという欠点がある。
（発明が解決しようとする課題） このように、従来は、単結晶シリコン膜が薄くなり、
コンタクトホールが前記単結晶シリコン膜に形成される
n+領域を突き抜けるため、Al電極と前記n+領域とのコン
タクト抵抗が大きくなるという欠点があった。また、前
記単結晶シリコン膜に形成される拡散層配線の配線抵抗
の増大により、拡散層配線が不可能になり、設計の自由
度が制限されパターンが大きくなるという欠点があっ
た。
コンタクトホールが前記単結晶シリコン膜に形成される
n+領域を突き抜けるため、Al電極と前記n+領域とのコン
タクト抵抗が大きくなるという欠点があった。また、前
記単結晶シリコン膜に形成される拡散層配線の配線抵抗
の増大により、拡散層配線が不可能になり、設計の自由
度が制限されパターンが大きくなるという欠点があっ
た。
よって、本発明は、薄い単結晶シリコン膜を有するSO
I型MOS集積回路であっても、コンタクト抵抗を大きくす
ることなく、かつ、拡散層配線の配線抵抗を大きくする
ことなく製作できるような高速、高性能、高品質のSOI
型半導体装置を提供することを目的とする。
I型MOS集積回路であっても、コンタクト抵抗を大きくす
ることなく、かつ、拡散層配線の配線抵抗を大きくする
ことなく製作できるような高速、高性能、高品質のSOI
型半導体装置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明のSOI型MOS半導体
装置は、半導体基板と、この半導体基板上に形成される
絶縁膜と、この絶縁膜に形成される拡散層配線と、前記
拡散層配線及び絶縁膜上に形成される半導体膜と、この
半導体膜に形成される半導体素子とを有している。
装置は、半導体基板と、この半導体基板上に形成される
絶縁膜と、この絶縁膜に形成される拡散層配線と、前記
拡散層配線及び絶縁膜上に形成される半導体膜と、この
半導体膜に形成される半導体素子とを有している。
また、半導体基板と、この半導体基板上に形成され
る、凹部を有する絶縁膜と、前記凹部を埋め込むように
形成される誘電体と、前記導電体及び絶縁膜上に形成さ
れる半導体膜と、前記凹部上の前記半導体膜に形成され
る不純物領域と、前記半導体膜及び不純物領域上に形成
される層間絶縁膜と、前記層間絶縁膜を貫通し、少なく
とも前記不純物領域に達するような、前記凹部上に形成
されるコンタクトホールと、このコンタクトホールに形
成される電極配線とを有している。
る、凹部を有する絶縁膜と、前記凹部を埋め込むように
形成される誘電体と、前記導電体及び絶縁膜上に形成さ
れる半導体膜と、前記凹部上の前記半導体膜に形成され
る不純物領域と、前記半導体膜及び不純物領域上に形成
される層間絶縁膜と、前記層間絶縁膜を貫通し、少なく
とも前記不純物領域に達するような、前記凹部上に形成
されるコンタクトホールと、このコンタクトホールに形
成される電極配線とを有している。
そして、このような半導体装置の製造方法としては、
まず、半導体基板上に絶縁膜を形成し、この絶縁膜に凹
部を形成する。また、この凹部に導電体を埋め込んで拡
散層配線を形成する。この後、前記拡散層配線及び絶縁
膜上に半導体膜を形成し、この半導体膜に半導体素子を
形成するというものである。
まず、半導体基板上に絶縁膜を形成し、この絶縁膜に凹
部を形成する。また、この凹部に導電体を埋め込んで拡
散層配線を形成する。この後、前記拡散層配線及び絶縁
膜上に半導体膜を形成し、この半導体膜に半導体素子を
形成するというものである。
また、半導体基板上に絶縁膜を形成し、この絶縁膜に
凹部を形成する。また、この凹部に導電体を埋め込んだ
後、前記導電体及び絶縁膜上に半導体膜を形成する。さ
らに、前記凹部上の前記半導体膜に不純物領域を形成
し、前記不純物領域及び半導体膜上に層間絶縁膜を形成
する。この後、前記凹部上に前記層間絶縁膜を貫通し少
なくとも前記不純物領域に達するようなコンタクトホー
ルを形成する。そして、このコンタクトホールに電極配
線を形成するというものである。
凹部を形成する。また、この凹部に導電体を埋め込んだ
後、前記導電体及び絶縁膜上に半導体膜を形成する。さ
らに、前記凹部上の前記半導体膜に不純物領域を形成
し、前記不純物領域及び半導体膜上に層間絶縁膜を形成
する。この後、前記凹部上に前記層間絶縁膜を貫通し少
なくとも前記不純物領域に達するようなコンタクトホー
ルを形成する。そして、このコンタクトホールに電極配
線を形成するというものである。
（作 用） このような構成によれば、拡散層配線が半導体膜下の
絶縁膜に形成されるため、前記半導体膜が薄く形成され
ても、拡散層配線の配線抵抗が大きくなるということは
ない。また、導電体が埋め込まれた凹部上に不純物領域
が形成され、又少なくとも前記不純物領域に達するよう
なコンタクトホールが前記凹部上に形成される。このた
め、コンタクトホールが前記不純物領域を突き抜けて形
成されても、前記導電体が存在するので、その下の絶縁
膜には達することがない。この結果、コンタクト部分の
面積は小さくならず、低いコンタクト抵抗を実現でき
る。
絶縁膜に形成されるため、前記半導体膜が薄く形成され
ても、拡散層配線の配線抵抗が大きくなるということは
ない。また、導電体が埋め込まれた凹部上に不純物領域
が形成され、又少なくとも前記不純物領域に達するよう
なコンタクトホールが前記凹部上に形成される。このた
め、コンタクトホールが前記不純物領域を突き抜けて形
成されても、前記導電体が存在するので、その下の絶縁
膜には達することがない。この結果、コンタクト部分の
面積は小さくならず、低いコンタクト抵抗を実現でき
る。
（実施例） 以下、図面を参照しながら本発明の一実施例について
詳細に説明する。
詳細に説明する。
第１図（ａ）は本発明の一実施例に係わるSOI型MOS半
導体装置の平面パターンを示すものである。また、第１
図（ｂ）は同図（ａ）のＩ−Ｉ′線に沿う断面図を示す
ものである。
導体装置の平面パターンを示すものである。また、第１
図（ｂ）は同図（ａ）のＩ−Ｉ′線に沿う断面図を示す
ものである。
シリコン基板11上には膜厚約１μｍの熱酸化膜又はCV
D酸化膜（絶縁膜）12が形成されている。この熱酸化膜
又はCVD酸化膜12には所定の領域、即ちコンタクトホー
ル形成領域の直下に凹部13a、及び拡散層配線形成領域
に凹部13bがそれぞれ形成されている。この凹部13a,13b
には導電体（例えば不純物がドープされた多結晶シリン
コン）14a,14bが埋め込まれている。なお、凹部13bに埋
め込まれた導電体14bにより拡散層配線が形成される。
また、熱酸化膜又はCVD酸化膜12及び導電体14a,14b上に
500Å程度の薄い単結晶シリコン膜（半導体膜）15が形
成されている。そして、単結晶シリコン膜15には半導体
素子、例えばMOSトランジスタが形成されている。具体
的には、凹部13a,13b上の単結晶シリコン膜15にはソー
ス又はドレインとしてのn+不純物領域16が形成されてい
る。n+不純物領域16間のチャネル領域上にはゲート酸化
膜17が形成されている。ゲート酸化膜17上にはゲート電
極18が形成されている。なお、ゲート電極18は不純物が
ドープされた多結晶シリコンから構成することができ
る。そして、これらn+不純物領域16、ゲート酸化膜17及
びゲート電極18によりMOSトランジスタが構成される。
さらに、全面には層間絶縁膜19が形成されている。層間
絶縁膜19には、凹部13a上にコンタクトホール20が形成
されている。なお、コンタクトホール20は、層間絶縁膜
19を貫通し、少なくともn+不純物領域16に達するように
形成される。さらに、コンタクトホール20内にAl配線21
が形成され、n+不純物領域16とAl配線21とのコンタクト
が取られている。
D酸化膜（絶縁膜）12が形成されている。この熱酸化膜
又はCVD酸化膜12には所定の領域、即ちコンタクトホー
ル形成領域の直下に凹部13a、及び拡散層配線形成領域
に凹部13bがそれぞれ形成されている。この凹部13a,13b
には導電体（例えば不純物がドープされた多結晶シリン
コン）14a,14bが埋め込まれている。なお、凹部13bに埋
め込まれた導電体14bにより拡散層配線が形成される。
また、熱酸化膜又はCVD酸化膜12及び導電体14a,14b上に
500Å程度の薄い単結晶シリコン膜（半導体膜）15が形
成されている。そして、単結晶シリコン膜15には半導体
素子、例えばMOSトランジスタが形成されている。具体
的には、凹部13a,13b上の単結晶シリコン膜15にはソー
ス又はドレインとしてのn+不純物領域16が形成されてい
る。n+不純物領域16間のチャネル領域上にはゲート酸化
膜17が形成されている。ゲート酸化膜17上にはゲート電
極18が形成されている。なお、ゲート電極18は不純物が
ドープされた多結晶シリコンから構成することができ
る。そして、これらn+不純物領域16、ゲート酸化膜17及
びゲート電極18によりMOSトランジスタが構成される。
さらに、全面には層間絶縁膜19が形成されている。層間
絶縁膜19には、凹部13a上にコンタクトホール20が形成
されている。なお、コンタクトホール20は、層間絶縁膜
19を貫通し、少なくともn+不純物領域16に達するように
形成される。さらに、コンタクトホール20内にAl配線21
が形成され、n+不純物領域16とAl配線21とのコンタクト
が取られている。
次に、第１図（ａ）及び（ｂ）乃至第３図（ａ）及び
（ｂ）を参照しながら本発明に係わるSOI型MOS半導体装
置の製造方法について詳細に説明する。ここで、第２図
（ｂ）は同図（ａ）のII−II′線に沿う断面図を示し、
第３図（ｂ）は同図（ａ）のIII−III′線に沿う断面図
を示している。
（ｂ）を参照しながら本発明に係わるSOI型MOS半導体装
置の製造方法について詳細に説明する。ここで、第２図
（ｂ）は同図（ａ）のII−II′線に沿う断面図を示し、
第３図（ｂ）は同図（ａ）のIII−III′線に沿う断面図
を示している。
まず、第２図（ａ）及び（ｂ）に示すように、シリコ
ン基板11上に膜厚約１μｍの熱酸化膜又はCVD酸化膜12
を堆積形成する。この後、コンタクトホール形成領域の
直下及び拡散層配線形成領域となる部分の熱酸化膜又は
CVD酸化膜12をフォトリソグラフ工程により約0.5μｍエ
ッチングし、凹部13a,13bを形成する。さらに、全面に
第１の多結晶シリコン膜を堆積形成した後、不純物をド
ーピングする。また、全面エッチバックを行うことによ
り、凹部13a,13bには不純物がドープされた第１の多結
晶シリコン（導電体）14a,14bが埋め込まれる。
ン基板11上に膜厚約１μｍの熱酸化膜又はCVD酸化膜12
を堆積形成する。この後、コンタクトホール形成領域の
直下及び拡散層配線形成領域となる部分の熱酸化膜又は
CVD酸化膜12をフォトリソグラフ工程により約0.5μｍエ
ッチングし、凹部13a,13bを形成する。さらに、全面に
第１の多結晶シリコン膜を堆積形成した後、不純物をド
ーピングする。また、全面エッチバックを行うことによ
り、凹部13a,13bには不純物がドープされた第１の多結
晶シリコン（導電体）14a,14bが埋め込まれる。
次に、第３図（ａ）及び（ｂ）に示すように、全面に
非結晶シリコン膜を約500Å堆積形成する。この後、レ
ーザアニール、電子ビームアニール等により前記非結晶
シリコン膜を結晶化し、単結晶シリコン膜15を形成す
る。また、この単結晶シリコン膜15をフォトリソグラフ
工程を用いて島状にエッチングすることにより、素子能
動領域を形成する。さらに、熱酸化法を用いてゲート酸
化膜18を形成した後、全面には第２の多結晶シリコン膜
を堆積形成する。また、前記第２の多結晶シリコン膜を
導電体にするためリン（Ｐ）を拡散する。この後、フォ
トリソグラフ工程を用いてゲート電極18及び多結晶シリ
コン配線（図示せず）を形成する。さらに、このゲート
電極18をマスクにしてリン又はヒ素（As）をイオン注入
し、ソース又はドレインとしてのn+不純物領域16を形成
する。
非結晶シリコン膜を約500Å堆積形成する。この後、レ
ーザアニール、電子ビームアニール等により前記非結晶
シリコン膜を結晶化し、単結晶シリコン膜15を形成す
る。また、この単結晶シリコン膜15をフォトリソグラフ
工程を用いて島状にエッチングすることにより、素子能
動領域を形成する。さらに、熱酸化法を用いてゲート酸
化膜18を形成した後、全面には第２の多結晶シリコン膜
を堆積形成する。また、前記第２の多結晶シリコン膜を
導電体にするためリン（Ｐ）を拡散する。この後、フォ
トリソグラフ工程を用いてゲート電極18及び多結晶シリ
コン配線（図示せず）を形成する。さらに、このゲート
電極18をマスクにしてリン又はヒ素（As）をイオン注入
し、ソース又はドレインとしてのn+不純物領域16を形成
する。
次に、第１図（ａ）及び（ｂ）に示すように、全面に
層間絶縁膜19を堆積形成した後、フォトリソグラフ工程
を用いて凹部13a上の層間絶縁膜19にコンタクトホール2
0を形成する。また、コンタクトホール20内にAl配線21
を形成し、n+不純物領域16とAl配線21とのコンタクトを
取る。
層間絶縁膜19を堆積形成した後、フォトリソグラフ工程
を用いて凹部13a上の層間絶縁膜19にコンタクトホール2
0を形成する。また、コンタクトホール20内にAl配線21
を形成し、n+不純物領域16とAl配線21とのコンタクトを
取る。
このような構成によれば、拡散層配線は、薄く形成さ
れた単結晶シリコン膜15に形成されることなく、熱酸化
膜又はCVD酸化膜12に形成された凹部13bに形成されてい
る。即ち、拡散層配線は、熱酸化膜又はCVD酸化膜12の
凹部13bに埋め込まれた第１の多結晶シリコン14bにより
構成される。これにより、拡散層配線の配線抵抗を小さ
くすることが可能になると共に、設計の自由度が上るた
め高集積化にとっても有利になる。
れた単結晶シリコン膜15に形成されることなく、熱酸化
膜又はCVD酸化膜12に形成された凹部13bに形成されてい
る。即ち、拡散層配線は、熱酸化膜又はCVD酸化膜12の
凹部13bに埋め込まれた第１の多結晶シリコン14bにより
構成される。これにより、拡散層配線の配線抵抗を小さ
くすることが可能になると共に、設計の自由度が上るた
め高集積化にとっても有利になる。
また、Al配線21とn+不純物領域16とのコンタクトをと
るためのコンタクトホール20直下には、第１の多結晶シ
リコン14aの埋め込まれた凹部13aが形成されている。こ
のため、RIE等によって形成されるコンタクトホール
は、ソース又はドレインとしてのn+不純物領域16を突き
抜けて形成されても、凹部13aに第１の多結晶シリコン1
4aが存在するため、その下の熱酸化膜又はCVD酸化膜12
に達することはない。よって、Al配線21とn+不純物領域
16とのコンタクト部分の面積が小さくなることはなく、
Al配線21とn+不純物領域16とのコンタクト抵抗が大きく
なるのを防ぐことができる。
るためのコンタクトホール20直下には、第１の多結晶シ
リコン14aの埋め込まれた凹部13aが形成されている。こ
のため、RIE等によって形成されるコンタクトホール
は、ソース又はドレインとしてのn+不純物領域16を突き
抜けて形成されても、凹部13aに第１の多結晶シリコン1
4aが存在するため、その下の熱酸化膜又はCVD酸化膜12
に達することはない。よって、Al配線21とn+不純物領域
16とのコンタクト部分の面積が小さくなることはなく、
Al配線21とn+不純物領域16とのコンタクト抵抗が大きく
なるのを防ぐことができる。
なお、前記実施例では、ｎチャネルのSOI型MOS半導体
装置について述べてきたが、ｐチャネル型又は相補型の
MOS半導体装置であっても本発明を適用することができ
る。また、多結晶シリコン14a,14bは独自に不純物をド
ーピングして形成したが、イオン注入法によりn+不純物
領域16の形成と同時に形成してもよい。さらに、凹部13
a,13bに埋め込まれる導電体は多結晶シリコンに限ら
ず、単結晶シリコン、非結晶シリコン、シリサイド、ポ
リサイド、高融点金属等であってもよい。
装置について述べてきたが、ｐチャネル型又は相補型の
MOS半導体装置であっても本発明を適用することができ
る。また、多結晶シリコン14a,14bは独自に不純物をド
ーピングして形成したが、イオン注入法によりn+不純物
領域16の形成と同時に形成してもよい。さらに、凹部13
a,13bに埋め込まれる導電体は多結晶シリコンに限ら
ず、単結晶シリコン、非結晶シリコン、シリサイド、ポ
リサイド、高融点金属等であってもよい。
［発明の効果］ 以上、説明したように、本発明のSOI型半導体装置及
びその製造方法によれば、次のような効果を奏する。
びその製造方法によれば、次のような効果を奏する。
薄く形成された単結晶シリコン膜に拡散層配線を形成
することなく、その直下の絶縁膜に凹部を形成し、この
凹部に拡散層配線を形成している。このため、拡散層配
線の配線抵抗が小さくなると共に、設計の自由度が向上
し、高集積化にとっても有利になる。
することなく、その直下の絶縁膜に凹部を形成し、この
凹部に拡散層配線を形成している。このため、拡散層配
線の配線抵抗が小さくなると共に、設計の自由度が向上
し、高集積化にとっても有利になる。
また、導電体が埋め込まれた凹部上にコンタクトホー
ルを形成している。このため、コンタクトホールがソー
ス又はドレインとしてのn+不純物領域を突き抜けて形成
されても、コンタクト部分の面積が小さくなることはな
い。
ルを形成している。このため、コンタクトホールがソー
ス又はドレインとしてのn+不純物領域を突き抜けて形成
されても、コンタクト部分の面積が小さくなることはな
い。
即ち、コンタクト抵抗を大きくすることなく、かつ、
拡散層配線の配線抵抗を大きくすることなく製作できる
ような高速、高性能、高品質のSOI型MOS半導体装置を提
供することができる。
拡散層配線の配線抵抗を大きくすることなく製作できる
ような高速、高性能、高品質のSOI型MOS半導体装置を提
供することができる。
第１図（ａ）は本発明の一実施例に係わるSOI型MOS半導
体装置を示す平面パターン図、第１図（ｂ）は前記第１
図（ａ）のＩ−Ｉ′線に沿う断面図、第２図（ａ）は本
発明の一実施例に係わるSOI型MOS半導体装置の製造方法
を説明するための平面パターン図、第２図（ｂ）は前記
第２図（ａ）のII−II′線に沿う断面図、第３図（ａ）
は本発明の一実施例に係わるSOI型MOS半導体装置の製造
方法を説明するための平面パターン図、第３図（ｂ）は
前記第３図（ａ）のIII−III′線に沿う断面図、第４図
乃至び第６図は、それぞれ従来のSOI型MOS半導体装置を
示す断面図である。 11……シリコン基板、12……熱酸化膜又はCVD酸化膜、1
3a,13b……凹部、14a,14b……導電体、15……単結晶シ
リコン膜、17……ゲート酸化膜、18……ゲート電極、19
……層間絶縁膜、20……コンタクトホール、21……Al配
線。
体装置を示す平面パターン図、第１図（ｂ）は前記第１
図（ａ）のＩ−Ｉ′線に沿う断面図、第２図（ａ）は本
発明の一実施例に係わるSOI型MOS半導体装置の製造方法
を説明するための平面パターン図、第２図（ｂ）は前記
第２図（ａ）のII−II′線に沿う断面図、第３図（ａ）
は本発明の一実施例に係わるSOI型MOS半導体装置の製造
方法を説明するための平面パターン図、第３図（ｂ）は
前記第３図（ａ）のIII−III′線に沿う断面図、第４図
乃至び第６図は、それぞれ従来のSOI型MOS半導体装置を
示す断面図である。 11……シリコン基板、12……熱酸化膜又はCVD酸化膜、1
3a,13b……凹部、14a,14b……導電体、15……単結晶シ
リコン膜、17……ゲート酸化膜、18……ゲート電極、19
……層間絶縁膜、20……コンタクトホール、21……Al配
線。
Claims (2)
- 【請求項１】半導体基板と、この半導体基板上に形成さ
れる、凹部を有する絶縁膜と、前記凹部を埋め込むよう
に形成される導電体と、前記導電体及び絶縁膜上に形成
される半導体膜と、前記凹部上の前記半導体膜に形成さ
れる不純物領域と、前記半導体膜及び不純物領域上に形
成される層間絶縁膜と、前記層間絶縁膜を貫通し、少な
くとも前記不純物領域に達するような、前記凹部上に形
成されるコンタクトホールと、このコンタクトホールに
形成される電極配線とを具備することを特徴とするSOI
型半導体装置。 - 【請求項２】半導体基板上に絶縁膜を形成する工程と、
この絶縁膜に凹部を形成する工程と、この凹部に導電体
を埋め込む工程と、前記導電体及び絶縁膜上に半導体膜
を形成する工程と、前記凹部上の前記半導体膜に不純物
領域を形成する工程と、前記半導体膜及び不純物領域上
に層間絶縁膜を形成する工程と、前記凹部上に前記層間
絶縁膜を貫通し少なくとも前記不純物領域に達するよう
なコンタクトホールを形成する工程と、このコンタクト
ホールに電極配線を形成する工程とを具備することを特
徴とするSOI型半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230534A JP2509708B2 (ja) | 1989-09-07 | 1989-09-07 | Ｓｏｉ型半導体装置及びその製造方法 |
| US07/684,932 US5191397A (en) | 1989-09-07 | 1990-09-04 | SOI semiconductor device with a wiring electrode contacts a buried conductor and an impurity region |
| PCT/JP1990/001124 WO1993017458A1 (en) | 1989-09-07 | 1990-09-04 | Soi-type semiconductor device and method of producing the same |
| KR1019900014130A KR940002839B1 (ko) | 1989-09-07 | 1990-09-07 | Soi형 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230534A JP2509708B2 (ja) | 1989-09-07 | 1989-09-07 | Ｓｏｉ型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0395937A JPH0395937A (ja) | 1991-04-22 |
| JP2509708B2 true JP2509708B2 (ja) | 1996-06-26 |
Family
ID=16909256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1230534A Expired - Lifetime JP2509708B2 (ja) | 1989-09-07 | 1989-09-07 | Ｓｏｉ型半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2509708B2 (ja) |
| KR (1) | KR940002839B1 (ja) |
| WO (1) | WO1993017458A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722517A (ja) * | 1993-06-22 | 1995-01-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH07283414A (ja) * | 1994-04-05 | 1995-10-27 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| WO2013039126A1 (en) * | 2011-09-16 | 2013-03-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9082663B2 (en) * | 2011-09-16 | 2015-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6194366A (ja) * | 1984-10-16 | 1986-05-13 | Toshiba Corp | 薄膜トランジスタ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59125663A (ja) * | 1983-01-05 | 1984-07-20 | Seiko Instr & Electronics Ltd | 薄膜半導体装置の製造方法 |
| JPS63265464A (ja) * | 1987-04-23 | 1988-11-01 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
-
1989
- 1989-09-07 JP JP1230534A patent/JP2509708B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-04 WO PCT/JP1990/001124 patent/WO1993017458A1/ja unknown
- 1990-09-07 KR KR1019900014130A patent/KR940002839B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6194366A (ja) * | 1984-10-16 | 1986-05-13 | Toshiba Corp | 薄膜トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1993017458A1 (en) | 1993-09-02 |
| KR910007140A (ko) | 1991-04-30 |
| JPH0395937A (ja) | 1991-04-22 |
| KR940002839B1 (ko) | 1994-04-04 |
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Legal Events
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