JPH10150187A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10150187A JPH10150187A JP8304891A JP30489196A JPH10150187A JP H10150187 A JPH10150187 A JP H10150187A JP 8304891 A JP8304891 A JP 8304891A JP 30489196 A JP30489196 A JP 30489196A JP H10150187 A JPH10150187 A JP H10150187A
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Abstract
(57)【要約】
【課題】 トレンチ型のパワーＭＯＳＦＥＴの製造方法
の改善に関する。 【解決手段】 １枚のフォトマスクを用いてパターニン
グされたソース電極１３をマスクにして、チャネル領域
及びソース領域となる不純物拡散２１Ａ、１５Ａさらに
は、トレンチ（溝）１７を形成できる。
の改善に関する。 【解決手段】 １枚のフォトマスクを用いてパターニン
グされたソース電極１３をマスクにして、チャネル領域
及びソース領域となる不純物拡散２１Ａ、１５Ａさらに
は、トレンチ（溝）１７を形成できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくいえば、トレンチ型の縦型パワ
ー半導体装置の製造方法の改善に関する。
法に関し、さらに詳しくいえば、トレンチ型の縦型パワ
ー半導体装置の製造方法の改善に関する。
【０００２】
【従来の技術】以下で従来例に係る半導体装置について
図８を参照しながら説明する。図８は、いわゆるトレン
チ構造のパワーＭＯＳＦＥＴの構造を示す断面図であ
る。このパワーＭＯＳＦＥＴにおいては、図８に示すよ
うにＮ+型の半導体基板８の表層にＮ- 型の共通ドレイ
ン層１がエピタキシャル成長法によって形成され、この
共通ドレイン層１の表層に、Ｐ+ 型の不純物が拡散され
ることでチャネル層２が形成されている。またチャネル
層２の表層の一部には、Ｎ+ 型の不純物が拡散されるこ
とによりソース領域５が形成されており、これらを貫通
するように溝（トレンチ）が設けられている。このトレ
ンチの表層にはゲート絶縁膜３が形成され、ゲート絶縁
膜３上にはこのトレンチを充填するようにポリシリコン
ゲート４が形成されている。
図８を参照しながら説明する。図８は、いわゆるトレン
チ構造のパワーＭＯＳＦＥＴの構造を示す断面図であ
る。このパワーＭＯＳＦＥＴにおいては、図８に示すよ
うにＮ+型の半導体基板８の表層にＮ- 型の共通ドレイ
ン層１がエピタキシャル成長法によって形成され、この
共通ドレイン層１の表層に、Ｐ+ 型の不純物が拡散され
ることでチャネル層２が形成されている。またチャネル
層２の表層の一部には、Ｎ+ 型の不純物が拡散されるこ
とによりソース領域５が形成されており、これらを貫通
するように溝（トレンチ）が設けられている。このトレ
ンチの表層にはゲート絶縁膜３が形成され、ゲート絶縁
膜３上にはこのトレンチを充填するようにポリシリコン
ゲート４が形成されている。
【０００３】ポリシリコンゲート４上にはこれを被覆す
るように層間絶縁膜６が形成されている。ソース領域５
の形成領域の層間絶縁膜６にはコンタクトホールが形成
されており、ソース領域５とコンタクトをとる配線層７
が形成されている。
るように層間絶縁膜６が形成されている。ソース領域５
の形成領域の層間絶縁膜６にはコンタクトホールが形成
されており、ソース領域５とコンタクトをとる配線層７
が形成されている。
【０００４】
【発明が解決しようとする課題】このような構造のパワ
ーＭＯＳＦＥＴを形成するには、従来の製法では、
（１）ガードリングの形成工程、（２）素子分離の工
程、（３）素子領域にチャネル層を形成する工程、
（４）ボディ領域形成の工程、（５）ソース領域形成の
際の不純物拡散工程、（６）トレンチ形成の工程、
（７）ゲート電極形成工程、（８）層間絶縁膜にソース
領域とのコンタクトホールを形成する工程、（９）配線
層のパターニング工程において各々にパターニングのた
めのフォトリソ工程に必須のフォトマスクが必要であっ
て、合計９枚ものフォトマスクが必要になっていた。
ーＭＯＳＦＥＴを形成するには、従来の製法では、
（１）ガードリングの形成工程、（２）素子分離の工
程、（３）素子領域にチャネル層を形成する工程、
（４）ボディ領域形成の工程、（５）ソース領域形成の
際の不純物拡散工程、（６）トレンチ形成の工程、
（７）ゲート電極形成工程、（８）層間絶縁膜にソース
領域とのコンタクトホールを形成する工程、（９）配線
層のパターニング工程において各々にパターニングのた
めのフォトリソ工程に必須のフォトマスクが必要であっ
て、合計９枚ものフォトマスクが必要になっていた。
【０００５】このため、マスク工程やこれに付随する工
程が非常に多くなり、製造工程が繁雑になり、製造コス
トが高くなってしまうという問題が生じていた。本発明
は、上述の事情について鑑みてなされたものであり、マ
スク枚数を著しく削減したトレンチ構造のパワー半導体
装置の製造方法を提供する。
程が非常に多くなり、製造工程が繁雑になり、製造コス
トが高くなってしまうという問題が生じていた。本発明
は、上述の事情について鑑みてなされたものであり、マ
スク枚数を著しく削減したトレンチ構造のパワー半導体
装置の製造方法を提供する。
【０００６】
【課題を解決するための手段】本発明は上記課題を解決
するために、以下の製造方法を採用した。即ち、本発明
の半導体装置の製造方法は、一導電型の半導体基板の表
層に、共通ドレイン領域となるドレイン領域層を形成す
る工程と、前記ドレイン領域層上にソース電極となる第
１の導電体層を形成し、前記第１の導電体層表面に形成
した第１の絶縁膜を介してフォトレジスト膜を形成し、
前記フォトレジスト膜を所定のパターンに露光・現像
し、前記レジスト膜により露出した前記第１の導電体層
を除去しソース電極を形成したのちに、前記ソース電極
をマスクにして露出された前記ドレイン領域層にチャネ
ル領域となる領域に逆導電型の不純物を注入する工程
と、前記逆導電型の不純物が注入された前記露出領域
に、前記ソース電極をマスクとしてソース領域となる一
導電型の不純物を注入・拡散する工程と、前記ソース電
極の側壁及び上面を被覆する第２の絶縁膜を形成する工
程と、前記第２の絶縁膜をマスクにして前記ソース電極
の形成領域以外の領域に前記ドレイン領域層にまで達す
る溝を形成し、前記溝の表面に第３の絶縁膜を形成する
工程と、前記溝内に充填され、かつ前記第２の絶縁膜を
被覆されるゲート電極となる第２の導電体層を全面にわ
たって形成する工程とを有することを特徴としている。
するために、以下の製造方法を採用した。即ち、本発明
の半導体装置の製造方法は、一導電型の半導体基板の表
層に、共通ドレイン領域となるドレイン領域層を形成す
る工程と、前記ドレイン領域層上にソース電極となる第
１の導電体層を形成し、前記第１の導電体層表面に形成
した第１の絶縁膜を介してフォトレジスト膜を形成し、
前記フォトレジスト膜を所定のパターンに露光・現像
し、前記レジスト膜により露出した前記第１の導電体層
を除去しソース電極を形成したのちに、前記ソース電極
をマスクにして露出された前記ドレイン領域層にチャネ
ル領域となる領域に逆導電型の不純物を注入する工程
と、前記逆導電型の不純物が注入された前記露出領域
に、前記ソース電極をマスクとしてソース領域となる一
導電型の不純物を注入・拡散する工程と、前記ソース電
極の側壁及び上面を被覆する第２の絶縁膜を形成する工
程と、前記第２の絶縁膜をマスクにして前記ソース電極
の形成領域以外の領域に前記ドレイン領域層にまで達す
る溝を形成し、前記溝の表面に第３の絶縁膜を形成する
工程と、前記溝内に充填され、かつ前記第２の絶縁膜を
被覆されるゲート電極となる第２の導電体層を全面にわ
たって形成する工程とを有することを特徴としている。
【０００７】ここで、前記チャネル領域となる領域に注
入した逆導電型の不純物拡散は、前記ソース領域となる
領域に注入した一導電型の不純物拡散と同一の熱拡散工
程で拡散することを特徴としている。上述したように、
ソース電極のパターンをマスクにして、チャネル、ソー
ス領域となる不純物を注入し、且つトレンチ構造を形成
するための溝を形成することにより、１枚のマスクでチ
ャネル領域及びソース領域を形成することができる。
入した逆導電型の不純物拡散は、前記ソース領域となる
領域に注入した一導電型の不純物拡散と同一の熱拡散工
程で拡散することを特徴としている。上述したように、
ソース電極のパターンをマスクにして、チャネル、ソー
ス領域となる不純物を注入し、且つトレンチ構造を形成
するための溝を形成することにより、１枚のマスクでチ
ャネル領域及びソース領域を形成することができる。
【０００８】
【発明の実施の形態】以下に、本発明の実施形態に係る
トレンチ構造の縦型パワー半導体装置の製造方法につい
て図面を参照しながら説明する。まず、図１に示すよう
に、Ｎ+型の半導体基板１０の表層にエピタキシャル成
長法によってドレイン領域１１となるＮ-型のエピタキ
シャル層を形成する。そのエピタキシャル層１１上にＣ
ＶＤ法等によりソース電極となる第１の導電体であるポ
リシリコン層１２を約５０００Å程度の厚さに形成す
る。その後、ポリシリコン層１２の表面に膜厚約５００
０Å程度の第１の酸化膜１４をＣＶＤ法等により形成す
る。
トレンチ構造の縦型パワー半導体装置の製造方法につい
て図面を参照しながら説明する。まず、図１に示すよう
に、Ｎ+型の半導体基板１０の表層にエピタキシャル成
長法によってドレイン領域１１となるＮ-型のエピタキ
シャル層を形成する。そのエピタキシャル層１１上にＣ
ＶＤ法等によりソース電極となる第１の導電体であるポ
リシリコン層１２を約５０００Å程度の厚さに形成す
る。その後、ポリシリコン層１２の表面に膜厚約５００
０Å程度の第１の酸化膜１４をＣＶＤ法等により形成す
る。
【０００９】次に、図２に示すように、酸化膜１４上に
フォトレジストＰＲを約１μｍ程度の厚さに塗布し、フ
ォトマスクＰＭを用いて、後にソース電極を形成する領
域以外の領域のフォトレジストＰＲを選択的に露光す
る。フォトレジストＰＲを現像し、露光領域を除去した
後に、後にソース電極を形成する領域に残存するフォト
レジストＰＲをマスクにして、酸化膜１４，ポリシリコ
ン層１２を順次エッチング・除去してソース電極１３を
形成する（図３参照）。
フォトレジストＰＲを約１μｍ程度の厚さに塗布し、フ
ォトマスクＰＭを用いて、後にソース電極を形成する領
域以外の領域のフォトレジストＰＲを選択的に露光す
る。フォトレジストＰＲを現像し、露光領域を除去した
後に、後にソース電極を形成する領域に残存するフォト
レジストＰＲをマスクにして、酸化膜１４，ポリシリコ
ン層１２を順次エッチング・除去してソース電極１３を
形成する（図３参照）。
【００１０】次に、図４に示すように、ソース電極１３
を形成した後、ソース電極１３上に残存したフォトレジ
ストＰＲを除去し、ソース電極１３をマスクとして、露
出されるエピタキシャル層１１表面にチャネル用不純物
拡散領域となるＰ+型の不純物を注入する。Ｐ+型不純物
として、例えば、Ｂ（ボロン）をドーズ量５×１０13ｃ
ｍ-2程度の条件で注入する。かかる、Ｐ+型の不純物は
注入後、熱拡散を行い拡散させても良いが、本実施形態
では、後述するソース領域の拡散と同一工程で拡散す
る。
を形成した後、ソース電極１３上に残存したフォトレジ
ストＰＲを除去し、ソース電極１３をマスクとして、露
出されるエピタキシャル層１１表面にチャネル用不純物
拡散領域となるＰ+型の不純物を注入する。Ｐ+型不純物
として、例えば、Ｂ（ボロン）をドーズ量５×１０13ｃ
ｍ-2程度の条件で注入する。かかる、Ｐ+型の不純物は
注入後、熱拡散を行い拡散させても良いが、本実施形態
では、後述するソース領域の拡散と同一工程で拡散す
る。
【００１１】次に、図５に示すように、再度パターニン
グされた酸化膜１４，ソース電極１３をマスクにして、
Ｐ型不純物を注入したチャネル用不純物拡散領域２１Ａ
となる領域に、ソース領域となるＮ+型不純物を注入す
る。Ｎ型不純物として、例えば、ＡS（砒素）をドーズ
量１×１０16ｃｍ-2の条件で注入し熱拡散を行い、チャ
ネル用不純物拡散領域２１Ａ及びソース用不純物拡散領
域１５Ａを形成する。
グされた酸化膜１４，ソース電極１３をマスクにして、
Ｐ型不純物を注入したチャネル用不純物拡散領域２１Ａ
となる領域に、ソース領域となるＮ+型不純物を注入す
る。Ｎ型不純物として、例えば、ＡS（砒素）をドーズ
量１×１０16ｃｍ-2の条件で注入し熱拡散を行い、チャ
ネル用不純物拡散領域２１Ａ及びソース用不純物拡散領
域１５Ａを形成する。
【００１２】次に、図６に示すように、全面にＣＶＤ法
等で第２の酸化膜となる膜厚約８０００Å程度のシリコ
ン酸化膜１６を形成した後に、ドライエッチングにより
ソース電極１３間に挟まれチャネル、ソース領域となる
不純物が拡散された領域２１Ａ、１５Ａ上のシリコン酸
化膜１６をエッチング・除去してソース領域となる不純
物拡散領域１５Ａの表面を露出する。これにより、ソー
ス電極１３は、第２の酸化膜のシリコン酸化膜１６によ
り側壁及びその上面が被覆保護される。
等で第２の酸化膜となる膜厚約８０００Å程度のシリコ
ン酸化膜１６を形成した後に、ドライエッチングにより
ソース電極１３間に挟まれチャネル、ソース領域となる
不純物が拡散された領域２１Ａ、１５Ａ上のシリコン酸
化膜１６をエッチング・除去してソース領域となる不純
物拡散領域１５Ａの表面を露出する。これにより、ソー
ス電極１３は、第２の酸化膜のシリコン酸化膜１６によ
り側壁及びその上面が被覆保護される。
【００１３】次いで、図７に示すように、ソース電極１
３上に形成した絶縁膜１６をマスクにして、チャネル及
びソース領域となる不純物拡散領域２１Ａ、１５Ａにト
レンチ（溝）１７を形成し、上記不純物が拡散された領
域２１Ａ、１５Ａを分離し、対向側面にそれぞれ、Ｐ型
のチャネル領域２１、Ｎ型のソース領域１５を形成す
る。トレンチ１７の深さは、エピタキシャル層１１の厚
みによって決定され、エピタキシャル層１１まで貫通し
なければ任意に決定することができる。この実施形態で
は、約深さ３μｍ程度のトレンチ１７を形成している。
３上に形成した絶縁膜１６をマスクにして、チャネル及
びソース領域となる不純物拡散領域２１Ａ、１５Ａにト
レンチ（溝）１７を形成し、上記不純物が拡散された領
域２１Ａ、１５Ａを分離し、対向側面にそれぞれ、Ｐ型
のチャネル領域２１、Ｎ型のソース領域１５を形成す
る。トレンチ１７の深さは、エピタキシャル層１１の厚
みによって決定され、エピタキシャル層１１まで貫通し
なければ任意に決定することができる。この実施形態で
は、約深さ３μｍ程度のトレンチ１７を形成している。
【００１４】トレンチ１７形成後、その表面を熱酸化す
ることにより、第３の酸化膜となる膜厚約５００Å程度
のゲート絶縁膜１８を形成する。なお、この５００Åと
いう値は、例えば、３０Ｖ系のパワーＭＯＳＦＥＴの際
の値であって、この膜厚はパワーＭＯＳＦＥＴの耐圧な
どにより任意に決定されることは説明するまでもない。
ゲート絶縁膜１８を形成した後、ＣＶＤ法等により全面
にポリシリコン層を積層して、トレンチ１７内を充填
し、かつ絶縁膜１６を全面被覆するゲート電極１９を形
成する。
ることにより、第３の酸化膜となる膜厚約５００Å程度
のゲート絶縁膜１８を形成する。なお、この５００Åと
いう値は、例えば、３０Ｖ系のパワーＭＯＳＦＥＴの際
の値であって、この膜厚はパワーＭＯＳＦＥＴの耐圧な
どにより任意に決定されることは説明するまでもない。
ゲート絶縁膜１８を形成した後、ＣＶＤ法等により全面
にポリシリコン層を積層して、トレンチ１７内を充填
し、かつ絶縁膜１６を全面被覆するゲート電極１９を形
成する。
【００１５】次いで、その表面上にスパッタ法などで膜
厚約１μｍ程度のアルミニウムからなる配線層２０を積
層し、図示しないが、その配線層上にフォトレジストを
塗布して、２枚めのフォトマスクを使ったフォトリソグ
ラフィ法によって、このフォトレジストをパターニング
し、このパターニングされたレジストをマスクにして配
線層２０及びゲート電極１９をエッチング・除去してパ
ターニングすることにより、同図７に示すようなパワー
ＭＯＳＦＥＴが完成する。
厚約１μｍ程度のアルミニウムからなる配線層２０を積
層し、図示しないが、その配線層上にフォトレジストを
塗布して、２枚めのフォトマスクを使ったフォトリソグ
ラフィ法によって、このフォトレジストをパターニング
し、このパターニングされたレジストをマスクにして配
線層２０及びゲート電極１９をエッチング・除去してパ
ターニングすることにより、同図７に示すようなパワー
ＭＯＳＦＥＴが完成する。
【００１６】以上説明したように、本発明では、１枚の
フォトマスクＰＭを用いてパターニングされたフォトレ
ジストＰＲをマスクにしてソース電極１３を形成した後
には、ソース電極をマスクにして、チャネル領域、ソー
ス領域の形成工程、及びトレンチ１７の形成工程など、
殆どの工程をセルフアラインで実施する事ができる。よ
って、配線層２０のパターニング工程に用いるフォトマ
スクを含めても、２枚のフォトマスクしか必要としない
ので、９枚ものフォトマスクを製造に用いていた従来の
製造方法に比して、マスク工程やこれに付随する工程の
大幅な削減が可能になり、製造工程の省力化、製造コス
トの大幅な削減が可能になる。
フォトマスクＰＭを用いてパターニングされたフォトレ
ジストＰＲをマスクにしてソース電極１３を形成した後
には、ソース電極をマスクにして、チャネル領域、ソー
ス領域の形成工程、及びトレンチ１７の形成工程など、
殆どの工程をセルフアラインで実施する事ができる。よ
って、配線層２０のパターニング工程に用いるフォトマ
スクを含めても、２枚のフォトマスクしか必要としない
ので、９枚ものフォトマスクを製造に用いていた従来の
製造方法に比して、マスク工程やこれに付随する工程の
大幅な削減が可能になり、製造工程の省力化、製造コス
トの大幅な削減が可能になる。
【００１７】なお、本実施形態では素子分離に係る工程
が一切説明されていないが、上記の工程で製造した後
に、ダイシングによって素子ごとに切り出して分離する
ので、素子分離の際にはフォトマスクは一切不要であ
る。上記した実施形態では、ＮｃｈＭＯＳＦＥＴについ
て説明したが、本発明は縦型のパワー半導体デバイスに
用いる事ができ、ＰｃｈＭＯＳＦＥＴ、及びＩＧＢＴ
（絶縁ゲートバイポーラトランジスタ）にも適用できる
ことは説明するまでもない。
が一切説明されていないが、上記の工程で製造した後
に、ダイシングによって素子ごとに切り出して分離する
ので、素子分離の際にはフォトマスクは一切不要であ
る。上記した実施形態では、ＮｃｈＭＯＳＦＥＴについ
て説明したが、本発明は縦型のパワー半導体デバイスに
用いる事ができ、ＰｃｈＭＯＳＦＥＴ、及びＩＧＢＴ
（絶縁ゲートバイポーラトランジスタ）にも適用できる
ことは説明するまでもない。
【００１８】また、本実施形態では、ソース電極１３及
びゲート電極１９をポリシリコンで形成しているが、本
発明はこれに限らず、例えばポリサイドや、金属を用い
てもよい。
びゲート電極１９をポリシリコンで形成しているが、本
発明はこれに限らず、例えばポリサイドや、金属を用い
てもよい。
【００１９】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法によれば、１枚のフォトマスクを用い
てパターニングされたソース電極をマスクにして、チャ
ネル領域及びソース領域となる不純物拡散、さらには、
トレンチ（溝）の形成ができ、その後の工程においては
配線層のパターニング工程までフォトマスクを必要とせ
ず、殆どの工程がセルフアラインで実施することができ
る。
体装置の製造方法によれば、１枚のフォトマスクを用い
てパターニングされたソース電極をマスクにして、チャ
ネル領域及びソース領域となる不純物拡散、さらには、
トレンチ（溝）の形成ができ、その後の工程においては
配線層のパターニング工程までフォトマスクを必要とせ
ず、殆どの工程がセルフアラインで実施することができ
る。
【００２０】これにより、配線層のパターニング工程ま
で含めても２枚のフォトマスクしか必要徒しないので、
９枚ものフォトマスクを製造に用いていた従来の製造方
法に比して、マスク工程やこれに付随する工程の大幅な
削減が可能になり、製造工程の省力化、製造コストの大
幅な削減が可能になる。
で含めても２枚のフォトマスクしか必要徒しないので、
９枚ものフォトマスクを製造に用いていた従来の製造方
法に比して、マスク工程やこれに付随する工程の大幅な
削減が可能になり、製造工程の省力化、製造コストの大
幅な削減が可能になる。
【図１】本発明の実施形態に係る半導体装置の製造方法
を説明する図。
を説明する図。
【図２】本発明の実施形態に係る半導体装置の製造方法
を説明する図。
を説明する図。
【図３】本発明の実施形態に係る半導体装置の製造方法
を説明する図。
を説明する図。
【図４】本発明の実施形態に係る半導体装置の製造方法
を説明する図。
を説明する図。
【図５】本発明の実施形態に係る半導体装置の製造方法
を説明する図。
を説明する図。
【図６】本発明の実施形態に係る半導体装置の製造方法
を説明する図。
を説明する図。
【図７】本発明の実施形態に係る半導体装置の製造方法
を説明する図。
を説明する図。
【図８】従来のトレンチ型のパワーＭＯＳＦＥＴの構造
を説明する断面図である。
を説明する断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 恩田 全人 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 斎藤 洋明 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 小田島 慶汰 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (2)
- 【請求項１】 一導電型の半導体基板の表層に、同導電
型の共通ドレイン領域層を形成する工程と、 前記ドレイン領域層上にソース電極となる第１の導電体
層を形成し、前記第１の導電体層表面に形成した第１の
絶縁膜を介してフォトレジスト膜を形成し、前記フォト
レジスト膜を所定のパターンに露光・現像し、前記レジ
スト膜により露出した前記第１の導電体層を除去しソー
ス電極を形成したのちに、前記ソース電極をマスクにし
て露出された前記ドレイン領域層にチャネル領域となる
領域に逆導電型の不純物を注入する工程と、 前記逆導電型の不純物が注入された前記露出領域に、前
記ソース電極をマスクとしてソース領域となる一導電型
の不純物を注入・拡散する工程と、 前記ソース電極の側壁及び上面を被覆する第２の絶縁膜
を形成する工程と、 前記第２の絶縁膜をマスクにして前記ソース電極の形成
領域以外の領域に溝を形成し、前記溝の表面に第３の絶
縁膜を形成する工程と、 前記溝内に充填され、かつ前記第２の絶縁膜を被覆され
るゲート電極となる第２の導電体層を全面にわたって形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記チャネル領域となる領域に注入した
逆導電型の不純物拡散は、前記ソース領域となる領域に
注入した一導電型の不純物拡散と同一の熱拡散工程で拡
散することを特徴とする請求項１記載の半導体装置の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8304891A JPH10150187A (ja) | 1996-11-15 | 1996-11-15 | 半導体装置の製造方法 |
| US08/958,992 US5972741A (en) | 1996-10-31 | 1997-10-28 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8304891A JPH10150187A (ja) | 1996-11-15 | 1996-11-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10150187A true JPH10150187A (ja) | 1998-06-02 |
Family
ID=17938535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8304891A Pending JPH10150187A (ja) | 1996-10-31 | 1996-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10150187A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010219277A (ja) * | 2009-03-17 | 2010-09-30 | Mitsubishi Electric Corp | 電力用半導体装置の製造方法 |
-
1996
- 1996-11-15 JP JP8304891A patent/JPH10150187A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010219277A (ja) * | 2009-03-17 | 2010-09-30 | Mitsubishi Electric Corp | 電力用半導体装置の製造方法 |
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