JP2956538B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にＰ型ポリシリコンゲートを用いたＰチャネ
ル絶縁ゲート型電界効果トランジスタに関する。
に関し、特にＰ型ポリシリコンゲートを用いたＰチャネ
ル絶縁ゲート型電界効果トランジスタに関する。
【０００２】
【従来の技術】従来の半導体装置について図３、図４に
示す。図３は従来の半導体装置の断面図で、Ｐ型基板
（１）上にＰ型エピ層（２）、ゲート酸化膜（３）、ポ
リシリコン（４）、Ｎ型ベース（５）、Ｐ型ソース層
（６）、チャネル部（１０）が形成され、その後、層間
膜（７）、表面電極（８）、裏面電極（９）が形成され
ているものである。
示す。図３は従来の半導体装置の断面図で、Ｐ型基板
（１）上にＰ型エピ層（２）、ゲート酸化膜（３）、ポ
リシリコン（４）、Ｎ型ベース（５）、Ｐ型ソース層
（６）、チャネル部（１０）が形成され、その後、層間
膜（７）、表面電極（８）、裏面電極（９）が形成され
ているものである。
【０００３】図４（ａ）（ｂ）は、従来製法の工程断面
図で、まず、図４（ａ）に示すように、Ｐ型基板（１）
上に形成されたＰ型エピ層（２）上にゲート酸化膜
（３）およびポリシリコン（４）を形成する。フォトリ
ソグラフィー技術を用いて窓開けを行った後、Ｎ型ベー
ス（５）、Ｐ型ソース層（６）をポリシリコン（４）を
介して形成する。Ｐ型不純物イオン注入のとき、Ｐ型ソ
ース層（６）の形成と同時にゲートポリシリコン（４）
のＰ型化を行う。
図で、まず、図４（ａ）に示すように、Ｐ型基板（１）
上に形成されたＰ型エピ層（２）上にゲート酸化膜
（３）およびポリシリコン（４）を形成する。フォトリ
ソグラフィー技術を用いて窓開けを行った後、Ｎ型ベー
ス（５）、Ｐ型ソース層（６）をポリシリコン（４）を
介して形成する。Ｐ型不純物イオン注入のとき、Ｐ型ソ
ース層（６）の形成と同時にゲートポリシリコン（４）
のＰ型化を行う。
【０００４】その後、図４（ｂ）に示すように、層間膜
（７）、表面電極（８）、裏面電極（９）の形成を行う
ものである。この製法による半導体装置においては、Ｐ
型ソース層（６）の深さとゲートポリシリコン（４）の
厚さが特性を決める重要なポイントとなる。例えば現状
のポリシリコン厚は６０００±１０００Å、Ｐ型不純物
は５０ＫｅＶ ５Ｅ１５〜１Ｅ１６ｃｍ−３で形成して
いるものである。
（７）、表面電極（８）、裏面電極（９）の形成を行う
ものである。この製法による半導体装置においては、Ｐ
型ソース層（６）の深さとゲートポリシリコン（４）の
厚さが特性を決める重要なポイントとなる。例えば現状
のポリシリコン厚は６０００±１０００Å、Ｐ型不純物
は５０ＫｅＶ ５Ｅ１５〜１Ｅ１６ｃｍ−３で形成して
いるものである。
【０００５】
【発明が解決しようとする課題】上記図３、図４に示し
た従来技術では、特性改善としてソースの浅化を行った
場合、ゲートポリシリコン中のＰ型不純物も浅く形成さ
れるためチャネル部（１０）上の濃度低下が起こり、し
きい値電圧の上昇とオン抵抗の増大となる。その点を解
決するためにはゲートポリシリコン（４）の浅化が必要
となるが、ゲートポリシリコンを薄くするとゲートポリ
シリコン抵抗が増加し、スイッチング時間が遅くなって
しまうため十分な特性改善が困難であった。
た従来技術では、特性改善としてソースの浅化を行った
場合、ゲートポリシリコン中のＰ型不純物も浅く形成さ
れるためチャネル部（１０）上の濃度低下が起こり、し
きい値電圧の上昇とオン抵抗の増大となる。その点を解
決するためにはゲートポリシリコン（４）の浅化が必要
となるが、ゲートポリシリコンを薄くするとゲートポリ
シリコン抵抗が増加し、スイッチング時間が遅くなって
しまうため十分な特性改善が困難であった。
【０００６】
【課題を解決するための手段】本発明は、Ｐ型半導体層
上にゲート酸化膜を介してポリシリコンから成るゲート
電極を形成する工程と、前記半導体層表面にＮ型ベース
層を形成する工程と、チャネル上のゲート電極の厚さが
前記ゲート電極の厚さより薄くなるように前記ゲート電
極の一部を除去する工程と、前記ゲート電極の一部が除
去されていない領域の前記ゲート電極に第１のＰ型不純
物をイオン注入する工程と、前記ゲート電極の全面とソ
ース形成予定領域に第２のＰ型不純物をイオン注入し、
前記ゲート電極のＰ型化とソース領域の形成とを同時に
行う工程とを有することを特徴とする半導体装置の製造
方法である。
上にゲート酸化膜を介してポリシリコンから成るゲート
電極を形成する工程と、前記半導体層表面にＮ型ベース
層を形成する工程と、チャネル上のゲート電極の厚さが
前記ゲート電極の厚さより薄くなるように前記ゲート電
極の一部を除去する工程と、前記ゲート電極の一部が除
去されていない領域の前記ゲート電極に第１のＰ型不純
物をイオン注入する工程と、前記ゲート電極の全面とソ
ース形成予定領域に第２のＰ型不純物をイオン注入し、
前記ゲート電極のＰ型化とソース領域の形成とを同時に
行う工程とを有することを特徴とする半導体装置の製造
方法である。
【０００７】また、本発明は、前記チャネル上のゲート
電極の厚さが前記ゲート電極の厚さよりも薄くなるよう
に前記ゲート電極の一部を除去する工程が、全面に窒化
膜を形成する工程と、前記ゲート電極の一部の表面の前
記窒化膜を窓開けする工程と、窓開けされた前記ゲート
電極表面にＬＯＣＯＳ酸化膜を形成する工程と、前記Ｌ
ＯＣＯＳ酸化膜を除去する工程とを含むことを特徴とす
る上記に記載の半導体装置の製造方法である。
電極の厚さが前記ゲート電極の厚さよりも薄くなるよう
に前記ゲート電極の一部を除去する工程が、全面に窒化
膜を形成する工程と、前記ゲート電極の一部の表面の前
記窒化膜を窓開けする工程と、窓開けされた前記ゲート
電極表面にＬＯＣＯＳ酸化膜を形成する工程と、前記Ｌ
ＯＣＯＳ酸化膜を除去する工程とを含むことを特徴とす
る上記に記載の半導体装置の製造方法である。
【０００８】また、本発明は、前記チャネル上のゲート
電極の厚さが前記ゲート電極の厚さよりも薄くなるよう
に前記ゲート電極の一部を除去する工程が、前記ゲート
電極の一部の表面に窓開けされたレジストを形成する工
程と、前記レジストをマスクとしてイオンエッチングに
より前記ゲート電極の一部を除去する工程とを含むこと
を特徴とする上記に記載の半導体装置の製造方法であ
る。
電極の厚さが前記ゲート電極の厚さよりも薄くなるよう
に前記ゲート電極の一部を除去する工程が、前記ゲート
電極の一部の表面に窓開けされたレジストを形成する工
程と、前記レジストをマスクとしてイオンエッチングに
より前記ゲート電極の一部を除去する工程とを含むこと
を特徴とする上記に記載の半導体装置の製造方法であ
る。
【０００９】
【作用】本発明においては、半導体装置はゲートポリシ
リコンが凸形になっていることにより、ゲートの低抵抗
とソースの浅接合化を両立させることができるものであ
る。半導体装置においてＬＯＣＯＳ等を用いてゲートポ
リシリコンの凸形化を行い、特にチャネル上のゲートポ
リシリコンが薄くなっていることにより、ゲートポリシ
リコンの厚い部分には２回Ｐ型不純物のイオン注入を行
うことができ、また、ソースを浅くしてもゲート抵抗が
増大しないようにすることができるものである。
リコンが凸形になっていることにより、ゲートの低抵抗
とソースの浅接合化を両立させることができるものであ
る。半導体装置においてＬＯＣＯＳ等を用いてゲートポ
リシリコンの凸形化を行い、特にチャネル上のゲートポ
リシリコンが薄くなっていることにより、ゲートポリシ
リコンの厚い部分には２回Ｐ型不純物のイオン注入を行
うことができ、また、ソースを浅くしてもゲート抵抗が
増大しないようにすることができるものである。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。 ［実施例１］ 図１（ａ）〜（ｄ）は本発明の一実施例の断面図で、半
導体装置の製造工程順に示すものである。図１（ａ）に
示すように、Ｐ型基板（１）上のＰ型エピ層（２）上に
ゲート酸化膜（３）、ポリシリコン（４）を形成する。
フォトリソグラフィー技術を用いて窓開けを行った後、
Ｎ型ベース層（５）の形成を行う。次いで、図１（ｂ）
に示すように、窒化膜（１１）を形成し、その後、窓開
けを行い、ＬＯＣＯＳ酸化膜（１２）の形成（２０００
Å〜３０００Å）を行う。
説明する。 ［実施例１］ 図１（ａ）〜（ｄ）は本発明の一実施例の断面図で、半
導体装置の製造工程順に示すものである。図１（ａ）に
示すように、Ｐ型基板（１）上のＰ型エピ層（２）上に
ゲート酸化膜（３）、ポリシリコン（４）を形成する。
フォトリソグラフィー技術を用いて窓開けを行った後、
Ｎ型ベース層（５）の形成を行う。次いで、図１（ｂ）
に示すように、窒化膜（１１）を形成し、その後、窓開
けを行い、ＬＯＣＯＳ酸化膜（１２）の形成（２０００
Å〜３０００Å）を行う。
【００１１】次いで、図１（ｃ）に示すように、窒化膜
（１１）の除去後、選択的にゲートポリシリコンへＰ型
不純物のイオン注入（５Ｅ１５〜１Ｅ１６ｃｍ−２）を
行う。次いで、レジスト（１３）およびＬＯＣＯＳ酸化
膜（１２）の除去後、全面にＰ型不純物をイオン注入
（３０ＫｅＶ ５Ｅ１５〜１Ｅ１６ｃｍ−２）し、ソー
スの形成とＰ型ゲートポリシリコンの形成を行う。この
ときソースの深さは従来比４０〜６０％となるように形
成する。最後に図１（ｄ）に示すように、層間膜
（７）、表面電極（８）、裏面電極（９）を形成する。
（１１）の除去後、選択的にゲートポリシリコンへＰ型
不純物のイオン注入（５Ｅ１５〜１Ｅ１６ｃｍ−２）を
行う。次いで、レジスト（１３）およびＬＯＣＯＳ酸化
膜（１２）の除去後、全面にＰ型不純物をイオン注入
（３０ＫｅＶ ５Ｅ１５〜１Ｅ１６ｃｍ−２）し、ソー
スの形成とＰ型ゲートポリシリコンの形成を行う。この
ときソースの深さは従来比４０〜６０％となるように形
成する。最後に図１（ｄ）に示すように、層間膜
（７）、表面電極（８）、裏面電極（９）を形成する。
【００１２】［実施例２］図２（ａ）〜（ｄ）は本発明
の第２の実施例の製造工程を示す断面図である。図２
（ａ）に示すように、Ｐ型基板（１）上のＰ型エピ層
（２）上にゲート酸化膜（３）、ポリシリコン（４）を
形成する。窓開けを行った後、Ｎ型ベース層（５）の形
成を行う。次いで、図２（ｂ）に示すように、レジスト
（１３）を形成し、その後窓開けを行い、イオンエッチ
ングし、ポリシリコン（４）を凸形状とする。
の第２の実施例の製造工程を示す断面図である。図２
（ａ）に示すように、Ｐ型基板（１）上のＰ型エピ層
（２）上にゲート酸化膜（３）、ポリシリコン（４）を
形成する。窓開けを行った後、Ｎ型ベース層（５）の形
成を行う。次いで、図２（ｂ）に示すように、レジスト
（１３）を形成し、その後窓開けを行い、イオンエッチ
ングし、ポリシリコン（４）を凸形状とする。
【００１３】次いで、図２（ｃ）に示すように、選択的
にゲートポリシリコンへＰ型不純物のイオン注入を行
う。次いで、レジスト（１３）の除去後、全面にＰ型不
純物をイオン注入し、ソースの形成とＰ型ゲートポリシ
リコンの形成を行う。最後に、図２（ｄ）に示すよう
に、層間膜（７）、表面電極（８）、裏面電極（９）を
形成する。このように、第２の実施例ではＬＯＣＯＳを
使わずに凸形状としている。このため、ポリシリコンの
形状をコントロールしやすいものである。
にゲートポリシリコンへＰ型不純物のイオン注入を行
う。次いで、レジスト（１３）の除去後、全面にＰ型不
純物をイオン注入し、ソースの形成とＰ型ゲートポリシ
リコンの形成を行う。最後に、図２（ｄ）に示すよう
に、層間膜（７）、表面電極（８）、裏面電極（９）を
形成する。このように、第２の実施例ではＬＯＣＯＳを
使わずに凸形状としている。このため、ポリシリコンの
形状をコントロールしやすいものである。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
Ｐ型ポリシリコンを有するＰチャネル絶縁型電界効果ト
ランジスタにおいてゲートポリシリコンを凸形状とする
ことにより、ゲート抵抗を増大させることなくソースを
浅くできるため、特性の改善が可能となるという効果を
奏するものである。
Ｐ型ポリシリコンを有するＰチャネル絶縁型電界効果ト
ランジスタにおいてゲートポリシリコンを凸形状とする
ことにより、ゲート抵抗を増大させることなくソースを
浅くできるため、特性の改善が可能となるという効果を
奏するものである。
【図１】本発明の一実施例の工程断面図。
【図２】本発明の第２の実施例の工程断面図。
【図３】従来例を示す断面図。
【図４】従来例の製法を示す工程断面図。
１ Ｐ型基板 ２ Ｐ型エピ ３ ゲート酸化膜 ４ ゲートポリシリコン ５ Ｎ型ベース層 ６ Ｐ型ソース層 ７ 層間膜 ８ 表面電極 ９ 裏面電極 １０ チャネル １１ 窒化膜 １２ ＬＯＣＯＳ １３ レジスト
Claims (3)
- 【請求項１】 Ｐ型半導体層上にゲート酸化膜を介して
ポリシリコンから成るゲート電極を形成する工程と、前
記半導体層表面にＮ型ベース層を形成する工程と、チャ
ネル上のゲート電極の厚さが前記ゲート電極の厚さより
薄くなるように前記ゲート電極の一部を除去する工程
と、前記ゲート電極の一部が除去されていない領域の前
記ゲート電極に第１のＰ型不純物をイオン注入する工程
と、前記ゲート電極の全面とソース形成予定領域に第２
のＰ型不純物をイオン注入し、前記ゲート電極のＰ型化
とソース領域の形成とを同時に行う工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記チャネル上のゲート電極の厚さが前
記ゲート電極の厚さよりも薄くなるように前記ゲート電
極の一部を除去する工程が、全面に窒化膜を形成する工
程と、前記ゲート電極の一部の表面の前記窒化膜を窓開
けする工程と、窓開けされた前記ゲート電極表面にＬＯ
ＣＯＳ酸化膜を形成する工程と、前記ＬＯＣＯＳ酸化膜
を除去する工程とを含むことを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項３】 前記チャネル上のゲート電極の厚さが前
記ゲート電極の厚さよりも薄くなるように前記ゲート電
極の一部を除去する工程が、前記ゲート電極の一部の表
面に窓開けされたレジストを形成する工程と、前記レジ
ストをマスクとしてイオンエッチングにより前記ゲート
電極の一部を除去する工程とを含むことを特徴とする請
求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7156989A JP2956538B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7156989A JP2956538B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330583A JPH08330583A (ja) | 1996-12-13 |
| JP2956538B2 true JP2956538B2 (ja) | 1999-10-04 |
Family
ID=15639750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7156989A Expired - Lifetime JP2956538B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956538B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6090676A (en) * | 1998-09-08 | 2000-07-18 | Advanced Micro Devices, Inc. | Process for making high performance MOSFET with scaled gate electrode thickness |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421965A (en) * | 1987-07-16 | 1989-01-25 | Nec Corp | Mos transistor |
| JP2760515B2 (ja) * | 1988-08-01 | 1998-06-04 | 株式会社東芝 | 縦型ｍｏｓｆｅｔ |
-
1995
- 1995-05-31 JP JP7156989A patent/JP2956538B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08330583A (ja) | 1996-12-13 |
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